JPH07120665B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07120665B2 JPH07120665B2 JP62179344A JP17934487A JPH07120665B2 JP H07120665 B2 JPH07120665 B2 JP H07120665B2 JP 62179344 A JP62179344 A JP 62179344A JP 17934487 A JP17934487 A JP 17934487A JP H07120665 B2 JPH07120665 B2 JP H07120665B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter
- semiconductor layer
- layer
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、エミッタサイズの縮小を可能にした半導体
装置に関するものである。
装置に関するものである。
第３図はダミーエミッタを用いたセルフアライン構造に
よる従来のHBTの構造を示す断面図である。
よる従来のHBTの構造を示す断面図である。
この図において、21はn+−GaAsからなるエミッタ電極オ
ーミック用のコンタクト層、22はｎ−GaAsからなるキャ
ップ層、23はｎ−AlGaAsからなるエミッタ層、24はp+−
GaAsからなるベース層、25はn-−GaAsからなるコレクタ
層、26はn+−GaAsからなるサブコレクタ層、27はエミッ
タ電極、28はベース電極、29は前記ベース電極28と前記
エミッタ電極27を絶縁するためのSiO2膜、30はベース領
域に前記ベース電極28をコンタクトするためのBe+注入
領域である。
ーミック用のコンタクト層、22はｎ−GaAsからなるキャ
ップ層、23はｎ−AlGaAsからなるエミッタ層、24はp+−
GaAsからなるベース層、25はn-−GaAsからなるコレクタ
層、26はn+−GaAsからなるサブコレクタ層、27はエミッ
タ電極、28はベース電極、29は前記ベース電極28と前記
エミッタ電極27を絶縁するためのSiO2膜、30はベース領
域に前記ベース電極28をコンタクトするためのBe+注入
領域である。
次に製造工程について簡単に説明する。
まず、サブコレクタ層26上にコレクタ層25,ベース層24,
エミッタ層23,キャップ層22,コンタクト層21をエピタキ
シャル成長させた後、ベース領域にベース電極28をコン
タクトするために、コンタクト層21およびキャップ層22
のエッチングを行う。
エミッタ層23,キャップ層22,コンタクト層21をエピタキ
シャル成長させた後、ベース領域にベース電極28をコン
タクトするために、コンタクト層21およびキャップ層22
のエッチングを行う。
その後、ダミーエミッタをマスクとしてBe+のイオン注
入を行ってエミッタ層23からベース層24に達するBe+注
入領域30を形成する。これにより、Be+注入領域30内の
エミッタ層23はｐ型に反転する。
入を行ってエミッタ層23からベース層24に達するBe+注
入領域30を形成する。これにより、Be+注入領域30内の
エミッタ層23はｐ型に反転する。
次に、Be+注入領域30上にSiO2膜29を形成した後、SiO2
膜29をマスクとしてエミッタ電極27およびベース電極28
を形成する。
膜29をマスクとしてエミッタ電極27およびベース電極28
を形成する。
すなわち、このようにして製造された従来のHBTでは、B
e+注入領域30が自己整合的に形成されており、ベース抵
抗値が低く、優れた特性が得られる。
e+注入領域30が自己整合的に形成されており、ベース抵
抗値が低く、優れた特性が得られる。
上記のような従来のHBTでは、その製造工程においてBe+
注入領域30を形成する際にコンタクト層21およびキャッ
プ層22の一部をエッチングにより除去する必要があり、
ウェット等のエッチングではサイドエッチやばらつき等
によってエミッタサイズの縮小ができないうえ、エミッ
タサイズがばらつく等の問題点があった。また、完全な
プレーナ構造とすることができず、IC化の際に不利であ
るという問題点もあった。
注入領域30を形成する際にコンタクト層21およびキャッ
プ層22の一部をエッチングにより除去する必要があり、
ウェット等のエッチングではサイドエッチやばらつき等
によってエミッタサイズの縮小ができないうえ、エミッ
タサイズがばらつく等の問題点があった。また、完全な
プレーナ構造とすることができず、IC化の際に不利であ
るという問題点もあった。
この発明は、かかる問題点を解決するためになされたも
ので、エミッタサイズの縮小およびエミッタ・ベース間
のホモ接合容量の低減が可能なうえ、IC化の際に有利で
ある半導体装置を得ることを目的とする。
ので、エミッタサイズの縮小およびエミッタ・ベース間
のホモ接合容量の低減が可能なうえ、IC化の際に有利で
ある半導体装置を得ることを目的とする。
この発明に係る半導体装置の製造方法は、第１導電形の
コレクタ領域の半導体層と、このコレクタ領域の半導体
層上に形成された第２導電形のベース領域の半導体層
と、このベース領域の半導体層上に形成された第１導電
形のエミッタ領域の半導体層と、このエミッタ領域の半
導体層上に形成されたアンドープの半導体層と、エミッ
タ領域の幅よりやや広く、エミッタ領域と離間するよう
にアンドープの半導体層上からベース領域の半導体層ま
で形成された第２導電形の第１注入領域と、この第１注
入領域上に形成されたベース電極と、第１注入領域と離
間して、第１注入領域以外の領域であるアンドープの半
導体層上からエミッタ領域の半導体層まで形成された第
１導電形の第２注入領域と、この第２注入領域上に形成
されたエミッタ電極とから構成したものである。
コレクタ領域の半導体層と、このコレクタ領域の半導体
層上に形成された第２導電形のベース領域の半導体層
と、このベース領域の半導体層上に形成された第１導電
形のエミッタ領域の半導体層と、このエミッタ領域の半
導体層上に形成されたアンドープの半導体層と、エミッ
タ領域の幅よりやや広く、エミッタ領域と離間するよう
にアンドープの半導体層上からベース領域の半導体層ま
で形成された第２導電形の第１注入領域と、この第１注
入領域上に形成されたベース電極と、第１注入領域と離
間して、第１注入領域以外の領域であるアンドープの半
導体層上からエミッタ領域の半導体層まで形成された第
１導電形の第２注入領域と、この第２注入領域上に形成
されたエミッタ電極とから構成したものである。
この発明においては、ベース領域の半導体層から注入さ
れる電流によって、第２注入領域とコレクタ領域の半導
体層間を流れる電流が制御されるが、第１注入領域と第
２注入領域間に存在するアンドープの半導体層によって
ベース電極とエミッタ電極間の接合容量が小さい。
れる電流によって、第２注入領域とコレクタ領域の半導
体層間を流れる電流が制御されるが、第１注入領域と第
２注入領域間に存在するアンドープの半導体層によって
ベース電極とエミッタ電極間の接合容量が小さい。
第１図はこの発明の半導体装置の一実施例の構造を示す
断面図である。
断面図である。
この図において、１はアンドープの半導体層としてのア
ンドープのGaAsからなるコンタクト層、２はエミッタ領
域の半導体層としてのｎ−AlGaAsからなるエミッタ層、
３はベース領域の半導体層としてのp+−GaAsからなるベ
ース層、4,5はそれぞれコレクタ領域の半導体層として
のn-−GaAsからなるコレクタ層およびn+−GaAsからなる
サブコレクタ層、６はエミッタ電極、７はベース電極、
８はSiO2膜、９はベース領域に前記ベース電極７をコン
タクトするための第１注入領域としてのBe+注入領域、1
0はエミッタ領域に前記エミッタ電極６をコンタクトす
るための第２注入領域としてのSi+注入領域で、11はSi3
N4膜によるサイドウォールである。
ンドープのGaAsからなるコンタクト層、２はエミッタ領
域の半導体層としてのｎ−AlGaAsからなるエミッタ層、
３はベース領域の半導体層としてのp+−GaAsからなるベ
ース層、4,5はそれぞれコレクタ領域の半導体層として
のn-−GaAsからなるコレクタ層およびn+−GaAsからなる
サブコレクタ層、６はエミッタ電極、７はベース電極、
８はSiO2膜、９はベース領域に前記ベース電極７をコン
タクトするための第１注入領域としてのBe+注入領域、1
0はエミッタ領域に前記エミッタ電極６をコンタクトす
るための第２注入領域としてのSi+注入領域で、11はSi3
N4膜によるサイドウォールである。
第２図（ａ）〜（ｃ）はこの発明の半導体装置を得るた
めの製造方法の一実施例を説明するための図である。
めの製造方法の一実施例を説明するための図である。
これらの図において、第１図と同一符号は同一部分を示
し、12はレジストパターンである。
し、12はレジストパターンである。
次に製造工程について説明する。
まず、サブコレクタ層５上にコレクタ層4,ベース層3,エ
ミッタ層2,コンタクト層１を成長させた後、コンタクト
層１上の後に形成されるBe+注入領域９を形成する際の
マスクとなる領域に写真製版によりレジストパターン12
を形成する。その後、レジストパターン12をマスクとし
て、一部領域を挾むようにBe+のイオン注入を行ってコ
ンタクト層１上からベース層３内に達するBe+注入領域
９を形成する（第２図（ａ））。
ミッタ層2,コンタクト層１を成長させた後、コンタクト
層１上の後に形成されるBe+注入領域９を形成する際の
マスクとなる領域に写真製版によりレジストパターン12
を形成する。その後、レジストパターン12をマスクとし
て、一部領域を挾むようにBe+のイオン注入を行ってコ
ンタクト層１上からベース層３内に達するBe+注入領域
９を形成する（第２図（ａ））。
次に、レジストパターン12をマスクとして、Be+注入領
域９上にSiO2膜８を形成した後、レジストパターン12を
除去する。その後、SiO2膜８上およびコンタクト層１上
にSi3N4膜を形成した後、Si3N4膜のみの選択的なエッチ
ングを行ってSiO2膜８の内側の側壁部のみにSi3N4膜の
サイドウォール11を形成する（第２図（ｂ））。
域９上にSiO2膜８を形成した後、レジストパターン12を
除去する。その後、SiO2膜８上およびコンタクト層１上
にSi3N4膜を形成した後、Si3N4膜のみの選択的なエッチ
ングを行ってSiO2膜８の内側の側壁部のみにSi3N4膜の
サイドウォール11を形成する（第２図（ｂ））。
次に、SiO2膜８およびサイドウォール11をマスクとし
て、Si+のイオン注入を行って、Be+注入領域９によって
挟まれたコンタクト層１上からエミッタ層２に達するSi
+注入領域10をBe+注入領域９と離間して形成する。この
時、Si+注入領域10内のコンタクト層１はn+形になる
（第２図（ｃ））。
て、Si+のイオン注入を行って、Be+注入領域９によって
挟まれたコンタクト層１上からエミッタ層２に達するSi
+注入領域10をBe+注入領域９と離間して形成する。この
時、Si+注入領域10内のコンタクト層１はn+形になる
（第２図（ｃ））。
なお、Be+およびSi+の注入は、コンタクト抵抗値の低減
化のため、コンタクト層１が高濃度になるまで注入する
必要がある。
化のため、コンタクト層１が高濃度になるまで注入する
必要がある。
この後、ランプアニールにより、Be+注入領域９およびS
i+注入領域10を同時に活性化し、エミッタ電極６および
ベース電極７を蒸着リフトオフ法により形成すれば第１
図に示した構造のHBTが完成する。
i+注入領域10を同時に活性化し、エミッタ電極６および
ベース電極７を蒸着リフトオフ法により形成すれば第１
図に示した構造のHBTが完成する。
すなわち、この発明のHBTでは、エミッタサイズをイオ
ン注入によって形成されたBe+注入領域９で挟まれたエ
ミッタ層２の幅で規定できるので、エミッタサイズの縮
小化が容易である。また、コンタクト層等のエッチング
工程を採用することなく製造できるので、従来のものに
あったエッチング工程でのサイドエッチやばらつきが問
題とならず、安定にエミッタサイズの縮小を行うことが
できる。また、ベースエミッタ間のホモ接合容量も低減
でき、動作特性（特に高速動作）が向上する。
ン注入によって形成されたBe+注入領域９で挟まれたエ
ミッタ層２の幅で規定できるので、エミッタサイズの縮
小化が容易である。また、コンタクト層等のエッチング
工程を採用することなく製造できるので、従来のものに
あったエッチング工程でのサイドエッチやばらつきが問
題とならず、安定にエミッタサイズの縮小を行うことが
できる。また、ベースエミッタ間のホモ接合容量も低減
でき、動作特性（特に高速動作）が向上する。
さらに、完全なプレーナ構造を実現できるので、表面の
凹凸が少なくなる。
凹凸が少なくなる。
なお、上記実施例ではGaAs系のHBTについて述べたが、
この発明は他の半導体材料系、例えばInP系のHBTにも適
用でき、同様の効果が得られる。
この発明は他の半導体材料系、例えばInP系のHBTにも適
用でき、同様の効果が得られる。
また、ドーパントとして、Si+とBe+を用いたが、他のド
ーパントを用いてもよい。
ーパントを用いてもよい。
この発明は以上説明したとおり、第１導電形のコレクタ
領域の半導体層と、このコレクタ領域の半導体層上に形
成された第２導電形のベース領域の半導体層と、このベ
ース領域の半導体層上に形成された第１導電形のエミッ
タ領域の半導体層と、このエミッタ領域の半導体層上に
形成されたアンドープの半導体層と、エミッタ領域の幅
よりやや広く、エミッタ領域と離間するようにアンドー
プの半導体層上からベース領域の半導体層まで形成され
た第２導電形の第１注入領域と、この第１注入領域上に
形成されたベース電極と、第１注入領域と離間して、第
１注入領域以外の領域であるアンドープの半導体層上か
らエミッタ領域の半導体層に達するまで形成された第１
導電形の第２注入領域と、この第２注入領域上に形成さ
れたエミッタ電極とから構成したので、エミッタサイズ
の縮小およびエミッタ・ベース間のホモ接合容量の低減
が可能であり、優れた特性を有するうえ、IC化に有利で
あるという効果がある。
領域の半導体層と、このコレクタ領域の半導体層上に形
成された第２導電形のベース領域の半導体層と、このベ
ース領域の半導体層上に形成された第１導電形のエミッ
タ領域の半導体層と、このエミッタ領域の半導体層上に
形成されたアンドープの半導体層と、エミッタ領域の幅
よりやや広く、エミッタ領域と離間するようにアンドー
プの半導体層上からベース領域の半導体層まで形成され
た第２導電形の第１注入領域と、この第１注入領域上に
形成されたベース電極と、第１注入領域と離間して、第
１注入領域以外の領域であるアンドープの半導体層上か
らエミッタ領域の半導体層に達するまで形成された第１
導電形の第２注入領域と、この第２注入領域上に形成さ
れたエミッタ電極とから構成したので、エミッタサイズ
の縮小およびエミッタ・ベース間のホモ接合容量の低減
が可能であり、優れた特性を有するうえ、IC化に有利で
あるという効果がある。
第１図はこの発明の半導体装置の一実施例の構造を示す
断面図、第２図はこの発明の半導体装置を得るための製
造方法の一実施例を説明するための図、第３図は従来の
半導体装置の一例の構造を示す断面図である。 図において、１はコンタクト層、２はエミッタ層、３は
ベース層、４はコレクタ層、５はサブコレクタ層、６は
エミッタ電極、７はベース電極、８はSiO2膜、９はBe+
注入領域、10はSi+注入領域、11はサイドウォール、12
はレジストパターンである。 なお、各図中の同一符号は同一または相当部分を示す。
断面図、第２図はこの発明の半導体装置を得るための製
造方法の一実施例を説明するための図、第３図は従来の
半導体装置の一例の構造を示す断面図である。 図において、１はコンタクト層、２はエミッタ層、３は
ベース層、４はコレクタ層、５はサブコレクタ層、６は
エミッタ電極、７はベース電極、８はSiO2膜、９はBe+
注入領域、10はSi+注入領域、11はサイドウォール、12
はレジストパターンである。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】第１導電形のコレクタ領域の半導体層と、
このコレクタ領域の半導体層上に形成された第２導電形
のベース領域の半導体層と、このベース領域の半導体層
上に形成された第１導電形のエミッタ領域の半導体層
と、このエミッタ領域の半導体層上に形成されたアンド
ープの半導体層と、前記エミッタ領域の幅よりやや広
く、前記エミッタ領域と離間するように前記アンドープ
の半導体層上から前記ベース領域の半導体層まで形成さ
れた第２導電形の第１注入領域と、この第１注入領域上
に形成されたベース電極と、前記第１注入領域と離間し
て、前記第１注入領域以外の領域である前記アンドープ
の半導体層上から前記エミッタ領域の半導体層まで形成
された第１導電形の第２注入領域と、この第２注入領域
上に形成されたエミッタ電極とから構成したことを特徴
とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62179344A JPH07120665B2 (ja) | 1987-07-16 | 1987-07-16 | 半導体装置 |
| US07/217,292 US4967254A (en) | 1987-07-16 | 1988-07-11 | Semiconductor device |
| US07/573,698 US5063167A (en) | 1987-07-16 | 1990-08-28 | Method of producing a bipolar transistor with spacers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62179344A JPH07120665B2 (ja) | 1987-07-16 | 1987-07-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6421963A JPS6421963A (en) | 1989-01-25 |
| JPH07120665B2 true JPH07120665B2 (ja) | 1995-12-20 |
Family
ID=16064199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62179344A Expired - Lifetime JPH07120665B2 (ja) | 1987-07-16 | 1987-07-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120665B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3019596U (ja) * | 1995-06-16 | 1995-12-19 | 木口 謙 | 糸を使わないでつけるスナップ |
-
1987
- 1987-07-16 JP JP62179344A patent/JPH07120665B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6421963A (en) | 1989-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5298438A (en) | Method of reducing extrinsic base-collector capacitance in bipolar transistors | |
| EP0184016A1 (en) | Heterojunction bipolar transistor | |
| JPH09102504A (ja) | 自己整列サブミクロンヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| JPH0571173B2 (ja) | ||
| JPH0797589B2 (ja) | ヘテロ接合型バイポ−ラトランジスタの製造方法 | |
| US5147775A (en) | Method of fabricating a high-frequency bipolar transistor | |
| US5098853A (en) | Self-aligned, planar heterojunction bipolar transistor and method of forming the same | |
| US4967254A (en) | Semiconductor device | |
| US5242843A (en) | Method for making a heterojunction bipolar transistor with improved high frequency response | |
| JP2851044B2 (ja) | 半導体装置の製造方法 | |
| US5159423A (en) | Self-aligned, planar heterojunction bipolar transistor | |
| US5070028A (en) | Method for manufacturing bipolar transistors having extremely reduced base-collection capacitance | |
| JPH07120665B2 (ja) | 半導体装置 | |
| JPH0845958A (ja) | ヘテロ接合バイポーラトランジスタのベース−コレクタ接合の寄生キャパシタンス減少方法 | |
| JPH07120664B2 (ja) | 半導体装置の製造方法 | |
| JP2526626B2 (ja) | ヘテロ接合バイポ―ラ・トランジスタおよびその製造方法 | |
| JP2623655B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| JP3470281B2 (ja) | 半導体装置の製造方法 | |
| JP2522378B2 (ja) | バイポ―ラトランジスタ及びその製造方法 | |
| JPH09246281A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH0611059B2 (ja) | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 | |
| JP2504767B2 (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 | |
| JPS635564A (ja) | ヘテロ接合型バイポ−ラトランジスタ | |
| KR950001149B1 (ko) | 이종접합 바이폴라 트랜지스터의 제조방법 | |
| JPS63107066A (ja) | ヘテロ接合型バイポ−ラトランジスタ |