JPH0797589B2 - ヘテロ接合型バイポ−ラトランジスタの製造方法 - Google Patents
ヘテロ接合型バイポ−ラトランジスタの製造方法Info
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- JPH0797589B2 JPH0797589B2 JP61150497A JP15049786A JPH0797589B2 JP H0797589 B2 JPH0797589 B2 JP H0797589B2 JP 61150497 A JP61150497 A JP 61150497A JP 15049786 A JP15049786 A JP 15049786A JP H0797589 B2 JPH0797589 B2 JP H0797589B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘテロ接合型バイポーラトランジスタの製造
方法に関する。
方法に関する。
本発明は、ヘテロ接合型バイポーラトランジスタの製造
方法であり、ベース領域の電極取り出し領域上の絶縁層
に設けた開口部内に側壁を形成し、この側壁をマスクと
して電極取り出し領域にエッチングにより凹部を形成
し、この凹部内にエミッタ領域をエピタキシャル成長す
ることにより、エミッタ面積の縮小化、素子の均一化、
外部ベース抵抗の低減化等を図ることができるようにし
たものである。
方法であり、ベース領域の電極取り出し領域上の絶縁層
に設けた開口部内に側壁を形成し、この側壁をマスクと
して電極取り出し領域にエッチングにより凹部を形成
し、この凹部内にエミッタ領域をエピタキシャル成長す
ることにより、エミッタ面積の縮小化、素子の均一化、
外部ベース抵抗の低減化等を図ることができるようにし
たものである。
III−Ｖ族化合物半導体、特にAlGaAs系化合物半導体の
エピタキシャル技術の進歩によってヘテロ接合素子が実
現されており、その具体例としてLPE（液相エピタキシ
ャル成長）法によるAlGaAs/GaAsダブルヘテロ接合型半
導体レーザがある。このような素子を製造するために気
相成長法、分子線成長法などが開発され、よりヘテロ界
面の急峻さが要求される素子も次々と誕生している。こ
れらの中には高電子移動度トランジスタ（HEMT）、本発
明に係るヘテロ接合型バイポーラトランジスタ（HBT）
などがある。
エピタキシャル技術の進歩によってヘテロ接合素子が実
現されており、その具体例としてLPE（液相エピタキシ
ャル成長）法によるAlGaAs/GaAsダブルヘテロ接合型半
導体レーザがある。このような素子を製造するために気
相成長法、分子線成長法などが開発され、よりヘテロ界
面の急峻さが要求される素子も次々と誕生している。こ
れらの中には高電子移動度トランジスタ（HEMT）、本発
明に係るヘテロ接合型バイポーラトランジスタ（HBT）
などがある。
ヘテロ接合型バイポーラトランジスタは、シリコンなど
によるホモ接合型バイポーラトランジスタが有する欠点
を克服することができるトランジスタである。即ち、エ
ミッタ（Ｅ）にAlGaAs、ベース（Ｂ）及びコレクタ
（Ｃ）にGaAsを用いた場合のヘテロ接合型トランジスタ
を例にとると、ベース中の多数キャリアである正孔は、
Ｅ−Ｂ間のバンドギャップ差（ΔEg）のエネルギー障壁
のためエミッタ中に拡散することができず、ベース電流
は減少し、エミッタからベースへの電子の注入効率が増
加する。従って、ベース濃度を大きくし、エミッタ濃度
を小さくしても増幅度（β＝IC/IB）を大きくすること
ができる。このことは高速性に関係するベース抵抗とＥ
−Ｂ間容量を小さくすることができることを意味し、シ
リコン・バイポーラトランジスタより高速であることが
理論的にも実験的にも示されている。
によるホモ接合型バイポーラトランジスタが有する欠点
を克服することができるトランジスタである。即ち、エ
ミッタ（Ｅ）にAlGaAs、ベース（Ｂ）及びコレクタ
（Ｃ）にGaAsを用いた場合のヘテロ接合型トランジスタ
を例にとると、ベース中の多数キャリアである正孔は、
Ｅ−Ｂ間のバンドギャップ差（ΔEg）のエネルギー障壁
のためエミッタ中に拡散することができず、ベース電流
は減少し、エミッタからベースへの電子の注入効率が増
加する。従って、ベース濃度を大きくし、エミッタ濃度
を小さくしても増幅度（β＝IC/IB）を大きくすること
ができる。このことは高速性に関係するベース抵抗とＥ
−Ｂ間容量を小さくすることができることを意味し、シ
リコン・バイポーラトランジスタより高速であることが
理論的にも実験的にも示されている。
ヘテロ接合型バイポーラトランジスタの構造には、第３
図に示すメサ型と第４図に示すプレーナ型がある。
図に示すメサ型と第４図に示すプレーナ型がある。
このメサ型バイポーラトランジスタ（１）は、半絶縁性
GaAs基板（２）上にn+−GaAsより成る厚さ5000Åの導電
層即ちコレクタ電極取出層（３）、ｎ−GaAsより成る厚
さ3000Åのコレクタ領域（４）、ｐ−GaAsよりなる厚さ
1000Åのベース領域（５）、ｎ−AlGaAsより成る厚さ10
00〜1500Åのエミッタ領域（６）及びn+−GaAsより成る
厚さ500〜1000Åのキャップ層（７）が順次形成されて
成る。（８）はベース電極、（９）はエミッタ電極、
（10）はコレクタ電極、（12）は外部ベース層である。
このメサ型バイポーラトランジスタ（１）は、外部ベー
ス層（12）の一部及びコレクタ電極取出層（３）の一部
をエッチングにより露出させてその表面に直接電極
（８），（10）を形成し、素子間分離も基板（２）まで
エッチングすることにより行っている。（11）はSiO2等
の絶縁層である。このようなメサ型は、試験用として単
体素子を作製する場合、短時間且つ少ない工程で作製す
ることができるため有用であるが、実用的には幾つかの
問題点を有している。即ち例えば、（ｉ）ベース電極を
形成する際、エッチングによる外部ベース層の露出を再
現性良く行うのは困難である、（ii）素子間分離を行う
際、一段メサ構造では配線が段切れを起す虞れがあり、
段差を分割して段切れを防止しようとすると素子寸法の
増大を招く、また、（iii）コレクタ電極取出層の電極
形成についても同様の問題点がある。従って、上述した
メサ型に伴う問題点を解決することができる、素子表面
を平坦化した所謂プレーナ型は、実用的な半導体集積回
路（IC）としては必須の構造である。
GaAs基板（２）上にn+−GaAsより成る厚さ5000Åの導電
層即ちコレクタ電極取出層（３）、ｎ−GaAsより成る厚
さ3000Åのコレクタ領域（４）、ｐ−GaAsよりなる厚さ
1000Åのベース領域（５）、ｎ−AlGaAsより成る厚さ10
00〜1500Åのエミッタ領域（６）及びn+−GaAsより成る
厚さ500〜1000Åのキャップ層（７）が順次形成されて
成る。（８）はベース電極、（９）はエミッタ電極、
（10）はコレクタ電極、（12）は外部ベース層である。
このメサ型バイポーラトランジスタ（１）は、外部ベー
ス層（12）の一部及びコレクタ電極取出層（３）の一部
をエッチングにより露出させてその表面に直接電極
（８），（10）を形成し、素子間分離も基板（２）まで
エッチングすることにより行っている。（11）はSiO2等
の絶縁層である。このようなメサ型は、試験用として単
体素子を作製する場合、短時間且つ少ない工程で作製す
ることができるため有用であるが、実用的には幾つかの
問題点を有している。即ち例えば、（ｉ）ベース電極を
形成する際、エッチングによる外部ベース層の露出を再
現性良く行うのは困難である、（ii）素子間分離を行う
際、一段メサ構造では配線が段切れを起す虞れがあり、
段差を分割して段切れを防止しようとすると素子寸法の
増大を招く、また、（iii）コレクタ電極取出層の電極
形成についても同様の問題点がある。従って、上述した
メサ型に伴う問題点を解決することができる、素子表面
を平坦化した所謂プレーナ型は、実用的な半導体集積回
路（IC）としては必須の構造である。
第４図は、イオン注入技術と金属埋込み技術を駆使した
AlGaAs/GaAsプレーナ型ヘテロ接合バイポーラトランジ
スタの代表的な構造である。この構造に係るトランジス
タ（17）の製法例を簡単に説明する。
AlGaAs/GaAsプレーナ型ヘテロ接合バイポーラトランジ
スタの代表的な構造である。この構造に係るトランジス
タ（17）の製法例を簡単に説明する。
半絶縁性GaAs基板（２）上に順次コレクタ電極取出層
（３）となるn+−GaAs層、コレクタ領域（４）となるｎ
−GaAs層、ベース領域（５）となるｐ−GaAs層、エミッ
タ領域（６）となるｎ−AlGaAs層及びキャップ層（７）
となるｎ−GaAs層、n+−GaAs層をエピタキシャル成長し
た後、先ず、エミッタ領域（６）を残してn+−GaAsのキ
ャップ層（７）をエッチング除去し、レジスト又はSiO2
（11）をマスクとしてMgをイオン注入した後、アニール
によって外部ベース層（12）を形成する。次に、B+又は
H+のイオン注入によって素子分離領域（13）及びベース
／コレクタ分離領域（14）を形成する。次にコレクタ電
極形成領域のSiO2（11）の窓明け、トレンチ（溝部）
（15）の形成、このトレンチ（15）への金属（16）の埋
め込みによってトランジスタ（17）を作製する。
（３）となるn+−GaAs層、コレクタ領域（４）となるｎ
−GaAs層、ベース領域（５）となるｐ−GaAs層、エミッ
タ領域（６）となるｎ−AlGaAs層及びキャップ層（７）
となるｎ−GaAs層、n+−GaAs層をエピタキシャル成長し
た後、先ず、エミッタ領域（６）を残してn+−GaAsのキ
ャップ層（７）をエッチング除去し、レジスト又はSiO2
（11）をマスクとしてMgをイオン注入した後、アニール
によって外部ベース層（12）を形成する。次に、B+又は
H+のイオン注入によって素子分離領域（13）及びベース
／コレクタ分離領域（14）を形成する。次にコレクタ電
極形成領域のSiO2（11）の窓明け、トレンチ（溝部）
（15）の形成、このトレンチ（15）への金属（16）の埋
め込みによってトランジスタ（17）を作製する。
上述したようにプレーナ型は、メサ型と比べて優れた特
徴を有しているが、従来の製法による場合次のような問
題点がある。即ち、外部ベース領域をMgのイオン注入と
アニールで形成するため、外部ベース領域の接触抵抗と
シート抵抗が充分小さくならない。また、Mgのイオン注
入によって外部ベース領域を形成するので、ｎ−AlGaAs
及びGaAsのエミッタ濃度を大きくすることができず、エ
ミッタ抵抗が大きくなる虞れがある。更に、Mgの拡散に
よって微細なエミッタ面積の制御性に問題が生じてい
た。従って、素子の均一性が得にくく、素子間で特性の
バラツキも生じるものであった。
徴を有しているが、従来の製法による場合次のような問
題点がある。即ち、外部ベース領域をMgのイオン注入と
アニールで形成するため、外部ベース領域の接触抵抗と
シート抵抗が充分小さくならない。また、Mgのイオン注
入によって外部ベース領域を形成するので、ｎ−AlGaAs
及びGaAsのエミッタ濃度を大きくすることができず、エ
ミッタ抵抗が大きくなる虞れがある。更に、Mgの拡散に
よって微細なエミッタ面積の制御性に問題が生じてい
た。従って、素子の均一性が得にくく、素子間で特性の
バラツキも生じるものであった。
本発明は、上述の点に鑑み、高速性能にすぐれ、また素
子の均一性にすぐれたヘテロ接合型バイポーラトランジ
スタの製造方法を提供するものである。
子の均一性にすぐれたヘテロ接合型バイポーラトランジ
スタの製造方法を提供するものである。
本発明は、化合物半導体基板上にコレクタ領域、ベース
領域、エミッタ領域を順次形成して成るヘテロ接合型バ
イポーラトランジスタの製造方法において、上記ベース
領域の電極取り出し領域上の絶縁層を設けた開口部内に
側壁を形成する工程と、上記側壁をマスクとして上記電
極取り出し領域にエッチングにより凹部を形成する工程
と、上記凹部内にエミッタ領域をエピタキシャル成長す
る工程を有することを特徴とする。
領域、エミッタ領域を順次形成して成るヘテロ接合型バ
イポーラトランジスタの製造方法において、上記ベース
領域の電極取り出し領域上の絶縁層を設けた開口部内に
側壁を形成する工程と、上記側壁をマスクとして上記電
極取り出し領域にエッチングにより凹部を形成する工程
と、上記凹部内にエミッタ領域をエピタキシャル成長す
る工程を有することを特徴とする。
本発明によれば、コレクタ電極取出層（22）、コレクタ
領域（23）、ベース領域（24）及びベース電極取出し領
域（25）がエピタキシャル成長で形成され、さらにベー
ス電極取出し領域（25）に形成した凹部（30）内に再度
エピタキシャル成長によりエミッタ領域（31）が形成さ
れる。したがって、ベース電極取出し領域（25）は高濃
度に形成でき、外部ベース抵抗が非常に小さくなる。ま
た、従来のイオン注入、アニール工程がなく、エミッタ
領域（31）がベース電極取出し領域（40）の凹部（30）
によって規制されるために、制御性よくエミッタ面積の
縮小化が可能になる。又、エミッタ領域（31）の濃度も
上げることができ、エミッタ抵抗が低減される。このよ
うな結果、プレーナ型のヘテロ接合型バイポーラトラン
ジスタの高速性能がより向上する。更に、再度のエピタ
キシャル成長でエミッタ領域（31）が形成されるため、
トランジスタ素子の特性の均一性が向上する。
領域（23）、ベース領域（24）及びベース電極取出し領
域（25）がエピタキシャル成長で形成され、さらにベー
ス電極取出し領域（25）に形成した凹部（30）内に再度
エピタキシャル成長によりエミッタ領域（31）が形成さ
れる。したがって、ベース電極取出し領域（25）は高濃
度に形成でき、外部ベース抵抗が非常に小さくなる。ま
た、従来のイオン注入、アニール工程がなく、エミッタ
領域（31）がベース電極取出し領域（40）の凹部（30）
によって規制されるために、制御性よくエミッタ面積の
縮小化が可能になる。又、エミッタ領域（31）の濃度も
上げることができ、エミッタ抵抗が低減される。このよ
うな結果、プレーナ型のヘテロ接合型バイポーラトラン
ジスタの高速性能がより向上する。更に、再度のエピタ
キシャル成長でエミッタ領域（31）が形成されるため、
トランジスタ素子の特性の均一性が向上する。
第１図Ａ〜Ｈを参照して本発明の１実施例を説明する。
先ず第１図Ａに示すように、半絶縁性GaAs基板（21）上
にMOCVD（有機金属気相成長）法又はMBE（分子線成長）
法でコレクタ電極取出層（22）となるn+−GaAs層（３×
1018cm-3、厚さ0.5μｍ）（22′）、コレクタ領域（2
3）となるｎ−GaAs層（1017cm-3、厚さ0.3μｍ）（2
3′）、ベース領域（24）となるｐ−GaAs層（３×1018c
m-3、厚さ0.1μｍ）（24′）、ベース電極取出し領域即
ち外部ベース層（25）となるｐ−AlGaAs層（３×1018cm
-3、0.3μｍ）（25′）及びベースキャップ層（26）と
なるp+−GaAs層（1019cm-3、0.1μｍ）（26′）を順次
積層形成する。
にMOCVD（有機金属気相成長）法又はMBE（分子線成長）
法でコレクタ電極取出層（22）となるn+−GaAs層（３×
1018cm-3、厚さ0.5μｍ）（22′）、コレクタ領域（2
3）となるｎ−GaAs層（1017cm-3、厚さ0.3μｍ）（2
3′）、ベース領域（24）となるｐ−GaAs層（３×1018c
m-3、厚さ0.1μｍ）（24′）、ベース電極取出し領域即
ち外部ベース層（25）となるｐ−AlGaAs層（３×1018cm
-3、0.3μｍ）（25′）及びベースキャップ層（26）と
なるp+−GaAs層（1019cm-3、0.1μｍ）（26′）を順次
積層形成する。
次に第１図Ｂに示すように、外部ベース形成領域及びエ
ミッタ形成領域に対応する部分を残すようにp+−GaAs層
（26′）を選択エッチングした後、全面にCVD（化学気
相成長）法又はスパッタリング法で厚さ0.3μｍのSiO2
層（27）を形成する。
ミッタ形成領域に対応する部分を残すようにp+−GaAs層
（26′）を選択エッチングした後、全面にCVD（化学気
相成長）法又はスパッタリング法で厚さ0.3μｍのSiO2
層（27）を形成する。
次に第１図Ｃに示すように、エミッタ形成領域上のp+−
GaAs層（26′）とSiO2層（27）をエッチングで除去して
開口部（28）を形成した後、CVD法又はスパッタリング
法で全面に厚さ0.3μｍのSiO2層（27）を形成する。こ
の選択エッチングでベースキャップ層（26）が形成され
る。
GaAs層（26′）とSiO2層（27）をエッチングで除去して
開口部（28）を形成した後、CVD法又はスパッタリング
法で全面に厚さ0.3μｍのSiO2層（27）を形成する。こ
の選択エッチングでベースキャップ層（26）が形成され
る。
次に第１図Ｄに示すように、RIE（反応性イオンエッチ
ング）によりSiO2層（27）をエッチングしてエミッタ形
成領域に反応したｐ−AlGaAs層（25′）を露出させる。
この際のエッチングにより開口部（28）内の側面には幅
約0.3μｍのSiO2の側壁部（42）が残るため、0.6μｍ程
度エミッタ長が縮小された新たな開口部（29）が生じ
る。
ング）によりSiO2層（27）をエッチングしてエミッタ形
成領域に反応したｐ−AlGaAs層（25′）を露出させる。
この際のエッチングにより開口部（28）内の側面には幅
約0.3μｍのSiO2の側壁部（42）が残るため、0.6μｍ程
度エミッタ長が縮小された新たな開口部（29）が生じ
る。
次に第１図Ｅにより示すように、SiO2層（27）をマスク
にしてRIEによりｐ−GaGs層（24′）が露出するまでｐ
−AlGaAs層（25′）をエッチングしてｐ−AlGaAs層（2
5′）に凹部（30）を形成する。
にしてRIEによりｐ−GaGs層（24′）が露出するまでｐ
−AlGaAs層（25′）をエッチングしてｐ−AlGaAs層（2
5′）に凹部（30）を形成する。
次に第１図Ｆに示すように、凹部（30）内にMOCVD法に
より化合物半導体の選択再成長を行い、ｎ−AlGaAs（５
×1017cm-3、厚さ1000Å）とn+−GaAs（５×1018cm-3、
厚さ500Å）を順に合計1500Åの厚さでエピタキシャル
成長させてエミッタ領域（31）を形成する。このエピタ
キシャル成長において凹部（30）近傍のSiO2層（27）上
には化合物半導体はあまり成長しない。しかし凹部（3
0）から数10μｍ以上離れた領域には若干析出するが、
後に硫酸系のエッチング液を使用して簡単に取り除くこ
とができる。
より化合物半導体の選択再成長を行い、ｎ−AlGaAs（５
×1017cm-3、厚さ1000Å）とn+−GaAs（５×1018cm-3、
厚さ500Å）を順に合計1500Åの厚さでエピタキシャル
成長させてエミッタ領域（31）を形成する。このエピタ
キシャル成長において凹部（30）近傍のSiO2層（27）上
には化合物半導体はあまり成長しない。しかし凹部（3
0）から数10μｍ以上離れた領域には若干析出するが、
後に硫酸系のエッチング液を使用して簡単に取り除くこ
とができる。
次に第１図Ｇに示すように、通常の工程によりエミッタ
電極（32）を形成した後、ベースキャップ層（26）上の
SiO2層（27）の窓あけ行い、ベース電極（33）を形成す
る。次にコレクタ電極形成部のSiO2層（27）窓あけした
後、深さ0.8〜1.0μｍの孔部（34）を形成し、その中に
金属Au Ge）を埋め込んでコレクタ電極取出し層（22）
にオーミック接続するコレクタ電極（35）を形成する。
電極（32）を形成した後、ベースキャップ層（26）上の
SiO2層（27）の窓あけ行い、ベース電極（33）を形成す
る。次にコレクタ電極形成部のSiO2層（27）窓あけした
後、深さ0.8〜1.0μｍの孔部（34）を形成し、その中に
金属Au Ge）を埋め込んでコレクタ電極取出し層（22）
にオーミック接続するコレクタ電極（35）を形成する。
最後にB+又はH+をイオ注入してベース／コレクタ間の分
離領域（36）と素子間の分離領域（37）を形成すること
により、それぞれベース領域（24）、コレクタ領域（2
3）、外部ベース層（25）及びコレクタ電極取出し層を
形成し、本実施例に係るヘテロ接合型バイポーラトラン
ジスタ（41）を得る。
離領域（36）と素子間の分離領域（37）を形成すること
により、それぞれベース領域（24）、コレクタ領域（2
3）、外部ベース層（25）及びコレクタ電極取出し層を
形成し、本実施例に係るヘテロ接合型バイポーラトラン
ジスタ（41）を得る。
斯る製法によれば、第１図Ｅ及びＦの工程でSiO2層（2
7）の開口部（28）に設けた側壁部（42）を利用して外
部ベース層（25）に凹部（30）を形成し、この凹部（3
0）内にエミッタ領域（31）を選択エピタキシャル成長
することにより、エミッタ領域（31）はホトリソグラフ
ィで決まる長さよりSiO2の側壁部（42）分だけ縮小化さ
れる。例えば、１μｍのリソグラフィ・ルールを用いる
と0.5μｍ以下のエミッタ長とすることができ、従来法
では得られないサイズのヘテロ接合型バイポーラトラン
ジスタを作製することができる。また、エミッタ領域の
側壁は、Ｘ＝0.4以上のｐ−AlxGa1-xAsで形成できるた
め、電子に対する大きな障壁を形成し、注入された電子
が直下のベース領域（24）へ効率良く流れることができ
る。２度のエピタキシャル成長で、すなわち、コレクタ
電極取出し層（22）、コレクタ領域（23）、ベース領域
（40）、外部ベース層（25）が第１のエピタキシャル成
長工程で形成され、エミッタ領域（31）が第２のエピタ
キシャル成長工程で形成されるので、外部ベース層（2
5）は、イオン注入では得られない高濃度のドーピング
が可能であり、またベースキャップ層（26）も1019cm-3
以上の濃度のドーピングが可能であるため、ベース抵抗
は極めて小さくなる。同時にエミッタ領域（31）におけ
るn+−GaAsキャップ層も高濃度とすることができるの
で、エミッタ抵抗は小さくなる。表面は略完全なプレー
ナ構造であるため、配線の際に段切れする虞れはなくな
る。さらに各領域が２度のエピタキシャル成長工程で形
成され、従来のようにイオン注入と活性化のためのアニ
ールという工程がなくなるので、素子の均一性が良好と
なる。
7）の開口部（28）に設けた側壁部（42）を利用して外
部ベース層（25）に凹部（30）を形成し、この凹部（3
0）内にエミッタ領域（31）を選択エピタキシャル成長
することにより、エミッタ領域（31）はホトリソグラフ
ィで決まる長さよりSiO2の側壁部（42）分だけ縮小化さ
れる。例えば、１μｍのリソグラフィ・ルールを用いる
と0.5μｍ以下のエミッタ長とすることができ、従来法
では得られないサイズのヘテロ接合型バイポーラトラン
ジスタを作製することができる。また、エミッタ領域の
側壁は、Ｘ＝0.4以上のｐ−AlxGa1-xAsで形成できるた
め、電子に対する大きな障壁を形成し、注入された電子
が直下のベース領域（24）へ効率良く流れることができ
る。２度のエピタキシャル成長で、すなわち、コレクタ
電極取出し層（22）、コレクタ領域（23）、ベース領域
（40）、外部ベース層（25）が第１のエピタキシャル成
長工程で形成され、エミッタ領域（31）が第２のエピタ
キシャル成長工程で形成されるので、外部ベース層（2
5）は、イオン注入では得られない高濃度のドーピング
が可能であり、またベースキャップ層（26）も1019cm-3
以上の濃度のドーピングが可能であるため、ベース抵抗
は極めて小さくなる。同時にエミッタ領域（31）におけ
るn+−GaAsキャップ層も高濃度とすることができるの
で、エミッタ抵抗は小さくなる。表面は略完全なプレー
ナ構造であるため、配線の際に段切れする虞れはなくな
る。さらに各領域が２度のエピタキシャル成長工程で形
成され、従来のようにイオン注入と活性化のためのアニ
ールという工程がなくなるので、素子の均一性が良好と
なる。
上記バイポーラトランジスタ（41）の場合、エミッタ領
域（31）はAlGaAsより成る外部ベース層（25）と接して
いるため、外部ベース層（25）側の正孔は順バイアスで
エミッタ領域（31）側に若干流れる。これは電流利得IC
/IBを減少させる原因となる。そこで、このような問題
点を解決するために、上記実施例と同様に、第１図Ｄに
示す工程まで行った後、第１図Ｅに示す工程において外
部ベース層（25）をエッチングして凹部（30）を形成
し、次に再度SiO2を全面に約1500Åの厚さに堆積する。
この後、再びRIEによりSiO2エッチングする。これによ
り外部ベース層（25）に形成された凹部（30）の側壁に
幅約1000ÅのSiO2が残り、凹部（30）が縮小化される。
この後、第１図Ｆ〜Ｈと同様の工程を経て、第２図に示
す本実施例に係るバイポーラトランジスタ（42）を作製
する。
域（31）はAlGaAsより成る外部ベース層（25）と接して
いるため、外部ベース層（25）側の正孔は順バイアスで
エミッタ領域（31）側に若干流れる。これは電流利得IC
/IBを減少させる原因となる。そこで、このような問題
点を解決するために、上記実施例と同様に、第１図Ｄに
示す工程まで行った後、第１図Ｅに示す工程において外
部ベース層（25）をエッチングして凹部（30）を形成
し、次に再度SiO2を全面に約1500Åの厚さに堆積する。
この後、再びRIEによりSiO2エッチングする。これによ
り外部ベース層（25）に形成された凹部（30）の側壁に
幅約1000ÅのSiO2が残り、凹部（30）が縮小化される。
この後、第１図Ｆ〜Ｈと同様の工程を経て、第２図に示
す本実施例に係るバイポーラトランジスタ（42）を作製
する。
上述した製法によれば、エミッタ領域（31）の大きさを
ホトリソグラフィの限界より遥かに小さくする（約0.3
μｍ）ことが可能になる。また、外部ベース層（25）と
エミッタ領域（31）とはSiO2により完全に絶縁されてい
るため、電流利得IC/IBが大きくなる。
ホトリソグラフィの限界より遥かに小さくする（約0.3
μｍ）ことが可能になる。また、外部ベース層（25）と
エミッタ領域（31）とはSiO2により完全に絶縁されてい
るため、電流利得IC/IBが大きくなる。
本発明によれば、エミッタ領域をベース領域の電極取出
し領域に形成した凹部内にエピタキシャル成長によって
形成するので、制御性よくエミッタ領域の縮小化が可能
になる。又、従来のようにイオン注入と活性化のための
アニールという工程がなく、全てエピタキシャル成長で
形成されるため、外部ベース層、エミッタキャップ層を
夫々高濃度とすることができ、ベース抵抗、エミッタ抵
抗を低減させることができる。また素子の均一性が良好
である。従って本発明に係るヘテロ接合型バイポーラト
ランジスタは、従来法に係るバイポーラトランジスタと
比較して大幅な性能向上が期待でき、例えば超高速デジ
タル用ICとして好適である。
し領域に形成した凹部内にエピタキシャル成長によって
形成するので、制御性よくエミッタ領域の縮小化が可能
になる。又、従来のようにイオン注入と活性化のための
アニールという工程がなく、全てエピタキシャル成長で
形成されるため、外部ベース層、エミッタキャップ層を
夫々高濃度とすることができ、ベース抵抗、エミッタ抵
抗を低減させることができる。また素子の均一性が良好
である。従って本発明に係るヘテロ接合型バイポーラト
ランジスタは、従来法に係るバイポーラトランジスタと
比較して大幅な性能向上が期待でき、例えば超高速デジ
タル用ICとして好適である。
第１図Ａ〜Ｈは実施例の工程図、第２図は他の実施例の
断面図、第３図は従来例の断面図、第４図は従来例の断
面図である。 （21）はGaAs基板、（30）は凹部、（31）はエミッタ領
域、（24）はベース領域、（23）はコレクタ領域、（2
5）はベース領域の取出し電極領域である。
断面図、第３図は従来例の断面図、第４図は従来例の断
面図である。 （21）はGaAs基板、（30）は凹部、（31）はエミッタ領
域、（24）はベース領域、（23）はコレクタ領域、（2
5）はベース領域の取出し電極領域である。
Claims (1)
- 【請求項１】化合物半導体基板上にコレクタ領域、ベー
ス領域、エミッタ領域を順次形成して成るヘテロ接合型
バイポーラトランジスタの製造方法において、 上記ベース領域の電極取り出し領域上の絶縁層に設けた
開口部内に側壁を形成する工程と、 上記側壁をマスクとして上記電極取り出し領域にエッチ
ングにより凹部を形成する工程と、 上記凹部内にエミッタ領域をエピタキシャル成長する工
程を有することを特徴とするヘテロ接合型バイポーラト
ランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150497A JPH0797589B2 (ja) | 1986-06-26 | 1986-06-26 | ヘテロ接合型バイポ−ラトランジスタの製造方法 |
| KR1019870002718A KR950011018B1 (ko) | 1986-06-26 | 1987-03-25 | 헤테로접합형 바이폴라트랜지스터의 제조방법 |
| US07/066,112 US4751195A (en) | 1986-06-26 | 1987-06-25 | Method of manufacturing a heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150497A JPH0797589B2 (ja) | 1986-06-26 | 1986-06-26 | ヘテロ接合型バイポ−ラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS636877A JPS636877A (ja) | 1988-01-12 |
| JPH0797589B2 true JPH0797589B2 (ja) | 1995-10-18 |
Family
ID=15498155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150497A Expired - Fee Related JPH0797589B2 (ja) | 1986-06-26 | 1986-06-26 | ヘテロ接合型バイポ−ラトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4751195A (ja) |
| JP (1) | JPH0797589B2 (ja) |
| KR (1) | KR950011018B1 (ja) |
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| US5063427A (en) * | 1987-10-13 | 1991-11-05 | Northrop Corporation | Planar bipolar transistors including heterojunction transistors |
| US4839303A (en) * | 1987-10-13 | 1989-06-13 | Northrop Corporation | Planar bipolar transistors including heterojunction transistors and method |
| JP2526626B2 (ja) * | 1988-03-14 | 1996-08-21 | 日本電気株式会社 | ヘテロ接合バイポ―ラ・トランジスタおよびその製造方法 |
| JPH01238161A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| EP0387010A3 (en) * | 1989-03-08 | 1990-10-10 | Matsushita Electric Industrial Co., Ltd. | Hetero-junction bipolar transistor |
| US5028549A (en) * | 1989-04-10 | 1991-07-02 | Rockwell International | Etched back edge isolation process for heterojunction bipolar transistors |
| JPH02280340A (ja) * | 1989-04-21 | 1990-11-16 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5227317A (en) * | 1989-04-21 | 1993-07-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
| JP2793837B2 (ja) * | 1989-05-10 | 1998-09-03 | 株式会社日立製作所 | 半導体装置の製造方法およびヘテロ接合バイポーラトランジスタ |
| US5340755A (en) * | 1989-09-08 | 1994-08-23 | Siemens Aktiegensellschaft | Method of making planar heterobipolar transistor having trenched isolation of the collector terminal |
| US4914049A (en) * | 1989-10-16 | 1990-04-03 | Motorola, Inc. | Method of fabricating a heterojunction bipolar transistor |
| US5053346A (en) * | 1990-01-12 | 1991-10-01 | Texas Instruments Incorporated | Method for making a high speed gallium arsenide transistor |
| US5027182A (en) * | 1990-10-11 | 1991-06-25 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | High-gain AlGaAs/GaAs double heterojunction Darlington phototransistors for optical neural networks |
| US5171697A (en) * | 1991-06-28 | 1992-12-15 | Texas Instruments Incorporated | Method of forming multiple layer collector structure for bipolar transistors |
| EP0562272A3 (en) * | 1992-03-23 | 1994-05-25 | Texas Instruments Inc | Microwave heterojunction bipolar transistors with emitters designed for high power applications and method for fabricating same |
| US5365089A (en) * | 1992-12-23 | 1994-11-15 | International Business Machines Corporation | Double heterojunction bipolar transistor and the method of manufacture therefor |
| US5436181A (en) * | 1994-04-18 | 1995-07-25 | Texas Instruments Incorporated | Method of self aligning an emitter contact in a heterojunction bipolar transistor |
| US5939738A (en) * | 1995-10-25 | 1999-08-17 | Texas Instruments Incorporated | Low base-resistance bipolar transistor |
| JP2868083B2 (ja) * | 1996-12-02 | 1999-03-10 | 日本電気株式会社 | 半導体デバイスの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174367A (ja) * | 1984-09-20 | 1986-04-16 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポ−ラトランジスタ |
| JPS61112373A (ja) * | 1984-11-07 | 1986-05-30 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポ−ラトランジスタ |
-
1986
- 1986-06-26 JP JP61150497A patent/JPH0797589B2/ja not_active Expired - Fee Related
-
1987
- 1987-03-25 KR KR1019870002718A patent/KR950011018B1/ko not_active Expired - Fee Related
- 1987-06-25 US US07/066,112 patent/US4751195A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950011018B1 (ko) | 1995-09-27 |
| KR880001058A (ko) | 1988-03-31 |
| JPS636877A (ja) | 1988-01-12 |
| US4751195A (en) | 1988-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |