JPH07120706B2 - 半導体集積回路の配線構造 - Google Patents
半導体集積回路の配線構造Info
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- JPH07120706B2 JPH07120706B2 JP61151007A JP15100786A JPH07120706B2 JP H07120706 B2 JPH07120706 B2 JP H07120706B2 JP 61151007 A JP61151007 A JP 61151007A JP 15100786 A JP15100786 A JP 15100786A JP H07120706 B2 JPH07120706 B2 JP H07120706B2
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- Japan
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- wiring
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- wiring structure
- insulating
- wirings
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の配線構造に関し、とくに高密
度及び高速度な半導体集積回路において、遅延と漏話量
を低減した伝達配線に関するものである。
度及び高速度な半導体集積回路において、遅延と漏話量
を低減した伝達配線に関するものである。
半導体集積回路において、高密度化及び高速度化の進歩
は著しいものである。最近、LSIの性能を制約する問題
として、デバイスよりも配線にかかわる問題がクローズ
アツプされてきた。その問題点は、大きく分けて２つあ
る。第１点は、配線抵抗と配線容量との積で決定される
遅延時間に関する問題である。例えば、エイ・ゲイ・シ
イナ（A.K.Sinha“Speed Limitations due to Intercon
nect Time Constants in VLSI Integrated Circuits."I
EEE vol.EDL−3,NO.4.Apr.1982.pp90−92.）等は、配線
の電気的特性を２次元ラプラス方程式による数値計算で
求め、サブミクロンルールのLSIにおいては、デバイス
のスピードよりも配線による遅延時間の方が大きいと報
告している。また、ケイ・シー・サラスワト（K.C.Sara
swat“Effect of Scaling of Interconnections on the
Time Delay of VLSI Circuits."IEEE vol.ED−29.No.
4.Apr.1982.pp645−650）等は、0.50μｍルール以下で
のLSIの性能は、配線技術によつて決まるとも報告して
いる。これまで配線による遅延時間を少なくするために
低抵抗配線金属材料の検討と低比誘電率絶縁膜の検討と
が進められてきた。しかしながら、上記条件を満足する
材料としては、LSIのプロセスとの親和性、即ち、密着
性，加工性，耐熱性，絶縁性及び信頼性等の観点から、
AlとSiO2膜を越える材料はいまだに開発されていない。
SiO2膜に代える絶縁膜としてポリイミド膜が周知である
が、ポリイミド膜の比誘電率はその組成により３〜４と
高いものである。第２点は、漏話に関する問題である。
漏話が発生する理由は、第５図に従来の配線構造の一例
を示すように半導体基板３上に形成された配線構造にお
いて、高密度化が進み配線２の膜厚ｃとその下の絶縁層
１の膜厚ａと配線間膜厚ｂが同程度になつた特に生じや
すくなる。その理由は、配線間容量が配線の対地容量と
同程度あるいは大きくなるからである。漏話量の目安
は、良く知られているように次式で与えられる。
は著しいものである。最近、LSIの性能を制約する問題
として、デバイスよりも配線にかかわる問題がクローズ
アツプされてきた。その問題点は、大きく分けて２つあ
る。第１点は、配線抵抗と配線容量との積で決定される
遅延時間に関する問題である。例えば、エイ・ゲイ・シ
イナ（A.K.Sinha“Speed Limitations due to Intercon
nect Time Constants in VLSI Integrated Circuits."I
EEE vol.EDL−3,NO.4.Apr.1982.pp90−92.）等は、配線
の電気的特性を２次元ラプラス方程式による数値計算で
求め、サブミクロンルールのLSIにおいては、デバイス
のスピードよりも配線による遅延時間の方が大きいと報
告している。また、ケイ・シー・サラスワト（K.C.Sara
swat“Effect of Scaling of Interconnections on the
Time Delay of VLSI Circuits."IEEE vol.ED−29.No.
4.Apr.1982.pp645−650）等は、0.50μｍルール以下で
のLSIの性能は、配線技術によつて決まるとも報告して
いる。これまで配線による遅延時間を少なくするために
低抵抗配線金属材料の検討と低比誘電率絶縁膜の検討と
が進められてきた。しかしながら、上記条件を満足する
材料としては、LSIのプロセスとの親和性、即ち、密着
性，加工性，耐熱性，絶縁性及び信頼性等の観点から、
AlとSiO2膜を越える材料はいまだに開発されていない。
SiO2膜に代える絶縁膜としてポリイミド膜が周知である
が、ポリイミド膜の比誘電率はその組成により３〜４と
高いものである。第２点は、漏話に関する問題である。
漏話が発生する理由は、第５図に従来の配線構造の一例
を示すように半導体基板３上に形成された配線構造にお
いて、高密度化が進み配線２の膜厚ｃとその下の絶縁層
１の膜厚ａと配線間膜厚ｂが同程度になつた特に生じや
すくなる。その理由は、配線間容量が配線の対地容量と
同程度あるいは大きくなるからである。漏話量の目安
は、良く知られているように次式で与えられる。
CM/（CS＋CM） ここで、CSは対地容量、CMは配線間容量である。この式
から、CS＝CMとなると被誘導線に、誘導線の電位の1/2
の電位が誘導されることが分かる。漏詰量を減らす一つ
の手段として、絶縁層の膜厚ａを減らし、CSを大きくす
る方法がある。しかし、この方法は配線遅延を増加させ
るため好ましくない。また、もう一つの手段として配線
２の膜厚ｃを薄くするという方法がある。しかし、この
方法は配線抵抗が増加し、配線遅延を増大させるため好
ましくない。さらに、もう一つの漏話量低減の方法とし
て、第６図に示す従来の配線構造の他の例のように、配
線を覆つている絶縁膜上に金属材料から成るグランドプ
レーン９を設けるというものがある。この方法の最大の
特徴は、配線を多層化した際の異なる配線層間の漏話が
防止できる点にある。しかし、この方法も配線容量は増
加する。
から、CS＝CMとなると被誘導線に、誘導線の電位の1/2
の電位が誘導されることが分かる。漏詰量を減らす一つ
の手段として、絶縁層の膜厚ａを減らし、CSを大きくす
る方法がある。しかし、この方法は配線遅延を増加させ
るため好ましくない。また、もう一つの手段として配線
２の膜厚ｃを薄くするという方法がある。しかし、この
方法は配線抵抗が増加し、配線遅延を増大させるため好
ましくない。さらに、もう一つの漏話量低減の方法とし
て、第６図に示す従来の配線構造の他の例のように、配
線を覆つている絶縁膜上に金属材料から成るグランドプ
レーン９を設けるというものがある。この方法の最大の
特徴は、配線を多層化した際の異なる配線層間の漏話が
防止できる点にある。しかし、この方法も配線容量は増
加する。
従来の配線構造は、高密度化に伴つて増加する配線遅延
と漏話を抑えることができないという欠点があつた。そ
のため、高密度化に伴い配線の信頼性を低下させること
なく、配線遅延を押さえつつ、同時に漏話量を低減する
対応策が必要である。
と漏話を抑えることができないという欠点があつた。そ
のため、高密度化に伴い配線の信頼性を低下させること
なく、配線遅延を押さえつつ、同時に漏話量を低減する
対応策が必要である。
本発明は従来の問題点を解決し、従来の配線構造と同等
の配線の信頼性すなわち基板との接着性を確保しつつ、
高密度及び高速な半導体集積回路において大きな問題と
なる遅延と漏話量を低減した伝送配線構造を提供するも
ので、半導体集積回路を形成する半導体基板上に配置さ
せた複数の配線を含む配線構造において、前記半導体基
板上に形成した第１の絶縁層からなる凸部と、前記凸部
に、凸部毎に形成した配線と、前記配線間に、少なくと
も前記配線の側面及び前記凸部の側面の一部を覆う形状
で、前記第１の絶縁層の比誘電率より小さい比誘電率を
有する第２の絶縁層とを備えてなることを特徴とする。
の配線の信頼性すなわち基板との接着性を確保しつつ、
高密度及び高速な半導体集積回路において大きな問題と
なる遅延と漏話量を低減した伝送配線構造を提供するも
ので、半導体集積回路を形成する半導体基板上に配置さ
せた複数の配線を含む配線構造において、前記半導体基
板上に形成した第１の絶縁層からなる凸部と、前記凸部
に、凸部毎に形成した配線と、前記配線間に、少なくと
も前記配線の側面及び前記凸部の側面の一部を覆う形状
で、前記第１の絶縁層の比誘電率より小さい比誘電率を
有する第２の絶縁層とを備えてなることを特徴とする。
従来の配線構造は、単一の誘電率の絶縁層を用いてい
た。それに対して本発明は、配線の下の第１の絶縁層と
配線間に埋設した第２の絶縁層とはそれぞれ比誘電率が
異なることを最も主要な特徴とするものであり、配線下
の絶縁層の比誘電率より配線間の絶縁層の比誘電率を小
さくすることにより配線間容量を減らし、遅延時間を減
らすと共に、配線間容量の対地容量に対する比率を減ら
すことにより、漏話を発生しにくくするという点が従来
技術と大きく異なる。本発明においては、配線層と基板
との接着性は、配線層下の絶縁層の絶縁材料により確保
されているため、配線層間に埋設される絶縁材料と配線
層との接着性に対する要求条件は緩和され、より広い材
料の範囲から低誘電率材料の選択が可能となる。以下図
面にもとづき実施例について説明する。
た。それに対して本発明は、配線の下の第１の絶縁層と
配線間に埋設した第２の絶縁層とはそれぞれ比誘電率が
異なることを最も主要な特徴とするものであり、配線下
の絶縁層の比誘電率より配線間の絶縁層の比誘電率を小
さくすることにより配線間容量を減らし、遅延時間を減
らすと共に、配線間容量の対地容量に対する比率を減ら
すことにより、漏話を発生しにくくするという点が従来
技術と大きく異なる。本発明においては、配線層と基板
との接着性は、配線層下の絶縁層の絶縁材料により確保
されているため、配線層間に埋設される絶縁材料と配線
層との接着性に対する要求条件は緩和され、より広い材
料の範囲から低誘電率材料の選択が可能となる。以下図
面にもとづき実施例について説明する。
本発明の配線構造の第１の実施例を第１図に示す。第１
図は、半導体基板４上の配線６の周囲を絶縁層5,7で形
成した配線構造である。絶縁層７の比誘電率は絶縁層５
の比誘電率よりも小さいことを特徴とする。本発明で
は、配線６としてAl配線を使い、絶縁層５として実績の
あるSiO2層，絶縁層７として、例えばポリテトラフルオ
ロエチレン（−〔CF2CF2〕−）、あるいはポリエチレン
等の低誘電率高分子材料を適用する。絶縁層５としての
SiO2層の比誘電率は3.9、絶縁層７としてのポリテトラ
フルオロエチレン及びポリエチレンの比誘電率はそれぞ
れ2.1及び2.2程度である。従つて、配線下の絶縁層５の
膜厚と配線間の寸法とが等しくても、あるいは、配線間
の寸法の方が小さくても配線の対地容量よりも配線間の
容量の方を小さくすることができる。すなわち、本配線
構造は、従来と同等の配線層と基板との接着性を有し配
線を高密度に実装しても漏話が発生しにくい構造であ
る。第１図の構造において、配線下の絶縁膜厚a,配線層
間距離b,配線層厚さｃが等しい場合に本発明を適用する
と、絶縁層としてSiO2のみを使用した場合と比較する
と、全容量，漏話量とも25％ないし33％程度低減され
る。
図は、半導体基板４上の配線６の周囲を絶縁層5,7で形
成した配線構造である。絶縁層７の比誘電率は絶縁層５
の比誘電率よりも小さいことを特徴とする。本発明で
は、配線６としてAl配線を使い、絶縁層５として実績の
あるSiO2層，絶縁層７として、例えばポリテトラフルオ
ロエチレン（−〔CF2CF2〕−）、あるいはポリエチレン
等の低誘電率高分子材料を適用する。絶縁層５としての
SiO2層の比誘電率は3.9、絶縁層７としてのポリテトラ
フルオロエチレン及びポリエチレンの比誘電率はそれぞ
れ2.1及び2.2程度である。従つて、配線下の絶縁層５の
膜厚と配線間の寸法とが等しくても、あるいは、配線間
の寸法の方が小さくても配線の対地容量よりも配線間の
容量の方を小さくすることができる。すなわち、本配線
構造は、従来と同等の配線層と基板との接着性を有し配
線を高密度に実装しても漏話が発生しにくい構造であ
る。第１図の構造において、配線下の絶縁膜厚a,配線層
間距離b,配線層厚さｃが等しい場合に本発明を適用する
と、絶縁層としてSiO2のみを使用した場合と比較する
と、全容量，漏話量とも25％ないし33％程度低減され
る。
次に、本発明の配線構造の第２の実施例を第２図に示
す。第２の実施例は、第２図に示すように配線６の周囲
に絶縁層5,7,8を形成し、さらに、絶縁層7,8上に金属材
料のグランドプレーン９を形成した配線構造である。絶
縁層７の比誘電率は絶縁層5,8の比誘電率よりも小さ
い。本構造は、従来のグランドプレーンを設けた構造と
比較すると、全配線容量が減るばかりか、配線間容量の
対地容量に対する比率が減少し、配線間の漏話も低減さ
れる。
す。第２の実施例は、第２図に示すように配線６の周囲
に絶縁層5,7,8を形成し、さらに、絶縁層7,8上に金属材
料のグランドプレーン９を形成した配線構造である。絶
縁層７の比誘電率は絶縁層5,8の比誘電率よりも小さ
い。本構造は、従来のグランドプレーンを設けた構造と
比較すると、全配線容量が減るばかりか、配線間容量の
対地容量に対する比率が減少し、配線間の漏話も低減さ
れる。
以下に本発明の配線構造を備えた幾つかの具体例につい
て製造方法を例示して記す。最初に、第１の実施例の配
線構造を備えた幾つかの具体例を第３図（ａ）乃至
（ｃ）にしめす。第３図（ａ）は、半導体基板４上に形
成した絶縁膜５上に配線６の材料を堆積したものであ
る。本実施例では、絶縁膜５としてCVD法によるSiO2膜
を0.5μｍ堆積した。この絶縁膜の堆積方法としては、C
VD法以外にスパツタリング法，プラズマCVD法，スピン
オン法等があり、いずれを採用しても実現できることは
言うまでもない。配線材料としては、比抵抗が2.9×10
-6Ω−cmと小さく、かつ、LSIのプロセスに親和性のあ
るAlを採用した。Alは、スパツタリング法により0.5μ
ｍ堆積した。配線材料の堆積法として、スパツタリング
法以外に蒸着法,CVD法，プラズマCVD法等があるがいず
れを採用しても実現できることは言うまでもない。第３
図（ｂ）は、レジストパターンをリソグラフイ工程によ
り形成した後、ドライエツチングにより、絶縁層5,配線
６の材料を同時にエツチングし、形成したものである。
本発明では、微細パターンを形成するためにレジストと
してSNR（シリコーン系ネガ型レジスト）/AZレジストの
２層レジストを用いた。レジストの膜厚は、SNRが0.15
μm,AZレジストが1.0μｍである。リソグラフイは、EB
描画法により行ない、パターン形成後、SNRを現像し、
続いてO2プラズマを用いてAZレジストをエツチングし、
次にCCl4でAlをドライエツチングし、さらに、CF4とH2
によりSiO2をエツチングした。第３図（ｂ）の実施例で
は、絶縁層５を膜厚分だけ完全にエツチング除去した
が、エツチングを途中でとめた工程でも良い。第３図
（ｃ）は、比誘電率が絶縁層５よりも小さい絶縁層７を
埋設したものである。絶縁層を埋設する方法としては、
プラズマ重合法，スピンオン法，蒸着法がある。本実施
例では、絶縁物としてポリテトラフルオロエチレン（−
〔CF2CF2〕−）を用いてスピンオン法により塗布し、ベ
ーキングをすることにより埋設した。ポリテトラフルオ
ロエチレン（−〔CF2CF2〕−）は、比誘電率が2.1（1MH
z）、耐熱性300℃程度で、ポリエチレンの耐熱性（200
℃程度）に比べて高く、本発明の目的により合致した材
料である。
て製造方法を例示して記す。最初に、第１の実施例の配
線構造を備えた幾つかの具体例を第３図（ａ）乃至
（ｃ）にしめす。第３図（ａ）は、半導体基板４上に形
成した絶縁膜５上に配線６の材料を堆積したものであ
る。本実施例では、絶縁膜５としてCVD法によるSiO2膜
を0.5μｍ堆積した。この絶縁膜の堆積方法としては、C
VD法以外にスパツタリング法，プラズマCVD法，スピン
オン法等があり、いずれを採用しても実現できることは
言うまでもない。配線材料としては、比抵抗が2.9×10
-6Ω−cmと小さく、かつ、LSIのプロセスに親和性のあ
るAlを採用した。Alは、スパツタリング法により0.5μ
ｍ堆積した。配線材料の堆積法として、スパツタリング
法以外に蒸着法,CVD法，プラズマCVD法等があるがいず
れを採用しても実現できることは言うまでもない。第３
図（ｂ）は、レジストパターンをリソグラフイ工程によ
り形成した後、ドライエツチングにより、絶縁層5,配線
６の材料を同時にエツチングし、形成したものである。
本発明では、微細パターンを形成するためにレジストと
してSNR（シリコーン系ネガ型レジスト）/AZレジストの
２層レジストを用いた。レジストの膜厚は、SNRが0.15
μm,AZレジストが1.0μｍである。リソグラフイは、EB
描画法により行ない、パターン形成後、SNRを現像し、
続いてO2プラズマを用いてAZレジストをエツチングし、
次にCCl4でAlをドライエツチングし、さらに、CF4とH2
によりSiO2をエツチングした。第３図（ｂ）の実施例で
は、絶縁層５を膜厚分だけ完全にエツチング除去した
が、エツチングを途中でとめた工程でも良い。第３図
（ｃ）は、比誘電率が絶縁層５よりも小さい絶縁層７を
埋設したものである。絶縁層を埋設する方法としては、
プラズマ重合法，スピンオン法，蒸着法がある。本実施
例では、絶縁物としてポリテトラフルオロエチレン（−
〔CF2CF2〕−）を用いてスピンオン法により塗布し、ベ
ーキングをすることにより埋設した。ポリテトラフルオ
ロエチレン（−〔CF2CF2〕−）は、比誘電率が2.1（1MH
z）、耐熱性300℃程度で、ポリエチレンの耐熱性（200
℃程度）に比べて高く、本発明の目的により合致した材
料である。
次に、本発明の第２の実施例の配線構造を備えた幾つか
の具体例を第４図（ａ）乃至（ｄ）に示す。第４図
（ａ）は半導体基板４の上に絶縁層５を堆積し、次に配
線６の材料と絶縁層８を連続して堆積したものである。
本実施例では、絶縁層5,8としてCVD法による膜厚0.5μ
ｍのSiO2膜、配線材料としてスパツタリング法による膜
厚0.5μｍのAlを採用した。第４図（ｂ）は、第１の実
施例と同様のSNR/Azの２層レジストにEB描画を行い、SN
R現像後にO2プラズマによりAzレジストをエツチングし
パターンを形成した後、CF4とH2雰囲気中で上層のSiO2
からなる絶縁層８をエツチングし、次にCCl4でAlからな
る配線層６をエツチングし、次にCF4とH2雰囲気中で下
層のSiO2からなる絶縁層５をエツチングし、その後２層
レジストを除去したものである。第４図（ｃ）は、絶縁
層７を第１の実施例と同様にして線間に埋設したもので
ある。第４図（ｄ）は、Arのスパツタリングを用いてエ
ツチバツクを行い表面を平坦な構造としたものである。
第４図（ｅ）は、金属材料であるグランドプレーン９を
堆積したものである。本実施例では、スパツタリング法
によりAlを0.2μｍ堆積したものである。
の具体例を第４図（ａ）乃至（ｄ）に示す。第４図
（ａ）は半導体基板４の上に絶縁層５を堆積し、次に配
線６の材料と絶縁層８を連続して堆積したものである。
本実施例では、絶縁層5,8としてCVD法による膜厚0.5μ
ｍのSiO2膜、配線材料としてスパツタリング法による膜
厚0.5μｍのAlを採用した。第４図（ｂ）は、第１の実
施例と同様のSNR/Azの２層レジストにEB描画を行い、SN
R現像後にO2プラズマによりAzレジストをエツチングし
パターンを形成した後、CF4とH2雰囲気中で上層のSiO2
からなる絶縁層８をエツチングし、次にCCl4でAlからな
る配線層６をエツチングし、次にCF4とH2雰囲気中で下
層のSiO2からなる絶縁層５をエツチングし、その後２層
レジストを除去したものである。第４図（ｃ）は、絶縁
層７を第１の実施例と同様にして線間に埋設したもので
ある。第４図（ｄ）は、Arのスパツタリングを用いてエ
ツチバツクを行い表面を平坦な構造としたものである。
第４図（ｅ）は、金属材料であるグランドプレーン９を
堆積したものである。本実施例では、スパツタリング法
によりAlを0.2μｍ堆積したものである。
本発明の配線構造を、配線層の厚さ，配線間距離，配線
と基板との距離が全て等しい場合に適用すると、絶縁層
７として比誘電率2.1のポリテトラフルオロエチレン、
絶縁層５として比誘電率3.9のSiO2を用いることにより
従来構造と同じ基板との接着性を確保しつつ、絶縁層全
てがSiO2とした従来構造と比較すると、全配線容量，漏
話量とも30％程度低減できる。
と基板との距離が全て等しい場合に適用すると、絶縁層
７として比誘電率2.1のポリテトラフルオロエチレン、
絶縁層５として比誘電率3.9のSiO2を用いることにより
従来構造と同じ基板との接着性を確保しつつ、絶縁層全
てがSiO2とした従来構造と比較すると、全配線容量，漏
話量とも30％程度低減できる。
また本発明の一態様の配線構造である配線を多層化した
際に、上下の配線層間の漏話を防止するためのグランド
プレーンが存在する構造において、絶縁層７として比誘
電率2.1のポリテトラフルオロエチレンを、絶縁層5,8と
してSiO2を用いることにより絶縁層７の比誘電率を絶縁
層5,8の比誘電率の約1/2と小さくしたことにより、Alの
グランドプレーンを上層に設けたために増加した配線容
量を低減させるとともに、配線間容量の対地容量に対す
る比率をさらに小さくし、一層の漏話量の低減を実現で
きる。
際に、上下の配線層間の漏話を防止するためのグランド
プレーンが存在する構造において、絶縁層７として比誘
電率2.1のポリテトラフルオロエチレンを、絶縁層5,8と
してSiO2を用いることにより絶縁層７の比誘電率を絶縁
層5,8の比誘電率の約1/2と小さくしたことにより、Alの
グランドプレーンを上層に設けたために増加した配線容
量を低減させるとともに、配線間容量の対地容量に対す
る比率をさらに小さくし、一層の漏話量の低減を実現で
きる。
以上説明したように、本発明は、サブミクロンルールに
よる超LSIの性能を左右する配線における遅延と漏話の
問題を解決するものである。
よる超LSIの性能を左右する配線における遅延と漏話の
問題を解決するものである。
第１図は本発明の配線構造の第１の実施例、 第２図は本発明の配線構造の第２の実施例、 第３図（ａ）乃至（ｃ）は本発明の第１の実施例の配線
構造を備えた具体例、 第４図（ａ）乃至（ｅ）は本発明の第２の実施例の配線
構造を備えた具体例、 第５図は従来の配線構造の一例、 第６図は従来の配線構造の他の例である。 １……絶縁層 ２……配線 ３……半導体基板 ４……半導体基板 ５……絶縁層（比誘電率大） ６……配線 ７……絶縁層（比誘電率小） ８……絶縁層（比誘電率大） ９……グランドプレーン
構造を備えた具体例、 第４図（ａ）乃至（ｅ）は本発明の第２の実施例の配線
構造を備えた具体例、 第５図は従来の配線構造の一例、 第６図は従来の配線構造の他の例である。 １……絶縁層 ２……配線 ３……半導体基板 ４……半導体基板 ５……絶縁層（比誘電率大） ６……配線 ７……絶縁層（比誘電率小） ８……絶縁層（比誘電率大） ９……グランドプレーン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−123753（ＪＰ，Ａ) 特開 昭60−224229（ＪＰ，Ａ) 特公 昭60−51262（ＪＰ，Ｂ１)
Claims (1)
- 【請求項１】半導体集積回路を形成する半導体基板上に
配置させた複数の配線を含む配線構造において、 前記半導体基板上に形成した第１の絶縁層からなる凸部
と、 前記凸部上に、凸部毎に形成した配線と、 前記配線間に、少なくとも前記配線の側面及び前記凸部
の側面の一部を覆う形状で、前記第１の絶縁層の比誘電
率より小さい比誘電率を有する第２の絶縁層とを備えて
なることを特徴とする半導体集積回路の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151007A JPH07120706B2 (ja) | 1986-06-27 | 1986-06-27 | 半導体集積回路の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151007A JPH07120706B2 (ja) | 1986-06-27 | 1986-06-27 | 半導体集積回路の配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637650A JPS637650A (ja) | 1988-01-13 |
| JPH07120706B2 true JPH07120706B2 (ja) | 1995-12-20 |
Family
ID=15509250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61151007A Expired - Lifetime JPH07120706B2 (ja) | 1986-06-27 | 1986-06-27 | 半導体集積回路の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120706B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162528A (ja) * | 1994-10-03 | 1996-06-21 | Sony Corp | 半導体装置の層間絶縁膜構造 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123753A (ja) * | 1982-01-20 | 1983-07-23 | Hitachi Ltd | 半導体集積回路 |
| JPS6051262A (ja) * | 1983-08-27 | 1985-03-22 | 株式会社大林組 | 型枠のせり上げ装置 |
| JPS60224229A (ja) * | 1984-04-20 | 1985-11-08 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-06-27 JP JP61151007A patent/JPH07120706B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS637650A (ja) | 1988-01-13 |
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Legal Events
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| EXPY | Cancellation because of completion of term |