JPH07120748B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07120748B2 JPH07120748B2 JP61036285A JP3628586A JPH07120748B2 JP H07120748 B2 JPH07120748 B2 JP H07120748B2 JP 61036285 A JP61036285 A JP 61036285A JP 3628586 A JP3628586 A JP 3628586A JP H07120748 B2 JPH07120748 B2 JP H07120748B2
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- JP
- Japan
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- insulating film
- semiconductor substrate
- gate
- opening
- layer
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Description
【発明の詳細な説明】 〔概要〕 この発明は、電界効果トランジスタのリセス構造ショッ
トキ接合ゲート電極の製造方法にかかり、 半導体基体上の第１の絶縁膜にゲートパターンの開口を
形成し、一部の開口下の半導体基体を選択的にエッチン
グして第２の絶縁膜を被着し、該開口近傍の第２の絶縁
膜を第１の絶縁膜に対して選択的に除去してリセスエッ
チングを行い、ゲート電極を形成することにより、 特性のばらつきの改善、ソース抵抗の低減を達成するも
のである。
トキ接合ゲート電極の製造方法にかかり、 半導体基体上の第１の絶縁膜にゲートパターンの開口を
形成し、一部の開口下の半導体基体を選択的にエッチン
グして第２の絶縁膜を被着し、該開口近傍の第２の絶縁
膜を第１の絶縁膜に対して選択的に除去してリセスエッ
チングを行い、ゲート電極を形成することにより、 特性のばらつきの改善、ソース抵抗の低減を達成するも
のである。
本発明は半導体装置の製造方法、特に電界効果トランジ
スタのリセス構造のゲート形成方法の改善に関する。
スタのリセス構造のゲート形成方法の改善に関する。
砒化ガリウム（GaAs）系等の化合物半導体電界効果トラ
ンジスタは通常そのゲートがショットキバリア形で、エ
ンハンスメントモード（Ｅモード）とディプリーション
モード（Ｄモード）の素子を集積する場合には、深さが
異なるリセス構造とすることが多い。
ンジスタは通常そのゲートがショットキバリア形で、エ
ンハンスメントモード（Ｅモード）とディプリーション
モード（Ｄモード）の素子を集積する場合には、深さが
異なるリセス構造とすることが多い。
化合物半導体装置の動作速度の向上、集積規模の増大を
推進するに当たって、このリセス構造の製造方法の改善
が強く要望されている。
推進するに当たって、このリセス構造の製造方法の改善
が強く要望されている。
化合物半導体電界効果トランジスタの１例として、例え
ばヘテロ接合電界効果トランジスタは電子の２次元状態
化と空間分離ドーピングとにより更に高い電子移動度を
実現している。このヘテロ接合電界効果トランジスタの
製造方法の従来例の模式側断面図を第２図（ａ）乃至
（ｄ）に示す。
ばヘテロ接合電界効果トランジスタは電子の２次元状態
化と空間分離ドーピングとにより更に高い電子移動度を
実現している。このヘテロ接合電界効果トランジスタの
製造方法の従来例の模式側断面図を第２図（ａ）乃至
（ｄ）に示す。
第２図（ａ）参照：半絶縁性GaAs基板21の（100）面上
に、分子線エピタキシャル成長法（MBE法）等により、
例えばノンドープのｉ型GaAs層22、ｎ型AlGaAs層23、ｎ
型GaAs層24、ｎ型AlGaAs層25、ｎ型GaAs層26を順次エピ
タキシャル成長する。ｎ型AlGaAs層23は例えば濃度１〜
２×1018cm-3程度にドナー不純物がドープされ、この層
からｉ型GaAs層22へ遷移した電子によってヘテロ接合界
面近傍に２次元電子ガス22eが形成される。
に、分子線エピタキシャル成長法（MBE法）等により、
例えばノンドープのｉ型GaAs層22、ｎ型AlGaAs層23、ｎ
型GaAs層24、ｎ型AlGaAs層25、ｎ型GaAs層26を順次エピ
タキシャル成長する。ｎ型AlGaAs層23は例えば濃度１〜
２×1018cm-3程度にドナー不純物がドープされ、この層
からｉ型GaAs層22へ遷移した電子によってヘテロ接合界
面近傍に２次元電子ガス22eが形成される。
この半導体基体上にマスク31を設けて、例えば弗酸（H
F）、過酸化水素（H2O2）系ウエットエッチング等によ
り、Ｅモード素子のゲート領域近傍をｎ型GaAs層24に達
する深さまでエッチングする。
F）、過酸化水素（H2O2）系ウエットエッチング等によ
り、Ｅモード素子のゲート領域近傍をｎ型GaAs層24に達
する深さまでエッチングする。
第２図（ｂ）参照：マスク31を除去した半導体基体上
に、例えば二酸化シリコン（SiO2）からなり厚さ300〜5
00nm程度のスペーサ絶縁膜28を設け、半導体基体にオー
ミックコンタクトするソース、ドレイン電極29をリフト
オフ法等によって配設する。
に、例えば二酸化シリコン（SiO2）からなり厚さ300〜5
00nm程度のスペーサ絶縁膜28を設け、半導体基体にオー
ミックコンタクトするソース、ドレイン電極29をリフト
オフ法等によって配設する。
第２図（ｃ）参照：スペーサ絶縁膜28及びソース、ドレ
イン電極29等上に例えば厚さ１μｍ程度にレジスト32を
塗布し、これにＥモード、Ｄモード双方のゲート電極パ
ターンの開口を形成する。
イン電極29等上に例えば厚さ１μｍ程度にレジスト32を
塗布し、これにＥモード、Ｄモード双方のゲート電極パ
ターンの開口を形成する。
レジスト32をマスクとして例えばHFとNH4Fとの混合液に
よりスペーサ絶縁膜28をエッチングし、次いで例えばCC
l2F2とHeとによる選択性リアクティブイオンエッチング
法（RIE法）によって半導体基体をエッチングし、Ｅモ
ード素子はｎ型AlGaAs層23、Ｄモード素子はｎ型AlGaAs
層25で停止して、リセス構造を形成する。
よりスペーサ絶縁膜28をエッチングし、次いで例えばCC
l2F2とHeとによる選択性リアクティブイオンエッチング
法（RIE法）によって半導体基体をエッチングし、Ｅモ
ード素子はｎ型AlGaAs層23、Ｄモード素子はｎ型AlGaAs
層25で停止して、リセス構造を形成する。
第２図（ｄ）参照：ゲート電極30E、30Dをリフトオフ法
により形成する。
により形成する。
このゲート電極30E、30Dで２次元電子ガス22eを制御す
ることによりトランジスタ動作が得られるが、例えば遮
断周波数が２次元電子ガス22eの移動度に比例するとと
もにゲート長の２乗に反比例するなど、トランジスタ特
性はゲート長に大きく支配される。
ることによりトランジスタ動作が得られるが、例えば遮
断周波数が２次元電子ガス22eの移動度に比例するとと
もにゲート長の２乗に反比例するなど、トランジスタ特
性はゲート長に大きく支配される。
上述の如き従来の製造方法では、Ｅモード素子のゲート
近傍を予め広くエッチングしているために、リセスエッ
チングのマスクとするレジスト32を例えば１μｍ程度と
厚くし、両素子間で膜厚に例えば100nm程度の差を生じ
ている。
近傍を予め広くエッチングしているために、リセスエッ
チングのマスクとするレジスト32を例えば１μｍ程度と
厚くし、両素子間で膜厚に例えば100nm程度の差を生じ
ている。
この結果リソグラフィ工程の露光、現像等におけるにじ
み、ぼけ等によるマスクパターン幅のばらつきが抑制し
難く、またプロセスシフトにも差を生じてゲート長の制
御が困難で、特性のばらつきを招いている。この問題は
動作速度、集積度等の向上のためのゲート長短縮に伴っ
てますます重要となっている。
み、ぼけ等によるマスクパターン幅のばらつきが抑制し
難く、またプロセスシフトにも差を生じてゲート長の制
御が困難で、特性のばらつきを招いている。この問題は
動作速度、集積度等の向上のためのゲート長短縮に伴っ
てますます重要となっている。
またＥモード素子のゲート近傍を広くエッチングしてい
るために、ソース−ゲート間の表面空乏層によるソース
抵抗の増大も問題である。
るために、ソース−ゲート間の表面空乏層によるソース
抵抗の増大も問題である。
前記問題点は、半導体基体上に第１の絶縁膜を被着し、
電界効果トランジスタ素子のゲートパターンの開口を該
第１の絶縁膜に形成して、一部の該開口下の半導体基体
を選択的にエッチングし、 次いで第２の絶縁膜を被着し、該開口近傍の該第２の絶
縁膜を該第１の絶縁膜に対して選択的に除去して、 該開口下の半導体基体にリセスエッチングを行い、ゲー
ト電極を形成する本発明による半導体装置の製造方法に
より解決される。
電界効果トランジスタ素子のゲートパターンの開口を該
第１の絶縁膜に形成して、一部の該開口下の半導体基体
を選択的にエッチングし、 次いで第２の絶縁膜を被着し、該開口近傍の該第２の絶
縁膜を該第１の絶縁膜に対して選択的に除去して、 該開口下の半導体基体にリセスエッチングを行い、ゲー
ト電極を形成する本発明による半導体装置の製造方法に
より解決される。
本発明によれば、半導体基体上に設けた例えば窒化シリ
コン（SiN）等の第１の絶縁膜にゲートパターンの開口
を形成し、Ｅモード等のリセスを深くする素子のみにつ
いて、この開口下の半導体基体に例えば浅いエッチング
停止層を貫通する等の所要のエッチングを行う。
コン（SiN）等の第１の絶縁膜にゲートパターンの開口
を形成し、Ｅモード等のリセスを深くする素子のみにつ
いて、この開口下の半導体基体に例えば浅いエッチング
停止層を貫通する等の所要のエッチングを行う。
次いで例えばSiO2等の第２の絶縁膜を設け、通常はソー
ス、ドレイン電極を形成した後に、前記開口近傍の第２
の絶縁膜を第１の絶縁膜に対して選択的に除去して開口
下の半導体基体を表出し、所要のリセスエッチングを行
って、ゲート電極材料を堆積する。従ってゲート接合は
このリセスエッチングしたパターンで定まる。
ス、ドレイン電極を形成した後に、前記開口近傍の第２
の絶縁膜を第１の絶縁膜に対して選択的に除去して開口
下の半導体基体を表出し、所要のリセスエッチングを行
って、ゲート電極材料を堆積する。従ってゲート接合は
このリセスエッチングしたパターンで定まる。
本発明のリセスエッチングでは第１の絶縁膜に形成した
ゲートパターンがマスクとなるが、この第１の絶縁膜は
平坦な半導体基体上に厚さ等を最適値として被着し、か
つゲートパターンを形成するリソグラフィ法のレジスト
厚さ、露光、現像等も最適条件に制御することが容易
で、ばらつきが少なく良い再現性でパターンが形成され
る。
ゲートパターンがマスクとなるが、この第１の絶縁膜は
平坦な半導体基体上に厚さ等を最適値として被着し、か
つゲートパターンを形成するリソグラフィ法のレジスト
厚さ、露光、現像等も最適条件に制御することが容易
で、ばらつきが少なく良い再現性でパターンが形成され
る。
更にエッチングはこのマスクが半導体基体に密着してい
るためにプロセスシフトが少なく、高精度のリセス形成
が実現される。なおリセスを浅くする素子は浅い停止層
で、予めエッチングを施したリセスを深くする素子は深
い停止層でエッチングを停止するなどの確実な制御が可
能である。
るためにプロセスシフトが少なく、高精度のリセス形成
が実現される。なおリセスを浅くする素子は浅い停止層
で、予めエッチングを施したリセスを深くする素子は深
い停止層でエッチングを停止するなどの確実な制御が可
能である。
従って電界効果トランジスタ素子の特性のばらつきが少
なく再現性が良好で、集積回路装置の形成に大きい効果
が得られる。加えてリセス面積がゲート接合面積に一致
しているために、従来例の如きソース−ゲート間の表面
空乏層によるソース抵抗の増大が解決されている。
なく再現性が良好で、集積回路装置の形成に大きい効果
が得られる。加えてリセス面積がゲート接合面積に一致
しているために、従来例の如きソース−ゲート間の表面
空乏層によるソース抵抗の増大が解決されている。
〔実施例〕 以下本発明を実施例により具体的に説明する。
第１図（ａ）乃至（ｆ）はＥモード素子をドライバ、Ｄ
モード素子を負荷とするインバータに用いるヘテロ接合
電界効果トランジスタにかかる本発明の実施例を示す工
程順模式側断面図である。
モード素子を負荷とするインバータに用いるヘテロ接合
電界効果トランジスタにかかる本発明の実施例を示す工
程順模式側断面図である。
第１図（ａ）参照：半絶縁性GaAs基板１上にMBE法等に
より例えば下記の如く各半導体層をエピタキシャル成長
する。この半導体基体には２次元電子ガス2eが、ノンド
ープのGaAs層２のｎ型AlGaAs電子供給層３とのヘテロ接
合界面近傍に形成される。
より例えば下記の如く各半導体層をエピタキシャル成長
する。この半導体基体には２次元電子ガス2eが、ノンド
ープのGaAs層２のｎ型AlGaAs電子供給層３とのヘテロ接
合界面近傍に形成される。
この半導体基体上に、SiN層７を例えば厚さ50〜200nm程
度にプラズマCVD法等により堆積する。
度にプラズマCVD法等により堆積する。
第１図（ｂ）参照：このSiN層７上にレジスト11を例え
ば厚さ500nm程度に塗布してゲートパターンを形成し、
これをマスクとしてRIE法等によりSiN層７をエッチング
し、ゲートパターンの開口を設ける。
ば厚さ500nm程度に塗布してゲートパターンを形成し、
これをマスクとしてRIE法等によりSiN層７をエッチング
し、ゲートパターンの開口を設ける。
第１図（ｃ）参照：レジスト12を塗布し、Ｅモード素子
のみについてSiN層７の開口近傍を窓開けして、例えば
弗酸（HF）、過酸化水素（H2O2）系ウエットエッチング
等により半導体基体をｎ型GaAs層４に達する深さまでエ
ッチングする。
のみについてSiN層７の開口近傍を窓開けして、例えば
弗酸（HF）、過酸化水素（H2O2）系ウエットエッチング
等により半導体基体をｎ型GaAs層４に達する深さまでエ
ッチングする。
第１図（ｄ）参照：レジスト12を除去した半導体基体上
に、例えばSiO2からなる厚さ300〜500nm程度の絶縁膜８
を設け、更にソース、ドレイン電極９をリフトオフ法等
によって配設する。
に、例えばSiO2からなる厚さ300〜500nm程度の絶縁膜８
を設け、更にソース、ドレイン電極９をリフトオフ法等
によって配設する。
第１図（ｅ）参照：例えば厚さ１μｍ程度にレジスト13
を塗布し、Ｅモード、Ｄモード双方のSiN層７の開口近
傍を窓開けして、SiO2絶縁膜８を選択的に除去する。本
実施例ではこのSiO2絶縁膜８のエッチングに例えばHFと
NH4Fとの混合液によるウエットエッチング法を適用して
いる。
を塗布し、Ｅモード、Ｄモード双方のSiN層７の開口近
傍を窓開けして、SiO2絶縁膜８を選択的に除去する。本
実施例ではこのSiO2絶縁膜８のエッチングに例えばHFと
NH4Fとの混合液によるウエットエッチング法を適用して
いる。
次いで例えばCCl2F2とHeとによる選択性RIE法によって
半導体基体をエッチングし、Ｅモード素子はｎ型AlGaAs
層３、Ｄモード素子はｎ型AlGaAs層５で停止して、リセ
ス構造を形成する。
半導体基体をエッチングし、Ｅモード素子はｎ型AlGaAs
層３、Ｄモード素子はｎ型AlGaAs層５で停止して、リセ
ス構造を形成する。
第１図（ｆ）参照：ゲート電極10E、10Dをリフトオフ法
により形成する。なお本実施例ではゲート電極材料とし
てアルミニウム（Al）を用いている。
により形成する。なお本実施例ではゲート電極材料とし
てアルミニウム（Al）を用いている。
以上説明した如く本発明によれば、電界効果トランジス
タのリセス構造ゲートを良好な均一性と再現性で製造す
ることが可能で、遮断周波数等の特性のばらつきが改善
され、更にソース抵抗も低減して、集積回路装置の進歩
に大きい効果が得られる。
タのリセス構造ゲートを良好な均一性と再現性で製造す
ることが可能で、遮断周波数等の特性のばらつきが改善
され、更にソース抵抗も低減して、集積回路装置の進歩
に大きい効果が得られる。
第１図は本発明の実施例の工程順模式側断面図、 第２図は従来例の工程順模式側断面図である。 図において、 １は半絶縁性GaAs基板、２はノンドープのGaAs層、2eは
２次元電子ガス、３及び５はｎ型AlGaAs層、４及び６は
ｎ型GaAs層、７はSiN層、８はSiO2絶縁膜、９はソー
ス、ドレイン電極、10E及び10Dはゲート電極、11、12及
び13はレジストを示す。
２次元電子ガス、３及び５はｎ型AlGaAs層、４及び６は
ｎ型GaAs層、７はSiN層、８はSiO2絶縁膜、９はソー
ス、ドレイン電極、10E及び10Dはゲート電極、11、12及
び13はレジストを示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (1)
- 【請求項１】半導体基体上に第１の絶縁膜を被着し、電
界効果トランジスタ素子のゲートパターンの開口を該第
１の絶縁膜に形成して、複数の該開口のうちの一部の開
口をマスクとして該一部の開口下の半導体基体を選択的
にエッチングし、 次いで第２の絶縁膜を被着し、該第２の絶縁膜のうち少
なくとも前記開口下にある部分を選択的に除去して、前
記開口をマスクとして半導体基体にリセスエッチングを
行い、ゲート電極を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036285A JPH07120748B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61036285A JPH07120748B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62194678A JPS62194678A (ja) | 1987-08-27 |
| JPH07120748B2 true JPH07120748B2 (ja) | 1995-12-20 |
Family
ID=12465515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61036285A Expired - Lifetime JPH07120748B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120748B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116178A (ja) * | 1983-11-29 | 1985-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-02-20 JP JP61036285A patent/JPH07120748B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62194678A (ja) | 1987-08-27 |
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