JPH07120817B2 - ソリッドステートリレー - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ソリッドステートリレーに関する。

〔従来の技術〕

従来、ソリッドステートリレーに、それぞれ独立した素
子をプリント配線板上に装着した、いわゆるハイブリッ
ドICと類似の構成のものがあるが、部品点数が多く、小
型化し難い上、実装の工程も煩雑であって製造が容易で
ない。

小型化は、全ての素子を同一のチップ上に形成すれば実
現できるはずであるが、チップ自体の製造が難しい上に
素子同士の干渉が起こり易くて性能が悪く、実用的な意
味での実現ということにはならない。

また、近年、リレーにおいては、多様な利用形態に的確
に対応することが出来るようにいわゆる機種揃えが十分
でないと実用性が高いとは言いがたいという状況があ
る。

〔発明が解決しようとする課題〕

この発明は、上記事情に鑑み、小型化適性があって、し
かも、製造し易く、さらに、素子同士の干渉が起こり難
くて高性能である上、十分な機種揃えが容易に図れるソ
リッドステートリレーを提供することを課題とする。

〔課題を解決するための手段〕

前記課題を解決するため、この発明にかかるソリッドス
テートリレーは、発光素子用チップと、スイッチング素
子用チップと、電圧発生用チップとを備えている。発光
素子用チップは、発光素子として発光ダイオードが設け
られている。スイッチング素子用チップは、スイッチン
グ用のMOSトランジスタが設けられている。電圧発生用
チップは、第１のフォトダイオードアレイと、制御用FE
T素子と、第２のフォトダイオードアレイと、放電用抵
抗とが同一DI基板上に設けられている。

第１のフォトダイオードアレイは、発光ダイオードから
の受光時に、スイッチング用のMOSトランジスタを駆動
するためのフォトダイオード素子が12個以上直列接続さ
れている。制御用FET素子は、スイッチング用のMOSトラ
ンジスタのゲート・ソース間を制御する。第２のフォト
ダイオードアレイは、発光ダイオードからの受光時に制
御用FET素子をゲート遮断バイアスする。放電用抵抗
は、発光ダイオードの消灯時にスイッチング用のMOSト
ランジスタのゲート電荷を放電する。ここで、発光素子
用チップと電圧発生用チップとは光結合されており、電
圧発生用チップの発生電圧で駆動されるスイッチング用
のMOSトランジスタが設けられるスイッチング素子用チ
ップがリードフレーム上に配置されている。

以下、この発明にかかるソリッドステートリレーを、図
面を参照しながら詳しく説明する。

第３図は、この発明にかかるソリッドステートリレーの
全体回路例をあらわす。この回路では、勿論、スイッチ
ング用の素子はMOSトランジスタ20であり、このMOSトラ
ンジスタ20のゲート・ソース間にはフォトダイオード素
子12個以上が直列接続されたフォトダイオードアレイ
（以下、「第１のフォトダイオードアレイ」と言う）14
が接続され、さらに、この第１のフォトダイオードアレ
イ14には、スイッチング用のMOSトランジスタのゲート
・ソース間の制御用素子（以下、「制御用素子」と略記
する）としての能動素子であるノーマリイ・オンのFET1
2が並列に接続されている。

そして、FET12のゲート・ソース間にも、第３図にみる
ように、第２のフォトダイオードアレイ15が並列に接続
されているとともに、この第２のフォトダイオードアレ
イ15に制御用素子としての受動素子である放電用の抵抗
13が並列に接続されている。前記の第1,2のフォトダイ
オードアレイ14,15には光素子用チップの発光素子であ
る発光ダイオード18の光が入るように、両アレイ14,15
と発光ダイオード18とが光結合されている。

第1,2フォトダイオードアレイ14,15は、いずれも、フォ
トダイオード素子が複数直列に接続されてなる構成であ
るが、特に第１のフォトダイオードアレイ14は、前記の
如く直列に接続された素子の合計数が12個以上であり、
MOSトランジスタ20の確実な駆動を可能とするのに必要
な6V以上の電圧を出せるようになっている。ちなみに、
シリコンフォトダイオードの場合で１素子当たり起電力
が0.7V程度である。

なお、MOSトランジスタ20はスイッチング素子用チップ
に、第1,2のフォトダイオードアレイ14,15、FET12およ
び抵抗13は電圧発生用チップに、発光ダイオード18は光
素子用チップにそれぞれ別れて設けられているものであ
ることは言うまでもない。

続いて、第３図の回路の動作を説明する。

発光ダイオード18の両端に電圧が印加されていない場合
は、以下の状態になっている。

発光ダイオード18は、電圧未印加の場合は電流が流れず
発光していない。したがって、第1,2の両フォトダイオ
ードアレイ14,15は未受光状態にあり、電圧が発生して
いない。一方、FET12は、ノーマリイ・オンであるため
第２のフォトダイオードアレイ15に電圧が発生していな
い時はオン状態にあり、その結果、MOSトランジスタ20
のゲート・ソース間は短絡状態にある。

発光ダイオード18の両端に電圧が印加されると、以下の
状態になる。

発光ダイオード18は、電圧印加の場合は電流が流れ発光
する。したがって、第1,2の両フォトダイオードアレイ1
4,15は受光状態となり、電圧が発生し電流が流れる。一
方、FET12は、ノーマリイ・オンであるため第２のフォ
トダイオードアレイ15に電圧が発生している時はオフ状
態にあり、その結果、MOSトランジスタ20のゲート・ソ
ース間の短絡状態が解消され開放状態になり、第１のフ
ォトダイオードアレイ14の電圧印加が開始するに伴いMO
Sトランジスタ20の蓄電が始まり、その結果、MOSトラン
ジスタ20は駆動される。すなわち、第１のフォトダイオ
ードアレイ14の両端に発生した電圧がMOSトランジスタ2
0のゲート・ソース間に印加されるため、MOSトランジス
タ20のドレイン・ソース間の導通形態が反転する（スイ
ッチング動作が起こる）のである。

そして、発光ダイオード18の両端が再び電圧未印加とな
ると、以下の状態となる。

発光ダイオード18は、電流が流れなくなり、発光停止と
なる。発光停止に伴って、第1,2の両フォトダイオード
アレイ14,15は未受光状態となり、電圧が発生しなくな
る。その結果、FET12はノーマリイ・オンであるため第
２のフォトダイオードアレイ15の電圧発生停止に伴いオ
ン状態に戻り、MOSトランジスタ20のゲート・ソース間
に蓄積された電荷が放電され、MOSトランジスタ20のド
レイン・ソース間の状態は元に戻る。FET12のゲート・
ソース間に蓄積された電荷は放電用の抵抗13を介して速
やかに放電されてFET12がオン状態となり、これに伴っ
て、MOSトランジスタ20のゲート・ソース間が速やかに
短絡されてドレイン・ソース間の導通形態が元に戻るの
である。

このように、MOSトランジスタ20のゲート・ソース間の
制御がなされるのである。

したがって、制御用素子としての能動素子であるFET12
の働きにより、フォトダイオードアレイ14が未受光中は
MOSトランジスタ20のゲート・ソース間が短絡状態にあ
り、フォトダイオードアレイ14の受光に伴い前記MOSト
ランジスタ20のゲート・ソース間の短絡状態が解消され
ることになる。

すなわち、スイッチング用のMOSトランジスタ20の放電
用回路としてフォトダイオードアレイ14,15,抵抗13,ノ
ーマリイオンのFET12を使ったのである。この回路で
は、発光ダイオード18に電流を流して発光させ、その光
をフォトダイオードアレイ14,15は受光して電流に変え
る。FET12は、常にオン状態になっているが、光がフォ
トダイオードアレイ14,15に照射されたときには、その
ゲート・ソース間に電位差が生じるため、オフ状態にな
り、その状態でスイッチング用のMOSトランジスタ20の
蓄電が始まる。つまり、このような回路を放電用に用い
れば、光照射時には、この回路は開放状態、光遮断時に
は短絡状態となるので、スイッチング速度を早めること
（ターン時間を短くすること）ができる。また、光照射
が十分でない場合に、MOSトランジスタ20がオンでもオ
フでもない状態になるのを防ぐこともできる。

〔作 用〕

この発明のソリッドステートリレーは、フォトダイオー
ド素子12個以上が直列接続されてなるフォトダイオード
アレイ、制御用素子（能動素子や受動素子）が１チップ
化されているため、個別の素子を組み合わせる場合に比
べて小型化が図り易い。

この発明のソリッドステートリレーは、電圧発生用チッ
プとスイッチング素子用チップおよび光素子用チップの
３つという無理のない範囲での纏め方であり、個々のチ
ップの製造は容易であり、全素子を一つのチップに無理
に入れ込む場合のように製造が困難となるようなことは
ない。

この発明のソリッドステートリレーは、電圧発生用チッ
プのフォトダイオードアレイ、および、制御用素子（能
動素子や受動素子）はDI（Dielectric Isolation）基板
に設けられていて、素子間の絶縁は十分である。フォト
ダイオードアレイでMOSトランジスタを確実に駆動させ
ることが出来だけの高い電圧を支障なく発生させられ
る。また、他に比べ大型の素子であるMOSトランジスタ
が別のチップにあって、他の素子と十分に絶縁されてい
る。勿論、発光素子は電気的に完全に分離されているか
ら、この発明のソリッドステートリレーでは、実質的に
全素子間で十分に電気的に分離されていて、相互干渉の
ない性能の良いものとなっている。それに、フォトダイ
オード素子12個以上を直列に接続してなる第１のフォト
ダイオードアレイが、MOSトランジスタを確実に動作さ
せるだけの高い電圧を発生するから、この点でも性能は
良いという得る。

この発明のソリッドステートリレーは、スイッチング用
のMOSトランジスタのあるスイッチング素子用チップが
他のチップと別にあるため、十分な機種揃えが容易に図
れる。スイッチング素子用チップの変更だけで容易に出
力特性の違うものが製造できるからである。特性の違う
スイッチング素子用チップの作成は、通常のMOSトラン
ジスタの製造と同じであるから何ら困難はない。しか
し、もし、MOSトランジスタが別チップでなく電圧発生
用チップに併設されていたとすると、MOSトランジスタ
が他と比べて大型素子であるなど異質な要素をもつた
め、MOSトランジスタの変更は他の素子の変更をも誘発
し設計を始めからし直す必要がある上、チップ自体の製
造も容易でなく、出力特性の違うソリッドステートリレ
ーを揃えることは容易ではない。

〔実施例〕

以下、実施例にかかるソリッドステートリレーを製造の
段階から説明する。

ソリッドステートリレー用部品の一つである電圧発生用
チップは、以下のようにして作製することが出来る。

最初、チップに必要なDI基板表面の所定の分離島上に単
結晶シリコン層を以下のようにして形成する（ソリッド
ステートリレー用材料を得る）。

まず、単結晶のシリコンウェハ１表面にエッチング等に
より溝２を形成する。このとき、溝２の形状は図の実施
例のようにＵ型には限らず、Ｖ型やその他の形状であっ
てもよい〔第１図（ａ）〕。

溝２が形成された側のシリコンウェハ１表面上に絶縁層
３を堆積あるいは成長等の方法で形成する〔第１図
（ｂ）〕。

絶縁層３上にポリシリコン層４を形成して溝２を埋める
〔第１図（ｃ）〕。

シリコンウェハ１を反対側から研磨していき、溝２によ
ってシリコンウェハ１が複数の分離島1a・・・に分離さ
れるまで研磨をつづけ、DI基板５を得る〔第１図
（ｄ）〕。

DI基板５の分離島1a・・・側表面全体に、この分離島1a
・・・表面とは異なった結晶面を有するマスキング６を
形成する。マスキング６の材質は、分離島1a・・・表面
と異なった結晶面を有するものであれば特に限定はしな
いが、例えば、分離島1a・・・が単結晶のシリコンであ
る場合には、作りやすさや主成分が分離島1a・・・と同
じであるという点等から、酸化ケイ素（SiO₂）をマスキ
ング６の材質として利用するのが好ましい〔第１図
（ｅ）〕。

DI基板５の所定の場所（図では中央の分離島1a表面）の
マスキング６を所定の形状となるように除去する〔第１
図（ｆ）〕。

DI基板５表面全体にシリコンを結晶成長させる。このと
は、マスキング６を除去した部分、すなわち、分離島1a
が露出している部分には、この分離島1a表面の単結晶面
上に単結晶シリコン層７がエピタキシャル成長し、それ
以外の部分、すなわち、分離島1aとは異なった結晶面を
有するマスキング６上には、ポリシリコン層８が成長す
る〔第１図（ｇ）〕。

選択エッチング液を用いてエッチングを行い、DI基板５
表面に形成されたポリシリコン層８を除去し、単結晶シ
リコン層７のみをDI基板５上に残す。このような選択エ
ッチング液としてはKOHあるいはNaOHを主成分とするAPW
エッチング液等があげられる。アルカリエッチング液の
配合例としては、KOH（20％溶液）：イソプロピルアル
コール：エタノール＝24:2:1等があげられるが、この他
の配合であってもよい。選択エッチング液でポリシリコ
ン層８が完全にエッチングされ、単結晶シリコン層７が
ほとんどエッチングされないのは、この選択エッチング
液のシリコン各結晶面方向へのエッチング速度が著しく
異なっているのが原因である。すなわち、ポリシリコン
は種々の結晶面を有した多くの結晶粒からなっており、
選択エッチング液は、まず、このポリシリコン表面に露
出したエッチングしやすい結晶面からエッチングを開始
して次々に内部へ浸透していき、内部にある結晶粒をも
急速にエッチングしてしまうことができる。これに対
し、この選択エッチング液は、単結晶表面を一定の速度
でしかエッチングすることができないため、結果として
ポリシリコン層８が完全にエッチングされた後も単結晶
シリコン層７はほとんどエッチングされずに残るのであ
る。したがって、単結晶層７は、特に限定されないが、
選択エッチング液でエッチングされにくい結晶面を有し
ていることが好ましい。シリコン単結晶の場合、一般
に、＜111＞面が最もエッチングされにくく、次に＜100
＞面，＜110＞面の順で選択エッチング液によるエッチ
ング速度は早くなる傾向があり、このことから、＜111
＞面が単結晶層７に最も好ましい表面であることがわか
る。単結晶シリコン層７として＜111＞面を表面とする
単結晶を成長させるためには、例えば、この実施例のよ
うに基板が同じシリコン単結晶であった場合には、その
表面（この実施例では分離島1a表面）をも＜111＞面と
してやればよい。このようにして、DI基板５の所定の分
離島1a上に単結晶シリコン層７を形成し、必要に応じて
マスキング６を除去する（これでソリッドステートリレ
ー用材料が得られる）〔第１図（ｈ）〕。

なお、チップに必要なDI基板表面の所定の分離島上に単
結晶シリコン層を形成するのに、以下のようにする方法
もある。

すなわち、単結晶シリコンの分離島表面にSiO₂でマスキ
ングを行い、単結晶シリコン層を必要とする分離島上の
SiO₂のみをとりのぞき、減圧下でSiH₂Cl₂およびHClの混
合ガスで選択的にエピタキシャル結晶成長を行うという
方法である。この方法は、SiO₂のマスキングが形成され
ていない部分には単結晶シリコン層が成長するが、SiO₂
が形成された部分にはポリシリコンが発生し、このポリ
シリコンが、前記混合ガス中のHCl成分によってエッチ
ング除去されることで単結晶シリコン層のみを基板上に
成長させようとするものである。ただ、この方法では、
HClが単結晶シリコン層をもわずかながらエッチングし
てしまうため、この単結晶シリコン層の成長速度が遅く
なり、また、この結晶成長は減圧下で行わなければなら
ないため、装置も高価なものとなる。

これに対し、前記第１図（ａ）〜（ｈ）の方法の場合、
選択比を考慮しないエピタキシャル結晶成長によって簡
単に同一基板上の所定の部分のみに単結晶シリコン層を
少ない工程で形成することができるため、この単結晶シ
リコン層を必要とする素子と、必要としない素子とが混
在しているソリッドステートリレーの電圧発生用チップ
の製造過程において、DI基板表面の所定の分離島上に単
結晶シリコン層を形成するのに適した方法であると言え
る。

このあと、各分離島表面に拡散，電極形成，配線等の処
理を行い、例えば、第２図に示したような素子を作成す
る。第２図は、第３図に示したソリッドステートリレー
の回路のうちの二点鎖線で囲んだ部分の素子およびその
配線をあらわしている。

まず、ｐ型の分離島1a,1a′・・・が形成された基板５
上に、以上で説明した方法によりｎ型の単結晶シリコン
層7,7′・・・を形成する。

分離島1a上の単結晶シリコン層７にはｐ型不純物を拡散
してゲートおよびバックゲートV_Gとなるｐ型層９を形成
するとともに、このｐ型層と接触しないようにｎ型不純
物を拡散してドレインV_DおよびソースV_Sとなるｎ型層1
0,11を形成し、接合型FET12を作成する。

分離島1a′上の単結晶シリコン層７′の両端部7a′,7
a′にはｎ型不純物を拡散して端子部とし、抵抗13を作
成する。この抵抗13の抵抗値を調整するためには、種々
の方法が考えられるが、例えば、分離島1a′上に形成さ
れる単結晶シリコン層７′の形状を、その形成時に調整
することでも抵抗値の調整ができる。例えば、単結晶シ
リコン層７′の形状を、その中央部7b′の幅が両端部7
a′の幅よりも狭くなるようにしてやれば、7b′と7a′
の幅が同じであるときよりも、両端部7a′,7a′間の抵
抗値を上昇させることができるのである。

このようにして作成した接合型FET12と抵抗13を第２図
に示したように配線すると、第３図に二点鎖線で囲んだ
部分が完成する。

さらに、図示していないが、同じDI基板上の、単結晶シ
リコン層が形成されていない複数の分離島上に受光素子
（フォトダイオード）を作成しそれを接続して第１のフ
ォトダイオードアレイ14および第２のフォトダイオード
アレイ15を形成する。

これを、第３図に示すように配線し、さらに、パッシベ
ーションを行ったのち、接合型FET12および抵抗13をA1
薄膜などを用いて遮光すれば、接合型FET12,抵抗13,第
１のフォトダイオードアレイ14および第２のフォトダイ
オードアレイ15がDI基板に１チップ形態で設けられてな
る放電用回路部分をもつ電圧発生用チップが完成したこ
とになる。

なお、発光ダイオード18が設けられている光素子用チッ
プやMOSトランジスタ20が設けられているスイッチング
素子用チップは通常の公知の方法に従って作成されたも
ので十分である。

第４図は、実施例のソリッドステートリレーの実装形態
をあらわしている。

出力側のリードフレーム16上に配置された基板（電圧発
生用チップ）17には、前述した方法を利用して接合型FE
T12,抵抗13,第１および第２のフォトダイオードアレイ1
4,15がワンチップ化の形態で形成されている。この基板
17と向かい合うように、ソリッドステートリレーの入力
素子である（光素子用チップの）発光ダイオード18が入
力側のリードフレーム19に支えられて配置されている。
出力側のリードフレーム16上には、別の基板（チップ）
上にMOSトランジスタ20が形成されており、そのゲートV
_GおよびソースV_Sが先の基板17および出力側のリードフ
レーム16とワイヤボンディングで接続されている。この
あと、図中一点鎖線で示したように、基板17,MOSトラン
ジスタ20および発光ダイオード18からなる回路部分（第
３図に示した回路）を樹脂で封止し、出力側および入力
側のリードフレーム16,19のそれぞれの接続部16a・・
・,19a・・・を切断すれば、モノリシックIC化したソリ
ッドステートリレーが完成することになる。

〔発明の効果〕

以上に述べたこの発明のソリッドステートリレーは、下
記の効果を奏するため、実用性が顕著である。

効果 この発明のソリッドステートリレーは小型化適
性を有する。

これは、フォトダイオード素子12個以上を直列に接続し
てなるフォトダイオードアレイ、および、制御用素子
（能動素子や受動素子）が１チップ化されているため、
個別の素子を組み合わせる場合に比べて小型化が図り易
いからである。

効果 この発明のソリッドステートリレーは製造が容
易である。

これは、電圧発生用チップとスイッチング素子用チップ
および光素子用チップの３つという無理のない範囲での
纏め方であり、個々のチップの製造は容易であり、全素
子を一つのチップに無理に入れ込む場合のように製造が
困難となるようなことはないからである。

効果 この発明のソリッドステートリレーは、性能の
よいものになっている。

各チップ間、電圧発生用チップの素子間での絶縁が十分
であり、実質的に全素子間で十分に電気的に分離されて
いて、相互干渉が防げるからである。それに、フォトダ
イオード素子12個以上を直列に接続してなるフォトダイ
オードアレイが、MOSトランジスタを確実に動作させる
だけの高い電圧を発生するからでもある。

効果 この発明のソリッドステートリレーは、十分な
機種揃えが容易に図れる。

これは、スイッチング用のMOSトランジスタのあるスイ
ッチング素子用チップが他のチップと別にあるため、ス
イッチング素子用チップの変更だけで容易に出力特性の
違うものが製造できる上、特性の違うスイッチング素子
用チップを作成することも困難ではないからである。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）は、実施例のソリッドステートリ
レーの製造過程で行われるDI基板の作成工程とそれへの
単結晶シリコン層形成の工程をあらわす説明図、第２図
は、実施例のソリッドステートリレーの電圧発生用チッ
プの要部構造説明図、第３図は、実施例のソリッドステ
ートリレーの内部回路図、第４図は、実施例のソリッド
ステートリレーの実装状態をあらわす平面図である。 12……FET（能動素子）、13……放電用の抵抗（受動素
子）、14……第１のフォトダイオードアレイ、15……第
２のフォトダイオードアレイ、18……発光ダイオード
（発光素子）、20……MOSトランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】発光素子として発光ダイオードが設けられ
   る発光素子用チップと、 スイッチング用のMOSトランジスタが設けられたスイッ
   チング素子用チップと、 前記発光ダイオードからの受光時に、前記スイッチング
   用のMOSトランジスタを駆動するためのフォトダイオー
   ド素子が12個以上直列接続されてなる第１のフォトダイ
   オードアレイと、前記スイッチング用のMOSトランジス
   タのゲート・ソース間を制御するための制御用FET素子
   と、前記発光ダイオードからの受光時に前記制御用FET
   素子をゲート遮断バイアスするための第２のフォトダイ
   オードアレイと、前記発光ダイオードの消灯時に前記ス
   イッチング用のMOSトランジスタのゲート電荷を放電す
   るための放電用抵抗とが同一DI基板上に設けられてなる
   電圧発生用チップと、 を備え、前記発光素子用チップと前記電圧発生用チップ
   とが光結合されているとともに、前記電圧発生用チップ
   の発生電圧で駆動される前記スイッチング用のMOSトラ
   ンジスタが設けられるスイッチング素子用チップがリー
   ドフレーム上に配置されているソリッドステートリレ
   ー。