JPS60170322A - 固体素子リレー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は固体素子リレーに係シ、より詳細には新規なＭ
ＯＳＦＥＴ、このＭＯＳＦＥＴを駆動する回路、素子を
動作させるだめのエネルギを形成する光電圧発生器を用
いる固体素子リレーに関する。

（従来技術およびその問題点） リードリレーは汎用されている電気機械的リレーである
。このようなリレーは例えば約１００万回のオーダーの
限られた回数の動作寿命しかなく、しかもかなシ犬型で
高価である。そこでり−ドリレーを固体素子を用いたリ
レーで置き換える努力がなされている。しかし、これら
の努力にも拘らずリードリレーに特性的もしくは経済的
に対抗し得る装置は製作されていない。

そして、市販の固体素子リレーの殆んどは出力素子とし
てサイリスタ（ＳＣＲまたはトライアック）を用いる。

しかし、サイリスクは理想的な電気機械的スイッチの類
似物に過ぎない。例えばサイリスタは最低でも０．６ｖ
のオン状態電圧降下があり、ターンオフするには極性を
反転させなければならず、半サイクルのターンオフ時間
を要し、大保持電流および大きな逆漏洩電流を有する。

したがってサイリスタはリードスイッチによる一般的な
目的の装置スイッチングのような応用面には概ね不満足
である。逆並列接続されたサイリスタの使用が米国特許
第４，２９６，３３１号に開示されている。

サイリスタではな（ＭＯＳＦＥＴを用いる固体素子リレ
ー一対の機械的接点の理想的な導通／阻止特性の優れた
固体素子類似物を形成する。双方向導通ＭＯ８ＦＥＴは
交流および直流回路を制御することができ、真のガ能接
点を形成する。

トランジスタをスイッチングする入力エネルギが適当な
ＬＥＤ−！だは他の放射源によって照射され、素子のス
イッチングを行う出力電流を形成するリレーもまた知ら
れている。このようなリレーは米国特許第４，２２７，
０９８号に示されている。

主たスミカスイツチング素子が電力用ＭＯ８ＦＥＴであ
るとき光電圧源からの入力電流は素子をターンオンする
だめに素子のゲート容量を充分に充電しなければならな
い。光電圧発生器、一般的には太陽電池形素子のスタツ
クを用いるとき、このような発生器はＭＯＳＦＥＴゲー
ト容量からの電池出力電流の放散を防止するため高イン
ピーダンスで動作しなければならない。高インピーダン
スであることによシ光発生器への人力放射信号がオフと
なって光発生器出力電圧が消失したときゲート容量の放
電を遅らせる。そして、米国特許第４，２２７，０９８
の回路では、電力ＭＯ８ＦＥＴのゲート容量を高インピ
ーダンス回路に放電するに要する時間の長さだけ人力信
号が持続した後も主電力ＭＯ８ＦＥＴがオンを保つ。

米国特許第４，２２７，０９８号の回路は、大きなｄＶ
／ｄｔが電力ＭＯ８ＦＩＣＴのドレイン−ゲート容量を
充電し人力信号なしでリレーをターンオンするから電力
ＭＯ３−ＦＥＴ端子間の大きなｄ　Ｖ／ｄ　ｔによる誤
った点弧にも感応してしまうものである。

高速ターンオフのためにこのゲート容量のより速い放電
を生じる回路も知られている。しかし、そのような回路
は米国特許第４，３９０，７９０号に示されているよう
な第２の光電圧源を用いる。第２の光電圧源は入力信号
の有無を検知し人力信号のターンオフで入力照射がター
ンオフしたときにデプリー・ジョン型ＭＯ８ＦＥＴをタ
ーンオンする。ＭＯＳＦＥＴのゲート容量は次いで導通
しているデプリーション型ＭＯ８ＦＲＴを介してより高
速のりレーターンオフ速度を得るようによシ素早く放電
する。

充電圧絶縁器は電圧源として動作し、例えば１９８０年
１０月７日付の米国特許第４，２２７，０９８号に示さ
れた電力用金属酸化膜半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ　）のような電力スイッチング素子をターン
オンできる。このような充電圧絶縁器に用いられている
光電圧発生器はかなり高い出力を有し、ＬＥＤの付勢に
直ちに応動して光電圧スタックから充分に大きな出力を
生じＭＯＳＦＥＴとかバイポーラトランジスタ等の制御
素子のゲートを駆動するに要するゲート電力を供給する
ようにしなければならない。

光電圧発生器は絶縁支持部材の表面上に離間され、誘電
的に絶縁された一群の光電圧発生器からなり電気的に互
いに直列接続されたものとして知られている。この形式
の光電圧発生器は前記米国特許第４，２２７，０９８号
に示されている。このような素子は市販されている。電
気的に絶縁され横方向に離間され且つ直列接続された光
発電電池は発生した小数キャリアを集めるだめに約０．
０２５４　＋ｕ厚の小さな体積のものしか使用できず材
料の寿命も短いという欠点がある。まだ素子を直列に接
続する電極は入射光を阻止する。したがってこのような
素子の出力電流は制限される。しかも素子はかなり複雑
な構造を有し製作するのに経費がかかる。

光電圧発生器は直列接続されたウェーハ素子のスタック
からなシ各素子は同一の順導通方向に配されだＰＮ接合
を有する。これらの素子は小さなスラブに切断され得、
このスラブは縁部から照光されてスタックの２つの端部
に接続された端子間に出力電圧を形成する。この形式の
素子はＪ、Ｍ、ゴールド氏に１９６９年１月２１日付で
特許され本願の出願人に譲渡された米国特許第３，４２
２，５２７号に示されている。

縁部照光された電池のスタックは電気的に絶縁された電
池に対し本質的に優れている。それは光がスラブ中に深
く入り込み形成されたキャリアは例えば収集ジャンクシ
ョンから０．１２７龍の所で形成されても収集される。

しかも縁部照光されたスラブでは、隣合うユニット間の
電気的接点は光路の外にある。

光発生器として用いられる従来の縁部照光される構成で
は出力電流電力は制限されている。そしてこのような素
子はＭＯ８ＦＥＴゲート容量を速やかに充電して極く短
時間内にターンオン閾値電圧に達するほどには優れてい
ない。一般的に、このような素子の各ウェーハは浅いＰ
形拡散を伴うＮ形層を有し収集ジャンクションを形成す
る。またかなり厚いウェーハが用いられ最終的なスタッ
クは、スタックの中央部に位置する単一のＬＥＤによっ
ては等しく照光するのが難しいほど非常に大きな高さを
有する。

（発明の概要） 本発明の第１の構成によれば、新規な高電圧双方向出力
スイッチ電界効果トランジスタ（ＢＯ−８ＦＥＴ　）構
造が設けられ、この構造は共通の中央ソース領域を有す
る２つの横方向に集積された電界効果トランジスタを用
いるものである。この素子は光結合器または充電圧絶縁
回路の出力によって動作する。素子の２つの外側ドレイ
ン領域は各エンハンスメント形チャネル領域を介して中
央ソース領域に接続されておシ、このチャネル領域は２
つのドレイン電極間の比較的低抵抗の導電路を介して２
つの外側の離間されたドレインを接続するよう匠反転さ
れてもよい。例えば約２〔Ω〕よりも低い抵抗路が形成
され得る。この抵抗はリードリレーを用いる殆んどの応
用例に利用できる値である。

新規なジャンクション構成は新規な構成による縮小表面
電界を用いる。そして本発明によれば２つのチャネル領
域が２つのデプリーション領域間に対称に配置されてい
る。共通のソース接続が分離されたドレイン領域間を連
絡する。チャネル領域はＰ（−）本体上に形成された注
入Ｎ（−）領域内に配されたＰ領域である。制御回路要
素はＢＯ３ＦＥＴチップ中に集積されている。ある実施
例においては、ダイオードとＰＮＰ　トランジスタがＮ
（＝）層中に形成され、この場合ダイオードはＰ形井戸
中に形成され、一方ＰＮＰ　）ランジスタはＮ　（−）
領域をそのベース領域として用いる。２つの主ドレイン
領域は相互間ならびにＰＮＰ　トランジスタおよびダイ
オード用のＮ（−）領域と深いＰ十絶縁拡散によって絶
縁される。

素子がオフのときのドレイン領域間の電圧は１００乃至
１０００（Ｖ）のオーダーであシ、一般のり−ドリレ一
応用例と置換できるリレーを製作することができる。こ
のかなり高い電圧は、リレーが交流を制御していようが
直流電圧であろうが高い出力電圧が横方向のＮ（−）ド
リフト領域によって阻止されゲート酸化膜には加わらな
いだめに可能となる。しだがって素子の出力電圧が高く
ても非常に薄いゲート酸化膜を使用してゲートを非常に
高感度に製作することができ、比較的小さな電流源によ
る比較的低い入力端子によって素子をターンオンするこ
とができる。この結果素子は後述する光結合器または光
電圧始動器の出力によってターンオンされる。したがっ
て半導体スイッチング素子すなわちＢＯ３ＦＥＴは非常
に高感度なゲートターンオン特性を有する高電圧で比較
的低抵抗の素子である。

本発明の素子は通常の応用例に使用でき、例えば既存の
サイリスタまたはトライアックの直接置換としても用い
得る。この素子はまだ電力スイッチング素子と共に同一
チップ中に集積された他のリレー要素を有する固体素子
リレーの電力スイッチング要素としての利用に応用する
こともできる。

新規な固体素子リレー回路はまた、ＢＯ３ＦＥＴを導通
状態に駆動するための単一の光電圧発生器出力をかナシ
高い人力ターンオンインピーダンスを有する回路と共に
用い、高速ターンオフ時間を提供するための光電圧始動
器の寸法および低入力ターンオフインピーダンスの要求
を制限するようになっている。

新規な回路はゲート電圧が常に単一の充電圧発生器出力
に直ちに追従することを保証する。予定された充電圧発
生器出力から電力ＭＯＳＦＥＴゲート電圧を外れさせる
２つの条件がある。これらはゲート・ソース容量Ｃ上に
蓄積された充電電荷およＳＳ び高いｄｖ／ｄｔの下でドレイン・ゲート容量ＣＤ−Ｇ
を介して流れる電流で誤ってゲートを充電する電荷であ
る。電力ＭＯ８ＦＥＴのゲートが光電圧発生器に直接接
続されたときゲート信号が光発生器の出力から適当に与
えられたものが寄生容量Ｃまだは５Ｓ ＣＤ−Ｇの１つの充電の結果としてなのかを見分けるこ
とは不可能であることが知られている。

（実施例） 本発明の一構成゛例によれば、検知インピーダンスが光
発生器と電力ＭＯ８ＦＥＴのゲートとの間に接続されて
おり、このインピーダンスは補助回路を制御して偽のＭ
Ｏ３ＦＥＴゲート電圧を速やかに消去するように用いら
れる。好ましい実施例においては、検知インピーダンス
はダイオードであシ、ツェナーダイオード、ＭＯＳＦＥ
Ｔ　、または抵抗のような他の要素も使用できる。別個
の検知インピーダンスを使用することによυ人力信号が
ターンオフされたとき第２の光発生器アレイを用いずに
補助回路を制御して容１ｃｍ８８の急速放電を行うこと
が可能となる。

本発明の好ましい実施例においては、光電圧発生器から
電力ＭＯ８ＦＥＴのゲート・ソース回路への充電回路は
ダイオードが接続されておシ、このダイオードは光電圧
源からゲート容量への電流の流入を行わせて検知インピ
ーダンスとして動作する。

スイッチングトランジスタ回路が電力ＭＯＳＦＥＴ素子
のゲート容量と並列接続され光電圧源の正出力端子に接
続された人力制御端子から制御され、スイッチングトラ
ンジスタは光電圧源出力電圧が消失し始めたときにバイ
アスされる。したがってリレーは光電圧源から充分な電
流が生じ電力ＭＯ８ＦＥＴのゲート容量を必要な値まで
充電すると直ちにスイッチオンする。しかし、回路がタ
ーンオフされるときおよび光電圧源の出力電圧が所定値
より低くなるとスイッチングトランジスタがターンオン
して電力ＭＯ５ＦＥＴの両ゲート容量に跨っておよび光
電圧源に跨って短絡回路を形成し、両ゲート容量Ｃ□８
８および光電圧源の出力はスイッチングトランジスタに
より短絡される。したがって電力ＭＯ８−ＩＴは速やか
にターンオフスル。

まだ新規な交流クランプ回路も設けられており、これは
電力ＭＯ３ＦＥＴのゲート・ソース電極に跨って接続さ
れた他のスイッチングトランジスタを有する。抵抗−容
量微分回路も設けられていてｃｌＶ／ｃｌｔが所定値を
超えたとき電力ＭＯ８ＦＥＴのゲート・ドレイン寄生容
量Ｃを介してのミラー電流をパイパ−Ｇ スするため第２のスイッチングトランジスタをターンオ
ンする。この交流回路は上述の検知インピーダンスと電
力ＭＯ８ＦＥＴゲート電極との間に接続されている。

ＢＯ３ＦＥＴと共に単一チップ中に集積されたものとし
て示された新規な固体素子制御回路は通常のＦＥＴ素子
を駆動するためにも用いられる。

本発明の新規な固体素子リレーは電気機械的リードリレ
ーを含む市場に存在するリレーに対し多くの利点を有す
る。そして本発明の新規な回路は交流および直流電圧を
スイッチできオフ状態でＭＯ８ＦＥＴ形素子の特性であ
る非常に小さな漏洩電流を有する。それはまた非常に低
い熱オフセット電圧を有し閉成されたとき電気機械的干
渉放射を生じない。それはまたオン状態で完全に抵抗性
で最小限の保持電流捷だは出力電圧を有する。それはア
ナログ信号を正確に送出することかできる。

しかもオン状態を保つのに１乃至２（ｍＷ、］の小電力
しか要しない。さらにこの素子は数マイクロ秒内にター
ンオンおよびオフし、リードリレーとか通常の固体素子
リレーが動作に要していだミリ秒とは対照的である。本
発明の素子の負荷電流容量はチップ寸法およびジャンク
ンヨン構成のみによって制限され通常のリードリレーの
負荷電流定格を満足するに・は５００乃至１００１００
０（のオーダーでよい。またそれは１兆回を超える動作
ができる非常に長い動作寿命を有する。全体装置は現在
リードリレーとか他の通常の固体素子リレーに用いられ
ているものと同様の例えば１６ビンＤＩＰ容器のような
何らかのパンケージ中に収容される。

新規な光電圧スタックが設けられこれはスタック中のウ
ェーハ数を少くして比較的高さの低いスタックを製作し
たので非常に大きな出力電圧および電流を有する。本発
明の一構成例によれば高抵抗Ｐ形本体が用いられている
。この本体上の薄いＮ土層が本体中に収集ジャンクショ
ンを形成スる。

収集ジャンクションを形成するだめに薄いＮ土層を有す
るＰ形本体を用いることによりＰ形本体中の小数キャリ
アは電子である。このようなキャリアは通常のＮ形本体
における小数キャリアであるホールよりも高い移動度を
有する。

好ましくは本体の材料が約５〔Ω・備〕より大きな抵抗
率たとえば３０乃至５０（Ω・傭〕のフロートゾーン引
上げ結晶インゴットから形成された材料がよい。しかし
、通常のＰ形太陽電池に用いられている１乃至５〔Ω・
釧〕の低抵抗率材料も使用できる。

低抵抗率材料の使用は高出力電圧を形成するものとして
は知られているが、本発明の応用では高抵抗率材料の使
用により得られる大短絡電流のために出力電圧を減らす
ことができる。

本発明の他の特徴として、各半導体ウェーハは取扱い中
に壊れない範囲で可能な限り薄い方がよい。本発明の新
規な工程は、スタックに応力を与えるウェーハ研削はア
ロイ工程前の最終工程であるからそのような薄いウェー
ハの使用を可能にする。実際、ウェーハはウェーハ中に
形成されたキャリアの拡散長よシ薄くされる。ＰＮ接合
によって既に集められた小数キャリアを反射する反射層
として作用するだめに新規なＰ土層がＰ（−）本体上に
離間されているからこれは行われ得る。

本発明の他の特徴として、非常に高導電率の旧層がＰ（
−）本体の一側上に用いられている。非常に高度にドー
プされたＮ土層の使用によりＮ土層をＰ影領域に変換す
ることなくスタックを一緒にアロイするためにアルミニ
ウムシリコン低融魚篭のアルミニウムを使用することが
できる。Ｎ十拡散はリンネ鈍物と共に行われるのが好ま
しい。リンはウェーハ内で金属イオン用のゲンタとして
働き材料の寿命を更に増す。

上述の反射Ｐ土層およびＮ土層は、ＰｏＣｔ３およびＢ
Ｎによる前付着を用いるもののような周知の良好に置換
された拡散工程によって形成されるのが好ましい。

上述のように、スタックは薄いアルミニウムまたはアル
ミニウム低融魚篭のアロイにより隣合うウェーハ間が接
合されて接続される。しかし所望であれば金属注入エポ
キシまたはポリアミドをスタックを一緒に接続するだめ
に使用してもよい。

これはより浅いジャンクションの使用を可能にし且つス
タックの高さを低くする。

シリコン単結晶ウェーッ・の端板もまたスタックに用い
られて充分に長いスタンドオフ距離を形成してジャンク
ションを損うことなく鋸代を持たせ且つ導電性エポキ７
を使用してウェーッ・のジャンクションを短絡すること
なくスタック端部な離間した導線に固着することを可能
にする。

上述のようにウェーッーが処理されたときそれらの独立
した出力は充分に高く、約２０素子より少い、好ましく
は約１０素子からなるスタックで電力ＭＯ８ＦＥＴを速
やかにターンオンするに充分なだけ大きい適当な出力電
流および電圧を形成することができる。

第１図にはＢＯ３ＦＥＴおよび本発明の制御回路を用い
る固体素子リレーを製作するだめに用いられる回路の一
実施例が示されている。光絶縁器すなわち光結合器が第
１図の閉じた破線２０内に示されている。充電圧絶縁器
２０はリレー入力端子２２および２３に接続されだＬＥ
Ｄ２１ならびにＬＥＤ２１によって照光されたときに出
力電流を形成する光電圧ダイオード１９のスタックから
なる。ＬＦ、Ｄ２１４たはその変形例は端子２２．２３
への交流まだは直流によって励起される。図示実施例に
おいては、直流入力源がＬＥＤ２１をターンオンおよび
ターンオフするだめに端子２２および２３　Ｋ接続され
る。例えば入力回路はＬＥＤを励起するためにＬＥＤ２
］に約１０（ｍＡ）の電流を与えるように構成されてい
る。

第１図の回路の残りは、出力端子２５および２６を有す
る新規なり０３ＦＥＴ　２４をターンオフおよびターン
オフするだめの固体素子リレー要素を有する。

素子２４は高電圧素子であるが双方向導通特性を有する
から出力端子２５および２６は交流または直流回路に接
続される。そしてＢＯ３ＦＥＴ２４は端子２５と２６の
間に接続されたものとして第２図に示されている２つの
直列接続された高電圧ＭＯ８ＦＩＥＴ　３０および３１
の回路と等価である。通常のＭＯＳＦＥＴ３０および３
１は端子３２と３３との間に与えられるゲート・基板間
制御電圧によってターンオンおよびターンオフされる。

ＢＯ３ＦＥＴ　２４の製造のだめの構造および方法は後
に詳述する。

ＢＯ３ＦＥＴ　２４用の第１図の制御要素はダイオード
３５、ＰＮＰ　）ランンスタ３６および人力抵抗３７を
有する。抵抗３７は非常に高いインピーダンスを有し、
５（ＭΩ〕程度の抵抗でおる。

第１図の固体素子回路が後述のように用いられたときの
特性は現在汎用されている通常の固体素子リレーとかリ
ードリレーの特性に似ている。例えば回路特性は端子２
５．２６間に約２００（ｍＡ）の最大負荷電流で４００
（Ｖ）に耐えることができるものである。端子２５と２
６の間の抵抗は最大で２５〔Ω〕である。素子の入力容
量は約６０乃至８０（ｐＦ）であり出力容量は約４０（
ｐＦ）である。人出刃口路間の容量は約２（ｐＦ）であ
る。５（ＭΩ〕の抵抗を有する回路のターンオン時間は
１０（ｍＡ）の駆動電流で約５０マイクロ秒であり、タ
ーンオフ時間は約９０マイクロ秒でちる。検出感度は入
力インピーダンスを増すことにより増すことができ、人
力インピーダンスを減らしてターンオフ時間を増すこと
もできる。

充電圧絶縁器２０の特性は第３図に誇張されて示されて
いる。第３図に示すように、約５（ＭΩ〕の人力インピ
ーダンスを用いたときＬＥＤ２１がターンオンしてから
約４マイクロ秒でスタック１９の出力電圧が約３〔■〕
まで上昇する。第３図の特性を形成するためのＬＥＤの
駆動電流は約１０（ｍＡ）である。オン時間はより高い
人力インピーダンス３７を用いるかまたはＬＥＤ駆動電
流を増すかにより短縮される。スタック１９の出力電圧
はＬＥＤ　２１のターンオフにより直ちに減衰し始める
。この減衰は第３図の破線に示すよって通常はかなシ長
い時間を要する。それは新規なダイオード３５およびＰ
ＮＰトランジスタ３６を用いない従来回路ではＢＯ３Ｆ
ＥＴ２４のゲート容量が緩漫に放電するからである。

しかし、本発明回路ではスタック１９の出力電圧がＭＯ
８ＦＥＴゲート電圧よりも低い約０．６　（Ｖ　）まで
低下したときＰＮＰ　）ランジスタ３６が導通し始める
。

これにより回路の入力インピーダンスはトランジスタ３
６の利得によって低下する。そして第３図に示すように
速やかなターンオンのために、高人力インピーダンスが
用いられていてもスタック電圧およびＢＯ３ＦＥＴ２４
のゲート電圧は急速に消滅してかなり高速のターンオフ
が得られる。

ダイオード３５　ＦｉＢＯ８ＦＥＴ２４のゲート回路へ
の低インピーダンス充電路を形成し抵抗３７の全人力イ
ンピーダンスによっても素子を高速でターンオンできる
ことに注目すべきである。ダイオード３５は検知インピ
ーダンスであり他のインピーダンスで置換えてもよい。

（動作） 第１図の回路は次のように動作する。

リレーをターンオンするために、ＬＥＤ２１が励起され
てスタック１９から充電電流が流れる。この充電電流は
ダイオード３５を介して流れＢＯ３ＦＥＴ２４のゲート
容量を充電する。ＢＯ３ＦＥＴ２４ゲート容量の閾値電
圧が（約１．０（Ｖ）を）超えたとき新規なり０８ＦＥ
Ｔはターンオンし約２．０乃至２．り（Ｖ）　で完全に
オンに移行する。これにより端子２５と２６０間に導電
路が形成される。ＢＯ３ＦＥＴ２４に対する電流および
電圧の要求が小さいものであるだめかなシ小さな光絶縁
器１９でもＢＯ３ＦＥＴ２４をターンオンできる。

抵抗３７で定まる高入力インピーダンス回路へ光電圧ス
タック１９の電流が与えられるから非常に高速の応答が
得られる。通常の状況では、ＢＯ３−ＦＥＴ　ヲターン
オフするために同一インピーダンスを通してゲート容量
を放電する必要があるからこの同一の高入力インピーダ
ンスは素子の急速ターンオフを妨ける。しかし本発明で
は高利得特性を有する例えば静電誘導トランジスタの非
常な高性能でターンオン速度を２０　：　１も改善する
。後述のように、ＰＮＰ　）ランジスタでＢＯ３ＦＥＴ
２４の構成に代替できる。トランジスタ３６は充電圧絶
縁器２゜を拘束するだめに用いられているのではなくそ
の出力電圧に追従だめに用いられていることに特に注目
すべきである。スタック１９の出力電圧が一旦ゲート電
圧より低い約０．６（Ｖ）　ｉで低下するとトランジス
タ３６がターンオンする。この回路の実効人力インピー
ダンスは、約４００であるトランジスタ３６のベータで
割算した抵抗３７の抵抗値である。したがって、実効入
力回路はかなり低インピーダンス回路でありこれはＢＯ
３ＦＥＴ２４のゲート容量をかなり急速に放電してかな
シ急速にターンオフする。

第１図の回路の電流制御特性が第４図に示されている。

第４図において、スタック１９の正出力端子の電圧から
ダイオード３５の順方向降下分を差引いたものであるゲ
ート電圧が約１〔ｖ〕に達するとＢＯ３ＦＥＴ２４がタ
ーンオンする。−且２〔■〕に達すると素子は殆ん完全
にオンでありそのときの負荷電流は例えば１００１００
（に達する。阻止状態から完全オン状態にＢＯ３ＦＥＴ
２４を切換えるに要する実際の電圧は約３〔ｖ〕よりも
低く素子はＴＴＬ回路で動作できる。

第５図乃至第１１図は、ダイオード３５、トランジスタ
３６および抵抗３７を有するシリコンの単一チップを示
している。本発明の一実施例ではリレー全体につき前述
の定格に対しチップは０．３８１　（關）程度の厚さ、
１．８０３［龍）乃至２．３３７　（ｉｉ）程度の長さ
および幅を有する。もちろん寸法は変え得る。

チップの表面は第５図に平面図として示され、これはＢ
Ｏ３ＦＥＴ２４のソースおよびドレイン用の金属パター
ンを示している。言うまでもないが、第５図のチップは
かなり大きなウェーハ上に同時に形成された多数のチッ
プの１つである。

第５図、第６図および第８図によれば、ＢＯ３ＦＥＴ素
子２４は便宜上クロスハンチングで示された２つの主ド
レイン電極５０および５１からなる。拡大されたパッド
領域５２および５３は通常のワイヤボンド技術によシト
レイン５０および５１に電気的接続を行うだめに用いら
れている。

ドレイン５０および５１は第１図の端子２５および２６
に接続されるもので、各々は第８図に拡大されて詳細が
示されているドレインフィンガ５４および５５のような
複数の離間した細長いフィンガからなる。第５図の構成
は細部が誇張されており実際の素子では約合ドレイン領
域用に約１５本のフィンガが用いられている。

ソースコンタクト５６および５７を含む複数の細長いソ
ース接点がチップを横方向に横切るように配され且つ細
長いドレインフィンガの離間した対の間に対称配置され
る。個々のソースフィンガは垂直中央導体６５および周
りを取囲む境界６６によって互いに電気的に接続されて
いる。したがって電路は例えばドレイン５０からドレイ
ン５１へ、そして並列接続されたフィンガ５４および５
５からソースフィンガ５６へ、そしてソースフィンガ５
６に沿って右へ行きドレインフィンガ５８および５９に
至るものとなる。全てのドレインおよびソース金属はア
ルミニウムである。チップの底面にはソース境界６６に
接続された電極が設けられている。

基板接続パッド６０が第５図の素子の表面に設けられて
いる。

上述の新規な噛合い櫛歯形パターンは後述のように上記
導電路を制御するゲート酸化膜間に高電圧を与えること
なくドレイン５０．り１間に高電圧を使用することを可
能にする。第５図のドレイン電極およびソース電極の隣
合う対の各々に対して並行導電路が存在することに注目
すべきである。第５図の素子の表面には後述のように素
子のゲート回路に簡単なボンド接続を行うゲートバンド
６１が設けられている。さらに第５図の基板パッド６０
はスタック１９の負出力端子に接続されている第１図の
ＢＯ３ＦＥＴ２４の基板端子に対応し、ゲートバンド６
１はスタック１９の正出力端子に接続されているダイオ
ード３５のアノードに対応する。

第５図に示すように、破線領域Ｂ内に示されたチップ領
域は後述するように概略図示されたダイオード３５およ
びトランジスタ３６の形成のために留保されている。チ
ップの表面は第５図には示されていないが後述するよう
な方法でその外縁周りに抵抗３７を支持する。

本発明に用いられるジャンクションパターンは第５図の
領域Ａのジャンクションパターンと関連させて第６図お
よび第８図に示されている。このパターンは第５図の素
子の全表面に亘って用いられている。

第６図および第８図を参照すると、チップ７０の本体は
前述のように軽度にドープされたＰ　（−）領域で約０
．３８１　（ｍ）厚で例えば３０〔Ω・α〕の抵抗率を
有する。主Ｐ（−）領域は素子の主電路と直列ではない
がＢＯ３ＦＥＴの破壊電圧を定める。次いで軽度にドー
プされたＮ形ドリフト領域がＰ（−）本体領域の上面に
形成される。屡々デプリーション領域またはドリフト領
域と呼ばれるＮ（−）領域７１は好ましくは５〔μｍ〕
の深さを有し通常のエピタキシャル成長技術で形成され
る。しかし好ましくは層７１はイオン注入によシ形成さ
れる。Ｎ（−）ドリフト領域７１は素子の動作中横方向
に正しいデプリーションを得て素子表面の電界を表面上
で均一に分布させるようにするために正しくドープされ
なければならない。好ましくはＮ（−）領域７１は約１
×１０１２　Ｃイオン／ａｌ〕のドーズでリンイオン注
入を行うことによシ形成される。前述のように約５〔μ
ｍ〕の深さまでリンイオンを拡散させるだめに約１，２
００（’Ｃ）で約１８時間に亘る注入工程が続いて行わ
れる。

次いで第５図のソース・ストリップの各々の下に配され
るストリップを有するＰ中領域７２が形成される。スト
リップ７２のようなストリップの横方向側部は横方向内
部よりもより軽度にドープされる。それはこれらの領域
が後述のように形成されるＭＯＳＦＥＴのチャネルを画
定するからである。

第６図および第８図のストリップ７２のようなストリッ
プを形成するために領域７エの表面にフィールド酸化膜
が形成され且つ適当な細いス）　ＩＪツブが通常のマス
キング、光食刻法およびエツチングによりフィールド酸
化膜中に開けられる。次いで例えばホウ素イオンを用い
て例えば３　Ｘ　１０”〔イオン／ｄ〕のかなり重度の
ドーズでイオン注入が行われる。このボロンイオンを５
〔μｍ）　４しくけそれよシ深く拡散する注入が１，２
００（℃）で約１００分間行われる。

続いてマスキング酸化膜が約ｓ、ｏｏｏ＋：Ｘ〕まで成
長する。次いで第２のマスクが酸化膜表面にかけられ、
後述するゲートおよびＮ＋ソースストリップ８２および
８３を受入れるだめの領域上に窓がエツチングされる。

次にゲート酸化膜は露出したシリコン表面上に約７００
（Ａ）の厚さまで成長する。次いでポリシリコンが全表
面に約ｓ、ｏｏｏ（Ｘ）の厚さまで付着される。

次いでポリシリコン表面に第３のマスクがかけられ、所
望のポリシリコンゲートパターンカ光食刻により素子表
面上に形成されてマスクによって露光されたポリシリコ
ンがゲート酸化膜まで食刻される。露出したゲート酸化
膜も食刻され、例えば３Ｘ１０′３［イオン／ｄ）程度
のかなり低いイオンドーズが与えられてＰ＋ストリップ
７２０両側およびゲート酸化膜の下方により軽度ドープ
されたＰ影領域７２ａおよび７２ｂを形成する。次いで
約１．１２５（’Ｃ）で１２０分間軽度にドープされた
領域を２．５乃至３〔μｍ〕まで拡散させマスク酸化膜
を約］、、５００（Ｘ）にする。このマスク酸化膜は制
御回路要素の形成時に用いられ、軽度にドープされたＰ
領域を拡散させ一方向じ窓にＮ十領域が後に形成される
のを防止する。軽度にドープされたＰ影領域７２ａおよ
び７２ｂの使用により後述するようにＢＯＳＦＥＴの閾
値電圧は低下する。

第４のマスク形成および光食刻操作が行われドレイン領
域８０および目上のストリップをフィールド酸化膜に開
ける。第５のマスキングおよび光食刻も行われてソース
領域８２および８３の上ならびに制御回路の選択された
領域上に１，５００（Ｘ）マスク酸化膜にストリップが
開けられる。次いで拡散によりＮ十領域８０，８１．８
２および８３が形成される。

領域８０および８１はドレイン接点フィンガ５４および
５５の下に配されるＮ＋ストリップである。

しかし、一般にＮ十領域８０および８１は第５図のドレ
イン電極５４の形状を有する櫛歯状パターンの部分であ
る。言うまでもないがドレイン電極５１の下に同様のパ
ターンが同時に形成される。第８図のＮ十領域８２およ
び８３はソースフィンガ５６の下に配される細いストリ
ップである。この後素子表面に保獲酸化膜がかけられ、
マスキング操作でソースおよびドレイン接点を含む必要
な金属用の窓を開ける。ノース接触フィンガ５６はＮ十
領域８２および８３をＰ十領域７２の中心に接続する。

明らかに他の同様のストリップが他のソースフィンガの
下方に配され領域７２のような対応するＰ形領域内に形
成される。Ｎ＋ストリップ８２および８３はチャネル領
域７２ａおよび７２ｂを画定しこれら領域ハエンハンス
メント形ＭＯ８ＦＥＴ動作用にＮ形チャネルを形成する
には反転されてもよい。

第８図にポリシリコンゲート９０および９１として示さ
れた細長いポリシリコンゲートはそれぞれチャネル領域
７２ａおよび７２ｂ上に配される。チャ、ｉ、　ルア２
ａ、７２ｂの上の活性ポリシリコンゲート領域の下の酸
化膜の厚さは非常に薄く約７００（Ａ）であシ素子の閾
値電圧を実質的に低下させる。ポリシリコンゲート９０
および９１は第５図のゲートパッド６１に適当に接続さ
れており、導電性ポリシリコンゲート９０および９１を
ソース金属ストリップ５６から絶縁するシロツクスまた
はガラス絶縁層の各層１００および１０１によって覆わ
れる。

上述の点から新規な工程はソースおよびチャネル領域が
ポリシリコンゲートと自己整列されるＤＭＯＳ工程であ
ることが分るであろう。実際、仮に初期Ｎ（−）領域７
１をも含めるとる重拡散工程である。

第８ａ図に示すように、ポリシリコン層９１は領域８１
のようなドレイン領域の端部な包み込む。

本発明によれば領域７２ｂのようなチャネルおよびドレ
イン領域の上のゲート酸化膜はポリシリコンゲート９１
がその曲がり始める点の少し手前で終る。これはアバラ
ンシェ降伏においてゲート酸化膜が熱キャリアに曝され
るのを防止する。このアバラン７エ降伏はジャンク７ョ
ン曲線のこの領域で生じる。これによりゲート酸化膜の
損傷は避けられる。

第８図には素子の全表面を横切って延び且つ例えば１．
２〔μｍ〕の厚さを有する通常のフィールド酸化物層も
ある。通常の処理技術を用いることにより酸化物層は適
当に開口され、ドレインフィンガ５４および５５ならび
てノース電極ストリップ５６を有するドレイン電極が図
示のように付着される。

単一の金属シートが素子の表面上に形成されてマスク酸
化膜の窓に露出されるチップ表面領域に接点を形成し、
この金属は次いでマスクされて例えば第５図および第８
図に示すように最終の所望・くターンに切断される。

こうして得られた電界効果トランジスタは、ドレイン５
０と５１との間にかなりの高電圧が接続され得る新規な
横形双方向導通電界効果トランジスタ（ＢＯ３ＦＥＴ　
）である。小電流源から適当な低電圧がポリシリコンゲ
ート９０および９１に与えられると第５図のチップの全
領域上のチャネル７２ａおよび７２ｂは反転され、電流
はドレイン５０から反転されたチャネル領域を介してソ
ースフィンガ５６のようなソースフィンガに流れる。電
流は次いで素子の他の半分上のソースフィンガ５６から
外方に反転されたチャネルを再び介してドレイン５１の
フィンガに至！ｌ１２つのドレイン電極間に導電路を形
成する。ポリシリコンゲー）　９０−９１と基板基準電
圧に固定されたフィンガ５６のようなソースフィンガと
の間には非常に小さな電圧差しかないからこの素子は高
電圧素子である。したがって、ドレイン電極５０．５１
間には非常に高い電圧が現れてもチャネル領域７２ａお
よび７２ｂ上の薄い酸化膜には数〔ｖ〕シか生じない。

したがって本発明の新規な素子は交流または直流スイッ
チング電力ＭＯ８ＦＥＴとしての一般的な応用ができる
。勿論素子の電流定格はチャネル７２ａおよび７２ｂの
有効幅によってのみ制限され、第２図に示しだ寸法］、
８０３ｘｉ　Ｘ　２．３１１ｍｍの素子の場合その電流
定格は約２００（ｍＡ）である。素子の閾値電圧は薄い
ゲート酸化膜により非常に低く、２と２．５　（Ｖ　）
の間で生じる完全ターンオンで約１〔ｖ〕である。素子
のオン抵抗もかなり低く例えば約２５〔Ω〕より低い。

図示実施例におけるドレインフィンガ５４および５５の
ようなドレインフィンガ間の間隔は中上・間で０．２０
３（ｐ）である。Ｐ十領域７２０幅は約０．０２５４〔
關〕である。この形式の構成では領域８１まだは８０の
ような何れかのドレイン領域から升領域７２０間の横方
向電界はフィールド酸化膜９３の直ぐ下のウェーッ・の
表面に活って非常に良好に分布している。すなわち表面
に沿う導電位想は均等に分布している。したがって表面
における局部的な電界による局部破壊は避けられる。

新規なり０８ＦＥＴはこの点に関しては第５図の領域Ｂ
に集積されたダイオード３５およびＰＮＰ　）ランジス
タ３６を有し非常によく構成されている。領域Ｂに用い
られているジャンクションパターンは第７図および第９
図に詳細に示されている。第７図および第９図によれば
Ｎ（−）領域７１はＰ十拡散７２が形成されだのと同時
に形成された拡大Ｐ十拡散１１０を有する。第７図にお
いてＰ十拡散７２は第８図のソースストリップ５６の下
にあるものと同一であるが第５図の領域Ｂの両側の長さ
の短いソースストリップの下にある第７図のものとは異
なるＮ＋ストリップ８２および８３を有する。Ｐ形拡散
７２ａおよび７２ｂが形成されるときＰ形拡散１１１お
よび１１２も第７図のＰ十矩形リング１１０内に露出さ
れたＮ（−）フレーム内で行われる。Ｎ＋コンタクト領
域１１３およびＮ十領域１１４もＮ十領域８２および８
３が形成されたときに形成される。

第７図に示される回路およびジャンクションノくターン
は第９図に示されている。そしてダイオード３５はＰ領
域１１１とＮ十領域１１４の間に形成されたＰＮジャン
クションによって画定される。Ｎ十領域１１４は第５図
のゲートバッド６１に接続されているポリシリコンゲー
トラチスに電気的に接続されている。ダイオード３５の
アノードはＮ＋領域１１３に電気的に接続され次いでリ
レーの入力回路の正端子に接続されている。

非常に高利得のＰＮＰ　）ランジスタ３６はＰ領域１１
２、Ｎ（−）本体７１およびＰ（−）本体７０で形成さ
れている。コレクタ電極は図示のようにＰ（−）本体に
接続されているＰ＋リング１１０を介して接続されてい
る。領域１１０は次に基板電極に電気的に接続され且つ
光スタック入力の負端子に接続されている。ＰＮＰ　）
ランジスタの形成はＢＯＳＦＥＴ素子を形成するために
用いられている工程に理想的に適合しており非常に高利
得のトランジスタが形成されることに注目すべきである
。

第１図の抵抗３７は何らかの所望の方法でチップ上に設
けられる。好ましくは第１０図に示すように抵抗は第５
図のチップの外縁を取囲み、例えば２．５４　（龍〕乃
至５．０８　（龍〕の長さを有して１乃至５〔順〕の抵
抗を有するものである。抵抗端子は、好ましくはゲート
パッド６１の下で、Ｐ＋領域７２の形成と共に形成され
るＰ子局縁領域１３０中に形成される。

第１０図は破線１３１内にＮ（−）ス）　ＩＪツブ領域
１３２の平面を示し、この領域１３２はチップ周縁周り
に延び且つ第１１図に示すようにＰ＋領域１３０によシ
離間された端部を有する。ストリップ１３２は例えば１
５〔μｍ〕の幅を有する。チップ内の適当な電位点に接
続された適当な端子１３５および１３６に対しそれぞれ
接続された（第１１図）Ｎ十端蔀パッド１３３および１
３４が設けられている。肘領域１３０に対するＮ十領域
１３３および１３４は１０乃至１２（Ｖ）の降伏電圧を
有するンエナーダイオード１４０（第１１図）を画定す
る。

本発明の新規なり０８ＦＥＴ構造は他の方法でも構成で
きる。第１２図および第１３図はＢＯ３ＦＥＴを構成す
るために用いられ得るジャンクションパターンの第２実
施例を示す。第１２図および第１３図のジャンクション
パターンは第８図と対比されるべきもので同様の符号は
同一要素を示している。第８図の構成と第１２図および
第１３図の構成との基本的相違はドレインＤ１およびＤ
２が完全な噛合い櫛歯形かどうかである。第８図のＰ＋
領域７２は第１３図の２つの独立し横方向に離間した部
分１５０および１５１として形成され、これら２つの部
分の中央には単一のＮ十領域１５２が配されソーススト
リップ５６に接続されている。次いでＰ影領域１５０お
よび１５１内にはＮ十領域１６０および１６１が形成さ
れ、Ｐ領域１５０および１５１の各々の中にポリシリコ
ンゲートの対１６２−１６３、および１６４−１６５と
協働スる２つのチャネルを画定する。ゲート１６２およ
び１６３ならびに１６４−’　１６５はゲート金属スト
リップ１７０および１７１にそれぞれ周期的に接続され
ている。

第１４図は前述のＢＯＳＦＥＴチップに組込まれ得る回
路を示しており、この回路は第１図の回路に対しターン
オフ速度が増し予期しないｄＶ／ｃｌｔターンオンの対
策がなされた点で特徴を有する。第１図の要素と同様の
要素には第１４図でも同様の符号が与えられている。

第１４図の高速ターンオフ回路はＮＰＮ　）ランジスタ
２００、ＰチャネルＭＯＳＦＥＴ２０１および抵抗２０
２からなる。これら要素はＬＥＤ２１がターンオフした
ときゲート・基板間寄生容量Ｃ１上の電圧がスタＳＳ ツク１９の電圧に追従する、実際には同電圧を引下げる
ことを確実に行う再生的ターンオフ回路を形成する。ス
タック電圧が素子２４のゲート電圧よυ低い約Ｏ，Ｓ　
（Ｖ　）に低下するとＰチャネルＭＯＳＦＥＴ２０１が
ターンオンしＣがＭＯＳＦＥＴ　２０１および８８ ＮＰ、Ｎ　）ランジスタ２００のベース・エミンタ回路
を介して放電する。これはトランジスタ２００をターン
オンさせてスタック１９を放電させ放電途中はＭＯ３Ｆ
ＥＴ２０１をターンオンさせる。要素３５，２００，２
０１および２０２は簡単にＢＯ３ＦＥＴチップ中に組込
めるものである。

第１４図のスイッチング回路のスイッチオフ速度は、４
７０（ＫΩ〕の抵抗３７を有する第１図の回路のスイッ
チング速度に等しい。第１４図の回路は放電抵抗３７用
の低い値を要せず、したがって充電圧要素に多くの負荷
を負わぜない。これは回路の検出感度、ターンオン速度
およびターンオフ速度を改善する。

第１４図はｄＶ／ｄｔ抑制のだめのダイナミック交流ク
ランプ回路を示している。そしてドレイン・ゲート間の
分布寄生容量ＣＤ−Ｇは端子２５と２６の間に充分に大
きなｄ　Ｖ／ｄ　ｔがあると充分に大きなパルス電流を
流させて端子２２および２３に人力信号がないときでも
ＭＯ３ＦｇＴ２４をターンオンさせる。

この抑制回路は抵抗２１０、コンデンサ２１１およびＮ
ＰＮ　）ランジスタ２１２を有し、これら要素の全てが
電力ＭＯ３ＦＥＴチップに集積される。抵抗−容量分圧
器は、端子２５　、２６間のｄ　Ｖ／ｄ　ｔが所定値を
超えるとトランジスタ２１２をターンオンさせて容量Ｃ
８８ とＣＤ−Ｇとの間の接続点を接地する。

第１４図の回路において、抵抗２０２および２１０はそ
れぞれ１（ＭΩ〕であり、コンデンサ２１１は２０　（
ｐＦ）である。

第１５図および第１６図によれば、スタックに用いられ
る光発生ウェーハを製作するだめの出発ウェーハが示さ
れている。第１５図および第１６図ならびにこれから出
てくる図のウェーハの寸法は明瞭化のために比例関係を
無視して誇張して示されている。第１５図のウェーッ・
は高抵抗率Ｐ形材料でありウェーハはできる限シ薄いが
注意深く取扱えば破壊することのない程度の強度を有す
るものである。例えば、第１５図および第１６図のウェ
ーハはフロートゾーン結晶成長法で形成されたインゴッ
トから切出され、約５０〔Ω・鋼〕の抵抗率を有するＰ
形である。これが概ね実用的最高値であるが１乃至５〔
Ω・儂〕等の通常のＰ形太陽電池に用いられている値の
ものも使用できる。高抵抗率材料の使用によシウエーハ
から終局的に製作される各セルの出力電圧を減じるがよ
シ大きな短絡回路電流が得られる。

使用されたウェーハは直径約５０．８　ｉ＋ｓ＋で厚さ
約０．１９鉢のもので、これは過大な破壊を起さずに工
業的工程で取扱い得る最も薄いものである。ウェーッ・
直径を例えば７６．２ｍにすることもできるがそれに応
じてウェーハ厚を例えば０．２３１１１と厚くしなけれ
ばならない。

第１５図および第１６図のウェーハ３２０の頂面および
底面は約０．４〔μｍ〕厚の成長酸化物層３２１および
３２２によって酸化される。次いで通常のフォトレジス
トマスク層３２３が第１７図の酸化物層３２２上に形成
される。ウェーハは通常マスクされていない酸化物層を
エツチング除去し、一方第１８図に示すように酸化物層
３２１はそのまま残す。

この後ホウ素を含むキャリアが第１８図の少くともウェ
ーハの底面の露出していない面に付着され、次いでホウ
素はウェーハ中に導入されて第１９図に示されるＰ十領
域３３０を形成する。この処理は１，２５０（℃）で１
０時間でありホウ素が０．０２５４關の深さまで拡散・
するまで行う。第１９図の処理は表面抵抗率が約５０〔
Ω／口〕に達するまで行われる。

酸化膜３２１はホウ素付着およびその後処理中マスクと
して働く。またホウ素処理中厚さ約１〔μｍ〕の酸化膜
層は第１９図のウェーハの底部表面上で成長する。

この後第２０図に示されるようにフォトレジスト層３３
２が酸化物層３３１０表面に施され、マスクされていな
い酸化物層３２１は第２０図のウェーッ・の上面から除
去される。

次いで非常に重度のＮ＋付着およびｐｏａｔ３源を用い
た導入処理が行われマスクされていない表面にＮ＋領域
３３３を形成する。ウェー／−３２０の上面にＮ十領域
３３３を拡散するために、面積抵抗が約０．８〔飼〕と
なるまで１．１２ｓ　（℃）で２時間に亘りリン材料が
ウェーッ・上に付着される。この後不純物が約１．２０
０Ｃ℃）で１０時間導入される。これはＮ十領域３３３
に約０．０２５４　ｍの深さまで行われる。この導入は
ウェーハのＮ土表面の抵抗率が約０．５〔Ω／口〕にな
るまで中止される。表面抵抗率が０５〔Ω／口〕と非常
に高いものであり、ウェーッ・表面で約Ｉ　Ｘ　１０”
リン〔イオン／ｃｄ）より大なるときに得られるもので
ある。実際、リンイオン濃度は固体溶解限度である２　
ｘ　１０”　（イオン／ｃｄ）ｔで上げ得る。

この新規なＮ十拡散はＰ（−）領域３２０の寿命を延ば
す。それはリンイオンがシリコン本体中の金属イオンに
対してゲッタとして働くからである。しかも非常に重度
にドープされたＮ十領域３３３を形成する工程はジャン
クションパターンを形成スるだめの最終工程であり、多
数のウェーハをスタック中にアロイするだめの手段とし
てアルミニウム箔またはアルミニウム低融点材料を用い
ることを許容する。すなわち、アルミニウムはＮ土層を
Ｐ形電導性に反転することはない。この後第２２図に示
すように、６：１水酸化フッ素化合物エッチ材料の使用
によシ第２１図のウェーハから全ての酸化物が除去され
る。

工程の次の段階は第２３図に示すようなスタックの形成
であり、ウェーハ３４０，３４１および３４２を含む１
０枚のウェーハが（１０２５４朋厚の箔を間に挟んで積
み重ねられる。ウェーハの数は変え得る。箔３４３は重
量比でアルミニウム８８％でシリコン１２％のアルミニ
ウムシリコン低融点材料である。０．２０３龍厚の純粋
アルミニウムの端板３４４および３４５がスタックの両
端に重ねられる。仮に板３４４および３４５がアルミニ
ウムシリコン低融点材料であると板３４４および３４５
に直ぐ隣合う箔は省略できる。

また板３４４および３４５はシリコン製でもよい。

次に全スタックは適当な方法で軽い圧力がかけられスタ
ックを１つにアロイする適当な装置中に置かれる。例え
ばスタックは窒素ガス洗浄を用いるベルト炉中に置かれ
る。この炉はオーフ゛ン通過時間が約４５分であるとき
ピークが約５ｏｏ（’ｃ）で５分間となるものとすべき
である。通常のアロイ炉も使用できる。

スタックがアロイされた後、スタックは所望寸法のスラ
ブに切断される。このスラブはスタックをその軸に平行
な方向に切断することによって形成される。第２４図は
第２３図のスタックから形成されたスラブを示しこのス
タックは適当な通常の単一または多数の刃を有する鋸に
よって切断される。第２４図のスラブは約０．５０８（
＋ｉ）幅で１．５２４　（ｍｓ）長の寸法を有する。ス
ラブの高さは１０枚のノリコンウェーッ・および結合箔
の全高さによって決まり約２．５４（ｍ）である。幅お
よび長さならびにスタック当りウェーッ・数は変え得る
。したがって１．０２ＣＩＩＩ）　Ｘ　Ｏ，３８（ｍａ
〕のスラブ素子も用い得る。１０枚のウェーハによって
形成される２、５４（酊）の高さは小さくスラブの中心
から０．７６〔＋ｘ）の位置にある照光ＬＥＤカらの距
離はスラブの何れかのウェーハ素子から非常に異って離
間されたものではない。

第２４図の光電圧スラブは第２５図および第２６図に示
される光電圧スラブに組込まれる。そして第２５図およ
び第２６図において、それぞれ頂部および底部電極３４
５および３４４から延びる電極３５２および３５３と共
に第２４図のスラブ３５１を適当に支持する支持ベース
３５０が示されている。電極３６１および３６２を有す
る通常のＬＥＤ３６０は好ましくは赤外線出力のＬＥＤ
であり支持ベース３５０上に置かれ且つ概ねスラブの中
心に置かれるが充分な距離例えば０．７６　（ｍｍ：］
だけスラブから離間されてＬＥＤ電極とスタック電極と
の間に所望の絶縁構造（３，７５０（Ｖ）　）を形成す
る。第２５図および第２６図において容器の高さは約１
，５２４（＋ｎｉ）より若干大きく、直径は約１，５２
４　［ｍｍ）よシ若干大きく、容器の頂部の直径は約３
，１７５　（闘〕である。

この組上ったものは次いでＬＥＤ照光に透過性の透明絶
縁シリコーン本体３７０で覆われる。シリコーン本体３
７０は反射性被膜３７１で覆われる。好ましくは被膜３
７１は本体３７０と同一組成のシリコーンで構成するが
例えば２酸化チタン粉末のような白い反射性物質を含む
ものとする。この粉末入りシリコーンを用いることによ
り被膜３７１をシリコーン本体３７０にしっかりと接着
させる。

第２７図は第２４図、第２５図および第２６図のスタッ
クの詳細を示し且つ切断鋸による損傷が端板３４４およ
び３４５によっていかに形成られるかを示している。特
に板は板３４４における端部４０１および４０２および
板３４５における端部４０３および４０４のように荒く
斜面状にされ且つ荒く形成された端部を有する。板３４
４および３４５は全ての鋸損傷を受入れるに充分なだけ
厚く、鋸損傷は端板に隣合ったウェーハ中にジャンクシ
ョンまで達しない。

板３４４および３４５はまた充分な厚さすなわち導電エ
ポキシ塊４１０および４１１を受入れるスタンドオフな
有する。このスタンドオフは、スタックヲ離間したリー
ドフレーム要素すなわち他の電極４１２および４１３の
端部に、端板に隣合う活性ジャンクション間を短絡する
危険なく固着させるために用いられる。

本発明はいくつかの好適実施例について記述したが当業
者には多くの変形、修正が明らかであろう。そこで、本
発明は上記開示に限定されず特許請求の範囲のみによっ
て限定されるものである。

【図面の簡単な説明】

第１図は単一チップに組込まれた本発明の第１実施例の
回路図、第２図は第１図に示される双方向性出力半導体
電界効果トランジスタの等価回路図、第３図は第１図の
充電圧絶縁回路用時間関数としての特性出力電圧を示す
図、第４図は第１図のリレー回路の電流制御特性を示す
図、第５図は第１図の出力回路を含む単一チップの平面
を示し、特にドレインおよびソース金属パターンを示す
図、第６図は第５図における円で囲まれた部分へ〇ウェ
ーハ表面およびそこに形成されるジャンクションの拡大
図、第７図は第５図の破線で囲まれた部分Ｂのジャンク
ションパターンを拡大して示すと共にチップ表面に組込
まれた第１図の回路のＰＮＰ　トランジスタおよびダイ
オードジャンクションを示す図、第８図は第５図および
第６図の線８−８に沿う第６図の断面を示すと共にＢＯ
３ＦＥＴ素子に用いられる基本ジャンクションパターン
を示す図、第８ａ図はゲート酸化膜がポリシリコンゲー
トの曲線の領域の終端された短絡であることを示す図、
第９図は第７図の線９−９に沿う断面を示す゛と共に第
１図のトランジスタおよびダイオード用のジャンクショ
ンパターンを示す図、第１０図は第１図のチップの縁部
の一部の頂面図、第１１図は第１０図の線１１−１１に
沿う断面図、第１２図は本発明の第２の実施例の平面図
、第１３図は第１２図の線１３−１３に沿う断面図、第
１４図は第５゜６．８，１．２および１３図のチップに
組込まれる第２実施例を示す図、第１５図は本発明の光
発生スタックに用いられる単結晶シリコンの単一ウニ−
・・の頂面図、第１６図は第１５図の線１６−１６　Ｋ
　Ｇう断面図、第１７図は表面を酸化した後で一表面上
にフォトレジストマスクを形成した後の第１６図のウェ
ーハを示す図、第１８図はウェーハの一表面から酸化膜
層を除去した後の第１７図のウェーハを示す図、第２０
図は一表面にフォトレジストマスクが形成され且つ他の
面から酸化膜層が除去された後の第１９図のウェーハを
示す図、第２１図は第２０図のウェーハの露出面に非常
に高濃度のＮ十領域を形成した後のウェーハの状態を示
す図、第２２図はウェーハから全ての酸化物が除去され
た後の第２０図のウェーハを示す図、第２３図はそれぞ
れが第２２図のウェーハと同じウェーハで介挿されたア
ルミニウム箔および両端のアルミニウム接点と共に形成
されたスタックを示す図、第２４図はスタックが共にア
ロイされた後第２３図のスタックから切断された平行６
面体状の単一の従来のスラブすなわちスタックを示す図
、第２５図はプラスチックハウジング内に収容された第
２４図の充電圧絶縁器の頂面図、第２６図は第２５図の
線２６−２６に清う断面図、第２７図は第２４図のスタ
ックの断面を示すと共に切断後の鋸損傷の様子な示す図
である。 １９・・光電圧ダイオード、２ｏ・・充電圧絶縁器、２
１−　ＬＥＤ　、　２４　・ＢＯＳＦＥＴ　、　３０．
３１　川ＭＯＳＦＥＴ　１５０゜５１、．８０．８１・
・ドレイン、５４，５５．５８・・ドレインフィンガ、
５６・・・ソースフィンガ、　６０・・・基板ハツト、
６１・・ゲートバンド、７２ａ、７２ｂ・・チャネル領
域１、８２，８３，１１３，１１４，１３３，１３４−
Ｎ＋領領域９０．９１　・ポリシリコンゲート、１１１
，１１２・・・Ｐ形拡散、１３０・・Ｐ十領域、２００
・・・ＮＰＮ　トランジスタ、２０１・・・Ｐチャネル
ＭＯ８ＦＥＴ　、　２０２−＝抵抗、３２１，３３１　
・酸化膜、３３２・・・フォトレジスト層、３４０　、
３４１、．３４２・・ウェーハ、３４４．．３４５，３
５２，３５３，３６１，３６２・・電極、３５１・・ス
ラブ、３６０　＝・ＬＥＤ　１４０１，４０２−・・端
部、４１０，４４１　＝・エポキシ塊。 ほか１名 ケート帯しＥ　（Ｖ） −フ遅Ｆとシｉヲａ− 三丁Ｉし■ン市ｊ−［τμＴ　（方式）昭和６０年２月
２７日 特許庁長官　殿 ２、発明の名称 固体素工リレー回路 ３、補正をづる名 事件との関係　出　願　人 氏名（名称）　インターナショナル・レクヂファイψ−
・］−ボレーション ４、代Ｊ！１１人 住　所　束宗都港区南ｖｊ山−丁目１番１号５、補正命
令のＩｆｆζ１（自発） （発送口）昭和　年　月　［１ 髪

Claims (1)

1. 【特許請求の範囲】 （１）人力伺勢端子を有するＬＥＤ手段と、このＬＥＤ
   手段に光学的に結合されて電気的には絶縁されておシ前
   記ＬＥＤ手段による照光に応動して生じる電圧を生じる
   正および負の出力端子を有する光電圧堆とを有する充電
   圧絶縁回路をそなえだ光電圧作動固体素子リレー回路に
   おいて、 第１および第２の出力電力端子、ゲート端子および基板
   端子を有し前記出力端子間が約５０（Ｖ）より高い電圧
   に耐え且つ前記ゲートおよび基板端子間に約１〔■〕よ
   り高い電圧が与えられることに応動して導通状態に切換
   わる双方向性出力半導体電界効果トランジスタと、 前記正および負の出力端子間に接続された約１００（Ｋ
   Ω〕を超える値の抵抗と、 前記光電圧堆の正端子に接続されたアノードおよび前記
   ゲート端子に接続されたカソードを有するダイオードと
   、 前記ダイオードの前記アノードに接続されたベース、前
   記ダイオードの前記カソードに接続されたエミッタおよ
   び前記基板端子に接続されだコレクタを有する高利得ト
   ランジスタとをそなえ、前記光電圧堆からの出力の発生
   で前記電界効果トランジスタを高速でターンオ・させる
   のに充分な電力を形成し、且つ前記光電圧堆の電圧出力
   が所定値より低くなったとき前記高利得トランジスタが
   ターンオンして前記リレー回路人力インピーダンスを減
   少させるようにしたことを特徴とする固体素子リレー回
   路。 （２、特許請求の範囲第１項記載の回路ておいで、前記
   高利得トランジスタはＰＮＰ　）ランジスタである回路
   。 （３）特許請求の範囲第２項記載の回路において、前詰
   電界効果トランジスタ、前記ダイオード、前記ＰＮＰ　
   ）ランジスタおよび前記抵抗はシリコンの単一チップ内
   に形成された集積要素である回路。 （４）特許請求の範囲第１項、第２項まだは第３項記載
   の回路において、前記電界効果トランジスタはオフ時に
   無視し得る漏洩電流しか流さず出力端子間に約２５〔Ω
   〕より少い導通抵抗を有する金属酸化物電界効果トラン
   ジスタである回路。 （５）一方の導電形式の高抵抗率本体を有する双方向導
   通絶縁ゲート電界効果トランジスタにおいて、前記本体
   への注入および処理により形成された他の導電形式の浅
   い高抵抗率注入領域と、この注入領域に形成された前記
   他の導電形式の第１および第２の横方向に配されたドレ
   イン領域と、前記注入領域中に形成され前記ドレイン領
   域の中央に離間して配され前記注入領域を貫通して延び
   る前記一方の導電形式の中央領域と、この中央領域の表
   面に形成され前記一方の導電形式から前記他方の導電形
   式に反転される前記中央領域中のチャネルを画成する前
   記他の導電形式のソース領域と、前記注入領域の表面上
   に配され前記チャネルおよびこ、のチャネル上に配され
   たゲート絶縁層に整列された絶縁ゲートと、それぞれ前
   記第１および第２のドレイン領域に接続された第１°お
   よび第２のドレイン電極と、前記ソース領域および前記
   中央領域に接続されたソース電極とをそなえ、前記ソー
   ス電極は前記ゲート手段に隣合うが絶縁されて配され前
   記ゲート手段への電圧により前記チャネルが反転された
   とき前記ドレイン電極間および前記ソース電極を介して
   電流が流れるようにした双方向導通絶縁ゲート電界効果
   トランジスタ。 （６）　特許請求の範囲第５項記載の素子において、前
   記一方の導電形式はＰ型であり前記他の導電形式はＮ型
   である素子。 （７）特許請求の範囲第５項および第６項記載の素子に
   おいて、前記注入領域は約５〔μｍ〕の深さである素子
   。 （８）特許請求の範囲第５項、第６項および第７頂記載
   の素子において、前記ゲート絶縁層は約７００（Ｘ）の
   厚さを有する素子。 （９）特許請求の範囲第５項、第６項、第７項および第
   ８項記載の素子において、前記ソース手段は前記中央領
   域中に第１および第２の各チャネルを画成する２つの離
   間したソース領域を有する素子。 Ｑｌ　特許請求の範囲第９項記載の素子において、前記
   中央領域の低導電率部の横方向縁部は前記ソース領域と
   同じ拡散窓によって画成され前記ソース領域に自己整列
   される素子。 ａυ　特許請求の範囲第１項乃至第１０項の何れかに記
   載の素子において、前記ドレイン領域、前記中央領域、
   および前記ソース領域は互いに離間された平行な細長い
   ストリップを有する素子。 ａ２、特許請求の範囲第１１項記載の素子において、前
   記中央領域の両側に配され前記第１および第２のドレイ
   ン領域から軸方向に配され、前記中央領域およびその前
   記ソース領域は前記第１および第２のドレイン領域間に
   配された前記中央領域の一端から延びる第１の部分なら
   びに前記第３および第４のドレイン領域間に配された他
   端から延びる第２の部分を有する第３および第４のドレ
   イン領域と、この第３および第４のドレイン領域に接続
   された第３および第４のドレイン電極とをそなえ、前記
   第１および第２のドレイン電極は互いに接続されて第１
   の共通電力端子を形成し、前記第３および第４のドレイ
   ン領域は互いに接続されて第２の共通電力端子を形成し
   、前記チャネルが反転したとき前記第１および第２の電
   力端子間に双方向性電流が流れるようにした素子。 （１３１特許請求の範囲第１２項の素子において、前記
   第１および第２のドレイン領域は前記第１および第２の
   ドレイン領域と断面において略々同一の複数のフィンガ
   を有する第１の櫛歯形ドレイン領域の要素であシ、前記
   第３および第４のドレイン領域は前記第３および第４０
   ドレイン領域に略々同一の複数のフィンガを有する第２
   の櫛歯形ドレイン領域の要素であり、中央領域、ソース
   領域およびチャネル領域の各々は前記第１および第２の
   櫛歯形ドレイン領域のフィンガの６対である素子。 ０４　特許請求の範囲第１項乃至第１３項の何れかに記
   載の素子におい“て、前記本体中に集積されたダイオー
   ドおよびＰＮＰ　トランジスタをそなえ、・前記ダイオ
   ードは前記注入領域内に形成されたＰ形ダイオード領域
   および前記Ｐ形ダイオード領域内に形成されたＮ影領域
   を有し、前記ＰＮＰ　）ランジスタは前記注入領域内に
   形成されたＰ形トランジスタエミッタ領域、前記注入領
   域で構成される前記ＰＮＰ　トランジスタのベース領域
   および前記Ｐ形本体で構成された前記ＰＮＰ　トランジ
   スタのコレクタ領域を有する素子。 ０９　特許請求の範囲第１４項記載の素子において、前
   記本体に組込まれた抵抗をそなえ、前記抵抗は前記本体
   の表面外縁の少くとも一部の周りに延びる絶縁された高
   抵抗率ス）　ＩＪランプらなる素子。 （１ｅ　一方の導電形式の高抵抗率の本体と、この本体
   の頂部上の他の導電形式の浅い高抵抗率のデプリーショ
   ン層と、隣合う端部が互いに離間されて前記デプリーシ
   ョン層の表面中に形成された前記他の導電形式の第１お
   よび第２の細長いドレイン領域と、前記デプリーション
   層の表面に形成され前記第１および第２のドレイン領域
   に平行に且つ横方向に離間して延び一方を他方から分割
   する前記一方の導電形式の細長い中央領域と、前記中央
   領域の表面に形成され同一面上に延びる前記一方の導電
   形式のソース領域と、前記中央領域の縁部から離間して
   前記他の導電形式から前記一方の導電形式へ反転され得
   る細長いチャネルを画成する前記ソース領域の縁部と、
   前記本体の表面上で前記細長いチャネルを覆う頂部にゲ
   ート電極を有するゲート絶縁層と、前記第１および第２
   のドレイン領域に接続された第１および第２のドレイン
   電極とをそなえζ 前記チャネルが反転したとき前記第１および第２のドレ
   イン電極間を双方向に電流が流れるようにした素子。 αη　特許請求の範囲第１６項記載の素子において、前
   記ソース領域に接続された細長いソース電極をそなえ、
   このソース電極は前記ゲート電極に隣合ってはいるが絶
   縁されて配された素子。 ａυ　特許請求の範囲第１６項の素子において、前記第
   １および第２のドレイン領域はそれぞれが前記第１およ
   び第２の領域に断面で同一の複数の平行フィンガを有す
   る第１および第２の櫛歯形ドレイン領域であり、前記中
   央領域および前記ソース領域と同一の細長い中央領域お
   よびソース領域は前記第１および第２の櫛歯形ドレイン
   領域の各々における隣合う対のドレイン領域フィンガ間
   に配されてなる素子。 （ＩＩ　Ｌ、Ｆ、Ｄ放射源と、矩形平行６面体状で直列
   接続されたジャンクションを有する光電圧スタックと、
   前記ＬＥＤおよび光電圧スタックを収容する〕・ウジン
   グとをそなえ、前記ＬＥＤは前記光電圧スタックとの間
   に所望の絶縁を得るために約０．５（ｍ）よりも多く前
   記光電圧スタックから離間されており、前記ＬＥＤは前
   記スタックの１つの垂直側部の中央に配され前記スタッ
   クの少くとも前記１つの垂直側部を照光するように構成
   され、前記スタックは約３．８１　（ｍｗｉ　）より少
   いかなり低い高さを有し前記ＬＥＤによる前記スタック
   の少くとも１つの垂直側部の照光の均一性を改善し、前
   記スタックは複数の同一の単結晶シリコンチップの垂直
   スタックからなυ、前記チップの各々は平らな第１およ
   び第２の表面を有する薄い本体をそなえる充電圧絶縁器
   において、 前記チップの各々はＰ型導電材の主たる本体部分を有し
   、前記チップの各々は前記第１の表面の略々全表面領域
   に亘って均一な深さまでその前記第１表面中に延びる浅
   いＮ型拡散を有し、前記チップの各々は前記第２の表面
   の略々全表面に亘って均一な深さまでその前記第２表面
   中に延びる前記Ｐ型本体よシも実質的に高い導電率の浅
   いＰ土層を有するものであり、しかも 前記スタックの隣合うチップ間に配された、前記チップ
   の各々の順方向導通方向が同一方向となるように前記ス
   タックを一緒に機械的および電気的に接続する複数の高
   導電率層と、前記スタックの垂直側部の一表面の少くと
   も一部に沼って露出され前記スタックの端部照光を行う
   前記Ｐ型本体と前記チップの各々の前記Ｐ型層と前記Ｎ
   型層との間のジャンクションの縁部と、前記スタックの
   両端上の第１および第２の電極とをそなえたことを特徴
   とする充電圧絶縁器。 （２Ｇ　特許請求の範囲第１９項記載の素子において、
   前記チップの各々の厚さは前記チップの前記垂直側部に
   対する放射に応動して前記本体内に形成される小数キャ
   リアの平均拡散長より小さい素子。 ＋２１）　光電圧スタックが複数の同一である単結晶シ
   リコンチップの垂直スタックからなり、前記チップの各
   々は平らな第１および第２の平行な面を有する薄い本体
   を有する半導体素子の制御に関して使用される光電圧ス
   タックにおいて、 前記チップの各々は長寿命Ｐ導電性材料の主たる本体部
   分であシ、前記チップの各々は前記第１の面の略々全表
   面に亘って均一な深さ１で前記第１の血中に延びる浅い
   Ｎ十拡散層を有するものであり、しかも 前記スタックの隣合うチップ間に配され、前記チップの
   各々の順導通方向が同一方向となるように前記スタック
   を機械的および電気的に一緒に接続する複数の高導電率
   層と、前記スタックの垂直側部の一面の少くとも一部に
   清って露出され前記スタックの縁部照光を行う前記Ｐ型
   本体と、前記チア　７’の各々の前記Ｎ土層との間のジ
   ャンクションの縁部と、前記スタックの両端の第ｊおよ
   び第２の電極とをそなえたことを特徴とする光電圧スタ
   ック。 （２り　特許請求の範囲第２１項記載の素子において、
   前記チップの各々は前記第２の面の略々全表面に亘って
   均一な深さまでその前記第２の血中に延びる前記Ｐ型本
   体のそれより略々高い導電率の浅いＰ十拡散層を有する
   素子。 （ハ）　特許請求の範囲第２１項および第２２項記載の
   素子において、前記チイプの各々の厚さは前記チップの
   前記垂直側部への放射に応じて前記本体中で形成される
   小数キャリアの平均拡散長より小さく、前記Ｐ土層は前
   記Ｐ型本体および前記Ｎ土層によって形成される収集ジ
   ャンクションに向けて小数変化キャリアを反射する反射
   器として作用するようにした素子。 Ｉ２４１　特許請求の範囲第２１項、第２２項および第
   ２３項記載の素子において、前記Ｎ土層は約１×１０２
   ０乃至４×１０２０〔原子／ｄ〕の不純物が前記第１の
   面に存在することにより画成される導電率を有し、前記
   Ｎ土層はアルミニウム箔にアロイされたときにＰ導電形
   式に変化しないようにしたことを特徴とする素子。 （ハ）特許請求の範囲第２１項、第２２項、第２３項お
   よび第２４項記載の素子において、前記複数の高導電率
   層は約０．０２５４（朋）の厚さの箔からなり、且つア
   ルミニウム、アルミニウム合金およびアルミニウムシリ
   コン低融点材料からなる群から選ばれた物質で構成され
   た素子。 （至）特許請求の範囲第２１項乃至第２５項の何れかに
   記載の素子において、前記チップは約０．２３より薄い
   厚さであり、前記スタックは約１５より少いチップから
   なる素子。 ＠　特許請求の範囲第２６項記載の素子において、前記
   Ｎ土層は拡散されたリンネ純物で形成され、このリンネ
   純物は前記Ｐ型本体内の金属イオンに対しゲッタとして
   作用し、前記Ｐ型本体の寿命を延ばすようにした素子。 ０Ｑ　電力用金属酸化膜半導体電界効果トランジスタを
   急速にスイッチオンし且つスイッチオフするスイッチン
   グ回路であり、前記トランジスタはドレイン、ソースお
   よびゲート電極を有し、前記スイッチング回路は高、低
   の入力電圧間を切換え得る第１および第２の端子、ダイ
   オードならびに第１、第２の電極および制御電極を持っ
   たスイッチングトランジスタを有する入力単方向性電圧
   源をそなえるものにおいて、 前記電圧源の前記第１および第２の端子、前記タイオー
   ドならびに前記電力用トランジスタの前記ゲートおよび
   ソース電極は閉じた直列回路として接続され、前記電圧
   源が前記高電圧に切換えられたとき前記電圧源からの電
   流は前記ダイオードを介して前記トランジスタのゲート
   容量を充電するように流れ、前記スイッチングトランジ
   スタの前記第１および第２の電極は前記電力用トランジ
   スタの前記ゲートおよびソース電極に接続され、前記制
   御電極は前記電圧源の前記第１端子に接続され、前記ス
   イッチングトランジスタは前記電圧源の電圧が前記高電
   圧から前記低電圧に低下したとき前記ゲート容量両端間
   に放電路を画成するようにスイッチオンするようにした
   スイッチング回路。 翰　特許請求の範囲第２８項の回路において、前記出力
   トランジスタの前記ゲートおよびソース電極間に接続さ
   れたクランプ回路をそなえ、このクランプ回路は前記ド
   レインとソースとの間の電圧のｄ　Ｖ／ｄ　ｔが所定値
   を超えるとき前記出力トランジスタの寄生ドレイン−ゲ
   ート容量中のミラー電流を側路するものである回路。 （至）特許請求の範囲第２９項記載の回路において、前
   記クランプ回路は直列接続された抵抗およびコンデンサ
   ならびにこれら抵抗およびコンデンサに並列接続された
   トランジスタをそなえ、制御電極を有する前記トランジ
   スタは前記抵抗とコンデンサとの間の接続点に接続され
   た回路。