JPH07120932B2 - 位相比較回路 - Google Patents
位相比較回路Info
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- JPH07120932B2 JPH07120932B2 JP61231204A JP23120486A JPH07120932B2 JP H07120932 B2 JPH07120932 B2 JP H07120932B2 JP 61231204 A JP61231204 A JP 61231204A JP 23120486 A JP23120486 A JP 23120486A JP H07120932 B2 JPH07120932 B2 JP H07120932B2
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- flip
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は位相比較回路に係り、時にデジタル通信のタイ
ミング抽出用PLL（Phas−Lock Loop）に好適な位相比較
回路に関する。
ミング抽出用PLL（Phas−Lock Loop）に好適な位相比較
回路に関する。
従来、デジタル通信のタイミング抽出に適用されるPLL
の位相比較回路についてはアイ・イー・イー・イージヤ
ーナルオンセレクテドインコミユニケーシヨンズ，エス
エーシー1,No5（1983年）第723頁から第733頁（IEEE,J,
on selected in co munications,SAC−1 No.5（1983）P
P723−733）に開示されている。この従来の位相比較回
路の構成を第７図，第８図により説明する。
の位相比較回路についてはアイ・イー・イー・イージヤ
ーナルオンセレクテドインコミユニケーシヨンズ，エス
エーシー1,No5（1983年）第723頁から第733頁（IEEE,J,
on selected in co munications,SAC−1 No.5（1983）P
P723−733）に開示されている。この従来の位相比較回
路の構成を第７図，第８図により説明する。
従来の位相比較回路は図に示すように、フリツプフロツ
プ回路150,250と２入力OR回路350から成つており、第８
図のように動作する。
プ回路150,250と２入力OR回路350から成つており、第８
図のように動作する。
第８図に示すように、シリアルデータ列である第１の信
号100と、第１の信号の周波数の最大値の２倍以上の周
波数を有する第２の信号200を仮定すると、第１の出力
信号160は該信号100の立上りで“1"となり、第２の出力
信号260は該信号160が“1"になると該信号200の立上り
で“1"となる。該信号260が“1"となると該フリツプフ
ロツプ回路150はクリヤされ、該信号160は“0"となる。
該フリツプフロツプ回路250は該信号160,200が共に“0"
のときにクリヤされて“0"となる。
号100と、第１の信号の周波数の最大値の２倍以上の周
波数を有する第２の信号200を仮定すると、第１の出力
信号160は該信号100の立上りで“1"となり、第２の出力
信号260は該信号160が“1"になると該信号200の立上り
で“1"となる。該信号260が“1"となると該フリツプフ
ロツプ回路150はクリヤされ、該信号160は“0"となる。
該フリツプフロツプ回路250は該信号160,200が共に“0"
のときにクリヤされて“0"となる。
以上の結果、該信号160のパルス幅TUは該信号200が“0"
となる時間をTL、位相差をｔζとすると次式で示され
る。
となる時間をTL、位相差をｔζとすると次式で示され
る。
TU＝TL−ｔζ ……………（１） 一方、該信号260のパルス幅TDは該信号200が“1"となる
時間THと等しい。このため、該パルス幅TDとTUの差は次
式となる。
時間THと等しい。このため、該パルス幅TDとTUの差は次
式となる。
TD−TU＝ｔζ＋TH−TL ……（２） （２）式から、該パルス幅TDとTUの差は位相差ｔζと時
間差TH−TLの和で示される。ここで、時間差TH−TLは該
信号200のデユーテイ比で変化し、デユーテイ比が50％
のとき零となる。このため、位相差ｔζは該パルス幅
TD,TUの差により求めることができるが、該信号200のデ
ユーテイ比の影響を受ける。
間差TH−TLの和で示される。ここで、時間差TH−TLは該
信号200のデユーテイ比で変化し、デユーテイ比が50％
のとき零となる。このため、位相差ｔζは該パルス幅
TD,TUの差により求めることができるが、該信号200のデ
ユーテイ比の影響を受ける。
また、図から、該第１の出力信号120の立下りと該第２
の出力信号260の立上りのタイミングは等しい。このた
め、高速化すると該信号120と260は相互に干渉し、該パ
ルス幅TU,TDが変化する。
の出力信号260の立上りのタイミングは等しい。このた
め、高速化すると該信号120と260は相互に干渉し、該パ
ルス幅TU,TDが変化する。
上記従来技術は第２の入力信号のデユーテイ比や、第1,
第２の出力信号の相互干渉について配慮がされていない
ため、検出した位相信号はこれらの影響を受ける問題が
あり、位相比較回路の高速化は困難であつた。
第２の出力信号の相互干渉について配慮がされていない
ため、検出した位相信号はこれらの影響を受ける問題が
あり、位相比較回路の高速化は困難であつた。
本発明の目的は上記デユーティ比や信号の相互干渉の影
響を受けずに、安定で、高速な位相比較回路を提供する
ことにある。
響を受けずに、安定で、高速な位相比較回路を提供する
ことにある。
上記目的は主にフリツプフロツプ回路で構成される第１
〜第４の手段で、第１の信号の変化点T1と第２の信号の
第１〜第３の変化点T2〜T4を検出し、論理回路で構成す
る第5,第６の手段で該T1とT2の時間差と該T3とT4の時間
差を検出することにより、達成される。
〜第４の手段で、第１の信号の変化点T1と第２の信号の
第１〜第３の変化点T2〜T4を検出し、論理回路で構成す
る第5,第６の手段で該T1とT2の時間差と該T3とT4の時間
差を検出することにより、達成される。
前記第１〜第４の手段は信号の各変化点T1〜T4で変化す
るよう動作する。それによつて、前記第5,6の手段は前
記変化点T1,T2間のパルス信号と前記変化点T3とT4間の
パルス信号を出力するよう動作する。ここで、該第5,6
で発生する出力パルスは前記第２の信号が“0"又は“1"
のタイミングで出力されるので、前記第２の信号のデユ
ーティ比や、出力パルスの相互干渉で検出した位相信号
は変化しない。
るよう動作する。それによつて、前記第5,6の手段は前
記変化点T1,T2間のパルス信号と前記変化点T3とT4間の
パルス信号を出力するよう動作する。ここで、該第5,6
で発生する出力パルスは前記第２の信号が“0"又は“1"
のタイミングで出力されるので、前記第２の信号のデユ
ーティ比や、出力パルスの相互干渉で検出した位相信号
は変化しない。
以下、本発明の一実施例を第１図，第２図により説明す
る。
る。
本実施例は第１図に示すように、第１の信号100の変化
点を検出する手段10、第２の信号200の第１〜第３の変
化点T2〜T4を検出する手段、20,30,40,該変化点T1とT2
の時間差を検出する手段50、該変化点T3とT4の時間差を
検出する手段60から成り、該手段10〜60はフリツプフロ
ツプ11,21,31,41、インバータ回路22,42、２入力AND回
路51,61で構成し、第２図に示すように動作する。
点を検出する手段10、第２の信号200の第１〜第３の変
化点T2〜T4を検出する手段、20,30,40,該変化点T1とT2
の時間差を検出する手段50、該変化点T3とT4の時間差を
検出する手段60から成り、該手段10〜60はフリツプフロ
ツプ11,21,31,41、インバータ回路22,42、２入力AND回
路51,61で構成し、第２図に示すように動作する。
ここで、フリツプフロツプ回路はＴ入力端子の立上りの
タイミングでＤ入力の状態をＱ出力にセツトするよう動
作する。また、▲▼入力端子が“0"のときＱ出力は
“0"となり、Ｑ出力と出力は常に反転状態となる。
タイミングでＤ入力の状態をＱ出力にセツトするよう動
作する。また、▲▼入力端子が“0"のときＱ出力は
“0"となり、Ｑ出力と出力は常に反転状態となる。
該フリツプフロツプ11のＱ出力110は該信号100の立上り
で“1"となり、第１の信号の変化点T1を検出する。
で“1"となり、第１の信号の変化点T1を検出する。
該フリツプフロツプ21,41のＴ入力端子は、それぞれイ
ンバータ22,42を介して該信号200と接続している。この
ため、該フリツプフロツプ21,41は該信号200の立下りで
動作する。
ンバータ22,42を介して該信号200と接続している。この
ため、該フリツプフロツプ21,41は該信号200の立下りで
動作する。
該フリツプフロツプ21のＤ入力端子には該Ｑ出力信号11
0が入力されるので、Ｑ出力210は該変化点T1の後の該信
号200の立下りで“1"となり、第２の信号の第１の変化
点T2を検出する。
0が入力されるので、Ｑ出力210は該変化点T1の後の該信
号200の立下りで“1"となり、第２の信号の第１の変化
点T2を検出する。
該フリツプフロツプ31のＤ入力端子には該Ｑ出力210が
入力されるので、Ｑ出310は該信号200の立上りで“1"と
なり、第２の信号の第２の変化点T3を検出する。
入力されるので、Ｑ出310は該信号200の立上りで“1"と
なり、第２の信号の第２の変化点T3を検出する。
さらに、該フリツプフロツプ41のＤ入力端子には該Ｑ出
力310が入力されるので、Ｑ出力410は該信号200の立下
りで“1"となり、第２の信号の第３の変化点T4を検出す
る。
力310が入力されるので、Ｑ出力410は該信号200の立下
りで“1"となり、第２の信号の第３の変化点T4を検出す
る。
一方、該フリツプフロツプ11のＱ出力110は該フリツプ
フロツプ21の出力が“0"でリセツトされるので、該Ｑ
出力210が“1"のとき、該Ｑ出力110は“0"となる。以
後、該信号200の変化点でフリツプフロツプ21,31,41の
Ｑ出力210,310,410は順に“0"となる。
フロツプ21の出力が“0"でリセツトされるので、該Ｑ
出力210が“1"のとき、該Ｑ出力110は“0"となる。以
後、該信号200の変化点でフリツプフロツプ21,31,41の
Ｑ出力210,310,410は順に“0"となる。
２入力AND回路51の出力510は該フリツプフロツプ11のＱ
出力110が“1"でかつ、該フリツプフロツプ21のＱ出力2
10が“0"のとき“1"となり、２入力AND回路61の出力610
は該フリツプフロツク31のＱ出力310が“1"でかつ、該
フリツプフロツプ410のＱ出力410が“0"のときに“1"と
なる。
出力110が“1"でかつ、該フリツプフロツプ21のＱ出力2
10が“0"のとき“1"となり、２入力AND回路61の出力610
は該フリツプフロツク31のＱ出力310が“1"でかつ、該
フリツプフロツプ410のＱ出力410が“0"のときに“1"と
なる。
すなわち、該出力510のパルス幅は該変化的T1とT2の時
間差となり、該出力610のパルス幅は該変化点T3,T4の時
間差となる。
間差となり、該出力610のパルス幅は該変化点T3,T4の時
間差となる。
したがつて、該出力510のパルス幅TUは該信号200の“1"
の期間THと位相差ｔζとの差となり、次式で示される。
の期間THと位相差ｔζとの差となり、次式で示される。
TU＝TH-tζ ………（４） 一方、該出力610のパルス幅TDは該期間THと等しく、次
式となる。
式となる。
TD＝TH ………（５） （４），（５）式から、位相差ｔζは次式となる。
ｔζ＝TD−TU ………（６） （６）式により、該信号200のデユーテイ比によつてTH
が変化しても、位相差ｔζは該信号510,610のパルス幅
の差TD−TUで安定に検出することができる。また、該出
力510と610の変化点は同一タイミングでないため、信号
の相互干渉の影響がない。
が変化しても、位相差ｔζは該信号510,610のパルス幅
の差TD−TUで安定に検出することができる。また、該出
力510と610の変化点は同一タイミングでないため、信号
の相互干渉の影響がない。
さらに、該信号100の変化点T1及び該信号200の第１〜第
３の変化点T2〜T3は同種類のフリツプフロツプ回路11,2
1,31,41で検出できるので、各変化点の検出タイミング
は同一の遅れとなり、該信号510,610のパルス幅U TDは
フリツプフロツプの動作遅れの影響を受けない。
３の変化点T2〜T3は同種類のフリツプフロツプ回路11,2
1,31,41で検出できるので、各変化点の検出タイミング
は同一の遅れとなり、該信号510,610のパルス幅U TDは
フリツプフロツプの動作遅れの影響を受けない。
以上のように、本実施例によれば、第２の入力信号のデ
ユーテイ比や出力信号の相互干渉によつて、検出位相差
が変化しないため、誤差の小さな位相比較回路を実現で
きる。
ユーテイ比や出力信号の相互干渉によつて、検出位相差
が変化しないため、誤差の小さな位相比較回路を実現で
きる。
更に、検出位相差はフリツプフロツプ回路の動作遅れに
依存しないため、高速動作の位相比較回路を実現できる
効果がある。
依存しないため、高速動作の位相比較回路を実現できる
効果がある。
次に、本発明の他の実施例を第３図，第４図により説明
する。
する。
本実施例は第２の入力信号200の第１の変化点を検出す
る手段20と該信号200の第３の変化点を検出する手段40
の構成が第１図に示す本発明の一実施例と異なる。ま
た、第１図と同一機能の要素は同一符号で示した。
る手段20と該信号200の第３の変化点を検出する手段40
の構成が第１図に示す本発明の一実施例と異なる。ま
た、第１図と同一機能の要素は同一符号で示した。
該手段20のフリツプフロツプ回路21のＤ入力240はフリ
ツプフロツプ回路11のＱ出力110と第１の入力信号100を
２入力OR回路24を介して接続する。更に、該フリツプフ
ロツプ21の▲▼入力260は該信号100をインバータ回
路25を介した信号と、フリツプフロツプ31のＱ出力310
を２入力NAND回路26を介して接続する。また、フリツプ
フロツプ21と41の出力に相当する信号はＱ出力をイン
バータ回路23,43を介して出力する。
ツプフロツプ回路11のＱ出力110と第１の入力信号100を
２入力OR回路24を介して接続する。更に、該フリツプフ
ロツプ21の▲▼入力260は該信号100をインバータ回
路25を介した信号と、フリツプフロツプ31のＱ出力310
を２入力NAND回路26を介して接続する。また、フリツプ
フロツプ21と41の出力に相当する信号はＱ出力をイン
バータ回路23,43を介して出力する。
以上のように構成した本発明の他の実施例の動作を第４
図の動作タイミング図で説明する。
図の動作タイミング図で説明する。
第４図において、該第１の入力信号100と該第２の入力
信号200の位相差は−ｔとし、フリツプフロツプ回路11,
21,31,41の遅延時間はtdとした。
信号200の位相差は−ｔとし、フリツプフロツプ回路11,
21,31,41の遅延時間はtdとした。
該手段20の該Ｄ入力240は該第１の信号100と該Ｑ出力11
0の論理和であり、第４図の条件では該第１の信号100と
等しい信号となる。また、該フリツプフロツプ回路21の
該▲▼入力260は該第１の信号100の反転信号と該Ｑ
出力310の論理積の反転信号である。このため、該第１
の信号100が、“1"のとき該CL入力260は“1"となり、該
フリツプフロツプ回路21はクリアされない。
0の論理和であり、第４図の条件では該第１の信号100と
等しい信号となる。また、該フリツプフロツプ回路21の
該▲▼入力260は該第１の信号100の反転信号と該Ｑ
出力310の論理積の反転信号である。このため、該第１
の信号100が、“1"のとき該CL入力260は“1"となり、該
フリツプフロツプ回路21はクリアされない。
該フリツプフロツプ21は該第２の信号200の立下りのタ
イミングで動作するので、該フリツプフロツプ21のＱ出
力210は該第１の信号が“1"となり、かつ該第２の信号
が立下がつた時刻のtd後に“1"に反転する。これより、
該手段20は該第２の信号200の第１の変化点を検出でき
る。
イミングで動作するので、該フリツプフロツプ21のＱ出
力210は該第１の信号が“1"となり、かつ該第２の信号
が立下がつた時刻のtd後に“1"に反転する。これより、
該手段20は該第２の信号200の第１の変化点を検出でき
る。
該第１の信号100の変化点を検出する手段10と該第２の
信号200の第2,3の変化点を検出する手段30,40の動作は
基本的に第１図に示す本発明の実施例と等しい。
信号200の第2,3の変化点を検出する手段30,40の動作は
基本的に第１図に示す本発明の実施例と等しい。
つまり、該手段10のＱ出力110は該第１の信号100の立上
り時刻td後に“1"に反転し、該フリツプフロツプ回路21
の該Ｑ出力210が“1"になるとtd後に“0"となる。
り時刻td後に“1"に反転し、該フリツプフロツプ回路21
の該Ｑ出力210が“1"になるとtd後に“0"となる。
該手段20のＱ出力210は該第２の信号が立下がつたtd後
に“1"になつた後、該▲▼入力260が“0"になるとt
d後に“0"となる。
に“1"になつた後、該▲▼入力260が“0"になるとt
d後に“0"となる。
該手段30のＱ出力310は該Ｑ出力210が“1"または“0"と
なり、かつ該第２の信号が立上つた時刻のtd後に“1"ま
たは“0"に反転し、該手段40のＱ出力410は該Ｑ出力310
が“1"または“0"となり、かつ該第２の信号が立下がつ
た時刻のtd後に“1"または“0"に反転する。
なり、かつ該第２の信号が立上つた時刻のtd後に“1"ま
たは“0"に反転し、該手段40のＱ出力410は該Ｑ出力310
が“1"または“0"となり、かつ該第２の信号が立下がつ
た時刻のtd後に“1"または“0"に反転する。
以上のように、該手段10〜40は該第１の信号の変化点、
該第２の信号の第１〜第３の変化点をフリツプフロツプ
回路の動作遅延時間td後に検出できるので、本発明の他
の実施例においても第１図に示す本発明の実施例と同様
の効果がある。
該第２の信号の第１〜第３の変化点をフリツプフロツプ
回路の動作遅延時間td後に検出できるので、本発明の他
の実施例においても第１図に示す本発明の実施例と同様
の効果がある。
さらに、本発明の他の実施例においては、第１の信号の
立上りと第２の信号の立下りタイミングをフリツプフロ
ツプ回路で直接比較する方式なので、上記タイミングが
等しい位相の±πの近傍においても正しく位相差を検出
できる効果がある。
立上りと第２の信号の立下りタイミングをフリツプフロ
ツプ回路で直接比較する方式なので、上記タイミングが
等しい位相の±πの近傍においても正しく位相差を検出
できる効果がある。
なお、第３図の本発明の実施例で、第１の信号100が
“1"となる期間が短いと、この期間に第２の信号200の
立下りタイミングがない場合が生ずる。このとき、該手
段10は動作するが、他は動作しないため、誤動作とな
る。ORゲート24はこの誤動作を防止するものであり、該
手段10が動作したら必ず該手段20が動作するよう、該Ｑ
出力信号110をORゲート24を介して、該フリツプフロツ
プ回路21のＤ入力に供給した。
“1"となる期間が短いと、この期間に第２の信号200の
立下りタイミングがない場合が生ずる。このとき、該手
段10は動作するが、他は動作しないため、誤動作とな
る。ORゲート24はこの誤動作を防止するものであり、該
手段10が動作したら必ず該手段20が動作するよう、該Ｑ
出力信号110をORゲート24を介して、該フリツプフロツ
プ回路21のＤ入力に供給した。
次に本発明の第３の実施例を第５図，第６図により説明
する。
する。
本実施例の構成は第２の信号の第１の変化点を検出する
手段20が第３の変化点を検出する手段も兼ね備えている
点が第１図の本発明の実施例と異なる。なお、第１図と
同一機能の要素は同一符号で示した。
手段20が第３の変化点を検出する手段も兼ね備えている
点が第１図の本発明の実施例と異なる。なお、第１図と
同一機能の要素は同一符号で示した。
本実施例の動作を第６図により説明する。第６図は第１
図の信号100が第２の信号200に対してｔだけ遅れた条件
で示した。
図の信号100が第２の信号200に対してｔだけ遅れた条件
で示した。
該手段10のＱ出力110は該第１の信号100の立上りで“1"
に反転し、該手段30のＱ出力310が“1"になると“0"に
反転する。該手段20のＱ出力210は該Ｑ出力110が“1"で
かつ該第２の信号の立下りのとき“1"に反転し、該第２
の信号の次の立下りのとき“0"に反転する。さらに、該
手段30のＱ出力310は該Ｑ出力210が“1"でかつ該第２の
信号の立上りのとき“1"に反転し、該Ｑ出力210が“0"
のときクリアされ、“0"となる。
に反転し、該手段30のＱ出力310が“1"になると“0"に
反転する。該手段20のＱ出力210は該Ｑ出力110が“1"で
かつ該第２の信号の立下りのとき“1"に反転し、該第２
の信号の次の立下りのとき“0"に反転する。さらに、該
手段30のＱ出力310は該Ｑ出力210が“1"でかつ該第２の
信号の立上りのとき“1"に反転し、該Ｑ出力210が“0"
のときクリアされ、“0"となる。
以上のように、該手段10は該第１の信号の変化点を検出
し、該手段20は該第１の信号の変化点後の該第２の信号
の第１及び第３の変化点を検出し、該手段30は該第２信
号の第２の変化点を検出できる。
し、該手段20は該第１の信号の変化点後の該第２の信号
の第１及び第３の変化点を検出し、該手段30は該第２信
号の第２の変化点を検出できる。
このため、本発明の第２の実施例においても、第１図に
示す本発明の実施例と同様の効果がある。
示す本発明の実施例と同様の効果がある。
本発明によれば入力信号のデユーテイ比や、出力信号の
相互干渉によつて、検出位相が変化しないため、誤差が
小さく、安定な位相比較回路を実現できるとともに、検
出位相はフリツプフロツプ回路の動作遅れに影響されな
いので高速動作の位相比較回路を実現できる効果があ
る。
相互干渉によつて、検出位相が変化しないため、誤差が
小さく、安定な位相比較回路を実現できるとともに、検
出位相はフリツプフロツプ回路の動作遅れに影響されな
いので高速動作の位相比較回路を実現できる効果があ
る。
第１図，第３図，第５図は本発明の実施例を示す図、第
２図，第４図，第６図は本発明の実施例の動作を示す
図、第７図は従来例を示す図、第８図は従来例の動作を
示す図である。 100……第１の信号、200……第２の信号、10……第１の
信号の変化点T1を検出する手段、20……第２の信号の第
１の変化点T2を検出する手段、30……第２の信号の第２
の変化点T3を検出する手段、40……第２の信号の第３の
変化点T4を検出する手段、50……変化点T1とT2の差を検
出する手段、60……変化点T3とT4の差を検出する手段、
510……第１の出力信号、610……第２の出力信号。
２図，第４図，第６図は本発明の実施例の動作を示す
図、第７図は従来例を示す図、第８図は従来例の動作を
示す図である。 100……第１の信号、200……第２の信号、10……第１の
信号の変化点T1を検出する手段、20……第２の信号の第
１の変化点T2を検出する手段、30……第２の信号の第２
の変化点T3を検出する手段、40……第２の信号の第３の
変化点T4を検出する手段、50……変化点T1とT2の差を検
出する手段、60……変化点T3とT4の差を検出する手段、
510……第１の出力信号、610……第２の出力信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 恩田 謙一 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 生島 一郎 東京都千代田区神田駿河台４丁目６番地 株式会社日立製作所内 (56)参考文献 特開 昭58−186244（ＪＰ，Ａ)
Claims (3)
- 【請求項１】シリアルデータ列である第１の信号と、前
記第１の信号の周波数の最大値の２倍以上の周波数を有
する第２の信号を入力し、 前記第１の信号の立上り変化点T1を検出する第１の手段
と、 前記変化点T1の後で、前記第２の信号の立上り変化点T2
を検出する第２の手段と、 前記変化点T2の後で、前記第２の信号の立下り変化点T2
を検出する第３の手段と、 前記変化点T3の後で、前記第２の信号の立上り変化点T4
を検出する第４の手段と、 前記変化点T1とT2の時間差Tuをパルス幅とする信号を出
力する第５の手段と、 前記変化点T3とT4の時間差Tdをパルス幅とする信号を出
力する第６の手段とを有し、 前記第1,第2,第３および第４の手段はそれぞれ第1,第2,
第３および第４のフリップフロップを用いて構成され、 前記第５および第６の手段はそれぞれ第１および第２の
論理回路を用いて構成され、 前記第１のフリップフロップは、前記第１の信号の立上
りタイミングで“1"にセットされ、前記第２のフリップ
フロップが“1"にセットされるタイミングで“0"にセッ
トされ、 前記第２のフリップフロップは、前記第１のフリップフ
ロップが“1"または“0"の時、前記第２の信号の立上り
タイミングで“1"または“0"にセットされ、 前記第３のフリップフロップは、前記第２のフリップフ
ロップが“1"または“0"の時、前記第２の信号の立下り
タイミングで“1"または“0"にセットされ、 前記第４のフリップフロップは、前記第３のフリップフ
ロックが“1"または“0"の時、前記第２の信号の立上り
タイミングで“1"または“0"にセットされ、 前記第１の論理回路は、前記第１のフリップフロップの
非反転出力と前記第２のフリプフロップの反転出力の論
理積を出力し、 第２の論理回路は、縁切第３のフリップフロップの非反
転出力と前記第４のフリップフロップの反転出力の論理
積を出力し、 前記時間差TuとTdの差より前記第１の信号と前記第２の
信号との位相差を検出することを特徴とする位相比較回
路。 - 【請求項２】特許請求の範囲第１項において、前記第２
の手段と前記第４の手段は兼用されることを特徴とする
位相比較回路。 - 【請求項３】特許請求の範囲第１項において、前記第２
のフリップフロップは、前記第１のフリップフロップま
たは第１の信号が“1"または“0"の時、前記第２の信号
の立上りタイミングで“1"または“0"にセットされ、前
記第１の信号が“0"かつ前記第３のフリップフロップが
“1"の時、“0"にセットされることを特徴とする位相比
較回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231204A JPH07120932B2 (ja) | 1986-10-01 | 1986-10-01 | 位相比較回路 |
| CA000530439A CA1282465C (en) | 1986-02-27 | 1987-02-24 | Phase-locked loop |
| US07/019,113 US4774480A (en) | 1986-02-27 | 1987-02-26 | Phase-locked loop having separate smoothing and loop filters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231204A JPH07120932B2 (ja) | 1986-10-01 | 1986-10-01 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6387816A JPS6387816A (ja) | 1988-04-19 |
| JPH07120932B2 true JPH07120932B2 (ja) | 1995-12-20 |
Family
ID=16919970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231204A Expired - Lifetime JPH07120932B2 (ja) | 1986-02-27 | 1986-10-01 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120932B2 (ja) |
-
1986
- 1986-10-01 JP JP61231204A patent/JPH07120932B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6387816A (ja) | 1988-04-19 |
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