JPH07120934B2 - 双方向性スイツチ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、時分割交換機の加入者回路装置等に用いられ
る双方向性スイッチに関するものである。

（従来の技術） 従来、このような分野の技術として、加入者回路装置に
用いられるPNPNスイッチ（サイリスタ）からなる双方向
性スイッチがある。以下、その構成を図を用いて説明す
る。

第２図は従来の双方向性スイッチを含む加入者回路装置
の一構成例を示す図である。

第２図において、１は加入者の電話機で、この電話機１
は伝送線路2,3及び双方向性スイッチ（これを分離スイ
ッチともいう）４を介して給電回路５に接続されてい
る。双方向スイッチ４は、伝送線路2,3と給電回路５と
の間を入，切するもので、伝送線路2,3側に接続される
端子11,12の給電回路５側に接続される端子13,14とを具
えている。端子11,13間には１対のPNPNスイッチ15,16が
逆並列に接続されると共に、端子12,14間にも１対のPNP
Nスイッチ17,18が逆並列に接続されている。

給電回路５は、第２図に示す閉回路に通話用電力を供給
する。双方向性スイッチ４では、通常時、PNPNスイッチ
15,18がオンとなっており、電話機１から給電回路５を
介して他の電話機（図示せず）との通話が行われるが、
伝送線路2,3等に故障が発生した場合等には、各PNPNス
イッチ15〜18をオフとし、電話機１と給電回路５との接
続を切離し、故障箇所を調べ、修理が行われる。

このような加入者回路装置では、通常の通話時には図中
Ａで示す方向、即ち給電回路５、PNPNスイッチ15、伝送
線路２、電話機１、伝送線路３、PNPNスイッチ18、給電
回路５に、通話用電力と音声信号からなるループ電流が
流れる。

ところで、伝送線路2,3はマンホール等の共用溝に設置
されることが多く、この場合、隣接して敷設された電力
線等の影響で交流誘導を受けることがある。該伝送線路
2,3にこの交流誘導電流が前述したループ電流より大き
く重畳されると、通話電流が反転し、PNPNスイッチ15,1
8がカットオフするが、それと同時にPNPNスイッチ16,17
が導通するので、第２図の方向Ｂへ電流が流れ、通話が
保持される。

（発明が解決しようとする問題点） しかしながら、上記構成の双方向性スイッチ４では、そ
の電流・電圧特性曲線が第３図のような曲線A1であるた
め、PNPNスイッチ15,18からPNPNスイッチ16,17へ動作が
移行するとき、交流誘導入力信号B1が歪みを受けて出力
信号C1となる。そのため、その出力信号C1に音声信号が
重畳されたとき、信号歪みが発生してS/N比（信号対雑
比）が大幅に劣化し、通話品質が著しく損なわれるとい
う問題点があった。

本発明は、前記従来技術が持っていた問題点として、加
入者側電話機への給電電流を越える大振幅の交流誘導電
流が重畳されたときに非線形歪みが発生し、S/N特性が
劣化するという点について解決した双方向性スイッチを
提供するものである。

（問題点を解決するための手段） 本発明は、前記問題を解決するために、第１の端子と第
２の端子との間を導通させる双方向性スイッチにおい
て、フォース電流源に接続された第１のノードと、シン
ク電流源に接続された第２のノードと、第１の直列接続
点に接続されたソース、前記第１の端子に接続されたド
レイン、前記第１のノードに接続されたゲート、および
該第１の直列接続点に接続されたバックゲートを有する
第１のＮチャンネルMOSトランジスタ（以下、NMOSとい
う）と、前記第１の直列接続点に接続されたソース、前
記第２の端子に接続されたドレイン、前記第１のノード
に接続されたゲート、および前記第１の直列接続点に接
続されたバックゲートを有する第２のNMOSと、第２の直
列接続点に接続されたソース、前記第１の端子に接続さ
れたドレイン、前記第２のノードに接続されたゲート、
および該第２の直列接続点に接続されたバックゲートを
有する第１のＰチャンネルMOSトランジスタ（以下、PMO
Sという）と、前記第２の直列接続点に接続されたソー
ス、前記第２の端子に接続されたドレイン、前記第２の
ノードに接続されたゲート、および前記第２の直列接続
点に接続されたバックゲートを有する第２のPMOSとを、
備えている。

さらに、前記第１のノードと前記第１の端子との間に接
続され、前記フォース電流源から前記第１の端子へ流れ
る電流に基づき前記第１のNMOSのゲートとドレインとの
間に所定のバイアス電圧を発生させる第１のバイアス回
路と、前記第１のノードと前記第２の端子との間に接続
され、前記フォース電流源から前記第２の端子へ流れる
電流に基づき前記第２のNMOSのゲートとドレインとの間
に所定のバイアス電圧を発生させる第２のバイアス回路
と、前記第１の端子と前記第２のノードとの間に接続さ
れ、前記第１の端子から前記シンク電流源へ流れる電流
に基づき前記第１のPMOSのドレインとゲートとの間に所
定のバイアス電圧を発生させる第３のバイアス回路と、
前記第２の端子と前記第２のノードとの間に接続され、
前記第２の端子から前記シンク電流源へ流れる電流に基
づき前記第２のPMOSのドレインとゲートとの間に所定の
バイアス電圧を発生させる第４のバイアス回路とが、設
けられている。

例えば、前記第１および第２のバイアス回路の各々は、
前記フォース電流源に対して順方向のダイオードの抵抗
との直列回路で構成され、さらに、前記第３および第４
のバイアス回路の各々は、前記シンク電流源に対して順
方向のダイオードと抵抗との直列回路で構成されてい
る。

（作 用） 本発明は、以上のように双方向性スイッチを構成したの
で、第1,第2,第3,第４のバイアス回路は、第１と第２の
端子の電位の大小にかかわらず、第１および第２のNMOS
と第１および第２のPMOSとのいずれか、または両者をオ
ン状態にするようにそれらにバイアス電圧を印加して第
１と第２の端子間をオン状態にする。これらの第1,第２
のNMOSおよび第1,第２のPMOSは、その電流・電圧特性が
直線的であるため、第１または第２の端子に入力される
信号は歪みを受けることなく、第２または第１の端子か
ら出力される。従って、前記問題点を除去できるのであ
る。

（実施例） 第１図は、本発明の実施例を示す双方向性スイッチの回
路図である。

この双方向スイッチは、第２図の伝送線路２または３に
接続される第１の端子21と、第２図の給電回路５に接続
される第２の端子22とを具えている。

第１と第２の端子21,22間には、直列接続された第１お
よび第２のNMOS23,24と、直列接続された第１および第
２のPMOS25,26とが、並列に接続されている。各MOS23〜
26のゲート・ドレイン間には、第1,第2,第3,第４のバイ
アス回路27,28,29,30がそれぞれ接続されている。さら
に、第１および第２のバイアス回路27,28にはそれに一
定電流を供給するフォース電流源31が、また第３および
第４のバイアス回路29,30にはそのバイアス回路29,30か
ら一定電流を引き込むシンク電流源32が、それぞれ接続
されている。以下、接続状態をさらに説明する。

NMOS23,24およびPMOS25,26は、直線的な電流・電圧特性
を有するトランジスタで、そのドレイン・ソース間およ
びドレイン・ゲート間の耐圧が、例えば500〜600V程度
である。

第１のNMOS23は、そのドレインが第１の端子21に、その
ソースが自己のバックゲートと第１の直列接続点に、そ
のゲートが第１のノードを介してフォース電流源31にそ
れぞれ接続されている。第２のNMOS24は、そのソースが
自己のバックゲートと第１の直列接続点を介して第１の
NMOS23のソースとに、そのドレインが第２の端子22に、
そのゲートが第１のノードを介してフォース電流源31に
それぞれ接続されている。第１のPMOS25は、そのドレイ
ンが第１の端子21に、そのソースが自己のバックゲート
の第２の直列接続点に、そのゲートが第２のノードを介
してシンク電流源32にそれぞれ接続されている。第２の
PMOS26は、そのソースが自己のバックゲートと第２の直
列接続点を介して第１のPMOS25のソースとに、そのドレ
インが第２の端子に、そのゲートが、第２のノードを介
してシンク電流源32にそれぞれ接続されている。

第１と第２のバイアス回路27,28は、フォース電流源31
から供給される一定電流を電圧に変換する回路であり、
例えばダイオードと５〜10KΩ程度の抵抗との直列回路
で構成されている。

すなわち、第１のバイアス回路27は、第１のNMOS23のゲ
ートに順方向に接続されたダイオードD1と、それと第１
のNMOS23のドレインとの間に接続された抵抗R1とで構成
され、第１のNMOS23のゲート・ドレイン間にバイアス電
圧を印加する。このバイアス電圧は、動作時に、第２の
NMOS24のゲート・ソース間バイアスとなる。第２のバイ
アス回路28は、第２のNMOS24のゲートに接続された順方
向のダイオードD2と、それと第２のNMOS24のドレインと
の間に接続された抵抗R2とで構成され、第２のNMOS24の
ゲート・ドレイン間にバイアス電圧を印加する。このバ
イアス電圧は、動作時に、第１のNMOS23のゲート・ソー
ス間バイアスとなる。

また、第３と第４のバイアス回路29,30は、フォース電
流源32へ引込まれる一定電流を電圧に変換する回路であ
り、例えば５〜10K Ω程度の抵抗とダイオードとの直列
回路で構成されている。

すなわち、第３のバイアス回路29は、第１のPMOS25のド
レインに接続された抵抗R3と、それと第１のPMOS25のゲ
ートとの間に順方向に接続されたダイオードD3とで構成
され、第１のPMOS25のドレイン・ゲート間にバイアス電
圧を印加する。このバイアス電圧は、動作時に、第２の
PMOS26のゲート・ソース間バイアスとなる。第４のバイ
アス回路30は、第２のPMOS28のドレインに接続された抵
抗R4と、それと第２のPMOS28のゲートとの間に接続され
たダイオードD4とで構成され、第２のPMOS26のドレイン
・ゲート間にバイアス電圧を印加する。このバイアス電
圧は、動作時に、第１のPMOS25のゲート・ソース間バイ
アスとなる。

なお、ダイオードD1〜D4は、各NMOS23,24,PMOS25,26の
非駆動時において、第１と第２の端子21,22間、および
各端子21,22と各前流源31,32との間の耐圧を確保するた
めのものである。

次に、本実施例の動作について説明する。

仮に、第１の端子21の電位をV1、第２の端子22の電位を
V2、フォース電流源31の駆動電位をVN、シンク電流源32
の駆動電位をVPとする。通常、VNは＋５ボルト程度、VP
は−５ボルト程度に設定され、VN＞VPであり、フォース
電流源31とシンク電流源32は同時に駆動される。従っ
て、各電位の大小関係は、次のように分けられる。

（ｉ） VN＞VP≧V1,V2 （ii） V1,V2≧VN＞VP （iii） VN＞V1,V2＞VP 以下、この３通りの場合について動作を説明する。

（ｉ）の条件の場合 V1＞V2のとき、フォース電流源31から第２の端子22に向
って電流が流れ、抵抗R2に発生する電圧が第２のNMOS24
のゲート・ソース間のバイアス電圧となると共に、第１
のNMOS23のゲート・ドレイン間のバイアス電圧となる。
そのため第１と第２のNOMS23,24は導通する。

この際、シンク電流源32の電位VPの方が第１と第２の端
子電位V1,V2よりも高いが、ダイオードD3,D4が逆方向に
なっているため、抵抗R3,R4には電流が流れない。その
ため、第１と第２のPMOS25,26にはバイアス電圧が印加
されず、この第１と第２のPMOS25,26は非導通となる。

また、V2＞V1ならば、フォース電流源31から第１の端子
21に向って電流が流れ、抵抗R1に発生する電圧が第１の
NMOS23のゲート・ドレイン間のバイアス電圧となると共
に、第２のNMOS24のゲート・ソース間のバイアス電圧と
なる。そのため、第１と第１のNMOS23,24は、導通す
る。その際、第１と第２のPMOS25,26は、上記と同様の
理由により、非導通となる。

従って、（ｉ）の条件の場合には、第１と第２の端子電
位V1,V2の大小にかかわらず、第１と第２のNMOS23,24を
介して第１と第２の端子21,22間がオン状態となる。

（ii）の条件の場合 V1＞V2ならば、第１の端子電位V1の方がシンク電流源32
の電位VPよりも高いため、第１の端子21から抵抗R3及び
ダイオードD3を介してシンク電流源32に電流が流れる。
そのため、抵抗R3の両端に電圧が発生し、これが第１の
PMOS25のドレイン・ゲート間のバイアス電圧となると共
に、第２のPMOS26のソース・ゲート間のバイアス電圧と
なり、第１と第２のPMOS25,26が導通する。

その際、フォース電流源31の電位VNは第１と第２の端子
電位V1,V2よりも低く、ダイドードD1,D2が逆方向になっ
ているため、抵抗R1,R2に電流が流れず、これに伴なう
バイアス電圧も発生しないので、第１と第２のNMOS23,2
4は非導通となる。

またV2＞V1ならば、第２の端子電位V2がシンク電流源32
の電位VPよりも高くなるので、第２の端子22から抵抗R4
及びダイオードD4を介してシンク電流源32に電流が流れ
る。そのため、抵抗R4の両端に電圧が発生し、これが第
２のPMOS26のドレイン・ゲート間のバイアス電圧となる
と共に、第１のPMOS25のソース・ゲート間のバイアス電
圧となり、第１と第２のPMOS25,26が導通する。その
際、フォース電流源31の電位は第１と第２の端子電位V
1,V2よりも低いため、上記と同様の理由により、第１、
第２のNMOS23,24は非導通となる。

従って、（ii）の条件の場合には、電位V1、V2の大小に
かからず、第１と第２のPMOS25,26を介して第１と第２
の端子21,22間がオン状態となる。

（iii）の条件の場合 V1＞V2ならば、フォース電流源31から第２の端子22へ向
って電流が流れると共に、第１の端子21からシンク電流
源32に向って電流が流れる。そのため、抵抗R2の両端に
発生するバイアス電圧によって第１と第２のNMOS23,24
が導通すると共に、抵抗R3の両端に発生するバイアス電
圧によって第１と第２のPMOS25,26が導通する。

V2＞V1ならば、フォース電流源31から第１の端子21へ、
第２の端子22からシンク電流源32へ、それぞれ電流が流
れ、抵抗R1により発生するバイアス電圧で第１と第２の
NMOS23,24が導通すると共に、抵抗R4により発生するバ
イアス電圧で第１と第２のPOMS25,26が導通する。

従って、（iii）の条件の場合には、第１と第２の端子
電位V1,V2の大小にかかわらず、NMOS23,24及びPMOS25,2
6によって第１と第２の端子21,22間がオン状態となる。

なお、第１と第２の端子21,22間をオフ状態にするに
は、フォース電流源31及びシンク電流源32の駆動を停止
すればよい。

第４図は、第１図のNMOS23,24及びPMOS25,26の電流・電
圧特性を示すもので、同図に示されるようにその電流・
電圧特性曲線A2は直線となる。そのため、交流誘導電流
B2は歪みを受けずに、出力電流C2として出力される。

而して本実施例では、次のような利点を有する。

NMOS23,24とPMOS25,26とをコンペリメンタリ接続するこ
とによって、第１と第２の端子21,22の電位V1,V2に影響
されず、スイッチ動作を行うことができる。このスイッ
チの電流・電圧特性は直線的であり、しかも第１のNMOS
23およびPMOS25の第２のNMOS24およびPMOS26とを縦続接
続して双方向の耐圧を増すようにしたので、大振幅の交
流誘導電流が入力されても、歪みを受けることなく出力
できる。そのため、この双方向性スイッチを、時分割交
換機における加入者回路装置の分離スイッチに用いれ
ば、S/N特性劣化を皆無とすることができ、従って大振
幅交流誘導耐量を有する全固体化加入者回路装置の実現
が可能となる。

なお、本実施例による双方向性スイッチは、加入者回路
装置の分離スイッチだけに利用されるものではなく、そ
れ以外にも利用可能である。また、バイアス回路27〜30
は、抵抗R1〜R4及びダイオードD1〜D4以外の回路で構成
することも可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、第１およ
び第２のNMOSを直列接続すると共に、第１および第２の
PMOSを直列接続し、これら両回路を第１と第２の端子間
に並列接続し、第1,第2,第3,第４のバイアス回路で前記
各NMOS,PMOSをそれぞれオン，オフするようにしたの
で、第１と第２の端子電位の影響を受けることなく、直
線的な電流・電圧特性を持ったスイッチ動作を行うこと
ができ、これによって入力信号に対して出力信号の歪み
を除去でき、S/N特性の劣化等を回避できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す双方向性スイッチの回路
図、第２図は従来の双方向性スイッチを説明するための
回路図、第３図は第２図の回路の電流・電圧特性図、第
４図は第１図の回路の電流・電圧特性図である。 21,22……第１と第２の端子、23,24……第１と第２のNM
OS、25,26……第１と第２のPMOS、27,28,29,30……第1,
第2,第3,第４のバイアス回路、31……フォース電流源、
32……シンク電流源、D1〜D4……ダイオード、R1〜R4…
…抵抗。

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１の端子と第２の端子との間を導通させ
   る双方向性スイッチにおいて、 フォース電流源に接続された第１のノードと、 シンク電流源に接続された第２のトードと、 第１の直列接続点に接続されたソース、前記第１の端子
   に接続されたドレイン、前記第１のノードに接続された
   ゲート、および該第１の直列接続点に接続されたバック
   ゲートを有する第１のＮチャンネルMOSトランジスタ
   と、 前記第１の直列接続点に接続されたソース、前記第２の
   端子に接続されたドレイン、前記第１のノードに接続さ
   れたゲート、および前記第１の直列接続点に接続された
   バックゲートを有する第２のＮチャンネルMOSトランジ
   スタと、 第２の直列接続点に接続されたソース、前記第１の端子
   に接続されたトレイン、前記第２のノードに接続された
   ゲート、および該第２の直列接続点に接続されたバック
   ゲートを有する第１のＰチャンネルMOSトランジスタ
   と、 前記第２の直列接続点に接続されたソース、前記第２の
   端子に接続されたトレイン、前記第２のノードに接続さ
   れたゲート、および前記第２の直列接続点に接続された
   バックゲートを有する第２のＰチャンネルMOSトランジ
   スタと、 前記第１のノードと前記第１の端子との間に接続され、
   前記フォース電流源から前記第１の端子へ流れる電流に
   基づき前記第１のＮチャンネルMOSトランジスタのゲー
   トとドレインとの間に所定のバイアス電圧を発生させる
   第１のバイアス回路と、 前記第１のノードと前記第２の端子との間に接続され、
   前記フォース電流源から前記第２の端子へ流れる電流に
   基づき前記第２のＮチャンネルMOSトランジスタのゲー
   トとドレインとの間に所定のバイアス電圧を発生させる
   第２のバイアス回路と、 前記第１の端子と前記第１のノードとの間に接続され、
   前記第１の端子から前記シンク電流源へ流れる電流に基
   づき前記第１のＰチャンネルMOSトランジスタのドレイ
   ンとゲートとの間に所定のバイアス電圧を発生させる第
   ３のバイアス回路と、 前記第２の端子と前記第２のノードとの間に接続され、
   前記第２の端子から前記シンク電流源へ流れる電流に基
   づき前記第２のＰチャンネルMOSトランジスタのドレイ
   ンとゲートとの間に所定のバイアス電圧を発生させる第
   ４のバイアス回路とを、 備えたことを特徴とする双方向性スイッチ。
2. 【請求項２】前記第１および第２のバイアス回路の各々
   は、前記フォース電流源に対して順方向のダイオードと
   抵抗との直列回路で構成し、 前記第３および第４のバイアス回路の各々は、前記シン
   ク電流源に対して順方向のダイオードの抵抗との直列回
   路で構成したことを特徴とする特許請求の範囲第１項記
   載の双方向性スイッチ。