JPH011325A - 半導体装置 - Google Patents
半導体装置Info
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- JPH011325A JPH011325A JP62-157064A JP15706487A JPH011325A JP H011325 A JPH011325 A JP H011325A JP 15706487 A JP15706487 A JP 15706487A JP H011325 A JPH011325 A JP H011325A
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- output
- terminal
- power supply
- level
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、機器間のインターフェース部分に使用され
る３ステート出力の半導体装置に関するらのである。
る３ステート出力の半導体装置に関するらのである。
第５図は０Ｍ０８回路を用いた従来の３ステート出力付
き半導体装置の入力および出力部を示す回路図である。
き半導体装置の入力および出力部を示す回路図である。
図において１は入力部を構成するインバータであり、第
１電源である高電位の電源電圧Ｖ。０が供給される電源
端子２と第２電源であるＧＮＤ喘子３との間に直列に１
妄続されたＰチャネルＭＯＳトランジスタＱ１とＮチャ
ネルＭＯＳトランジスタＱ２とからなり、この２つのＭ
ＯＳトランジスタＱ、Ｑ２のゲートの共通接続点は人力
保護抵抗４を介してデータ入力端子５に接続されている
。データ入力端子５と電源端子２の問およびデータ入力
端子５とＧＮＤｒａ子３の間にはサージ吸収用の入力保
護ダイオード６．７がそれぞれ接続されている。
１電源である高電位の電源電圧Ｖ。０が供給される電源
端子２と第２電源であるＧＮＤ喘子３との間に直列に１
妄続されたＰチャネルＭＯＳトランジスタＱ１とＮチャ
ネルＭＯＳトランジスタＱ２とからなり、この２つのＭ
ＯＳトランジスタＱ、Ｑ２のゲートの共通接続点は人力
保護抵抗４を介してデータ入力端子５に接続されている
。データ入力端子５と電源端子２の問およびデータ入力
端子５とＧＮＤｒａ子３の間にはサージ吸収用の入力保
護ダイオード６．７がそれぞれ接続されている。
一方、上記電源端子２とＧＮＤ端子３の間には出力部を
構成するＰチャネルＭＯＳトランジスタＱ３とＮ−７−
ヤネルＭＯＳトランジスタＱ４が直列に接続され、これ
らのＭＯＳ ｌ−ランジスタＱ３゜Ｑ４の接続点が出力
端子８とされている。９は入力部と出力部の間に設けら
れた内部回路で、インバ〜り１の出力信号と出力イネー
ブル端子１０に印加される信号とに基づき出力部の各Ｍ
Ｏ８ｌ−ランジスタＱ、Ｑ４を制御するように構成され
ている。内部回路９の具体的構成の一例を第６図および
第７図に示す。
構成するＰチャネルＭＯＳトランジスタＱ３とＮ−７−
ヤネルＭＯＳトランジスタＱ４が直列に接続され、これ
らのＭＯＳ ｌ−ランジスタＱ３゜Ｑ４の接続点が出力
端子８とされている。９は入力部と出力部の間に設けら
れた内部回路で、インバ〜り１の出力信号と出力イネー
ブル端子１０に印加される信号とに基づき出力部の各Ｍ
Ｏ８ｌ−ランジスタＱ、Ｑ４を制御するように構成され
ている。内部回路９の具体的構成の一例を第６図および
第７図に示す。
従来の３ステート出力付き半導体装置の入出力部は上記
のように構成され、出力イネーブル端子１０に所定の信
号レベルが印加され出力部がイネーブル状態になると、
データ入力端子５に印加される信号にしたがった信号が
出力端子８に導出される。例えばデータ入力端子５に“
Ｈ”レベルの信号が印加されると、インバーターの出力
は゛Ｌ″レベルとなり、これを受けて内部回路９からは
出力部のＭＯＳトランジスタＱ３．Ｑ４に゛′Ｌ″レベ
ルのゲート電圧、がそれぞれ印加され、これによってＭ
ＯＳ Ｉ−ランジスタＱ３がオン状態、Ｍ ＯＳ。
のように構成され、出力イネーブル端子１０に所定の信
号レベルが印加され出力部がイネーブル状態になると、
データ入力端子５に印加される信号にしたがった信号が
出力端子８に導出される。例えばデータ入力端子５に“
Ｈ”レベルの信号が印加されると、インバーターの出力
は゛Ｌ″レベルとなり、これを受けて内部回路９からは
出力部のＭＯＳトランジスタＱ３．Ｑ４に゛′Ｌ″レベ
ルのゲート電圧、がそれぞれ印加され、これによってＭ
ＯＳ Ｉ−ランジスタＱ３がオン状態、Ｍ ＯＳ。
トランジスタＱ４がオフ状態となり出力端子８に” Ｈ
”レベルの信号が出力される。また、逆に、データ入力
端子５に“′Ｌ″レベルの信号が印加されると、インバ
ーターの出力は゛Ｈ″レベルとなり、これを受けて内部
回路９からは出力部のＭＯＳトランジスタＱ、Ｑ４に゛
Ｈ″レベルのゲート電圧がそれぞれ印加され、これによ
ってＭＯＳトランジスタＱ３がオフ状態、ＭＯＳトラン
ジスタ Ｑ４がオン状態となり出力端子８に゛Ｌ″レベ
ルの信号が出力される。
”レベルの信号が出力される。また、逆に、データ入力
端子５に“′Ｌ″レベルの信号が印加されると、インバ
ーターの出力は゛Ｈ″レベルとなり、これを受けて内部
回路９からは出力部のＭＯＳトランジスタＱ、Ｑ４に゛
Ｈ″レベルのゲート電圧がそれぞれ印加され、これによ
ってＭＯＳトランジスタＱ３がオフ状態、ＭＯＳトラン
ジスタ Ｑ４がオン状態となり出力端子８に゛Ｌ″レベ
ルの信号が出力される。
一方、出力イネーブル端子１０に印加される信号レベル
が反転し出力部がディスエーブル状態になると、内部回
路９からＭＯＳトランジスタＱ３には°１Ｈ″レベルの
ゲート電圧が、またＭＯＳトランジスタＱ４にはＬ”レ
ベルのゲート電圧がそれぞれ印加され、ＭＯＳトランジ
スタＱ３゜０４はと６にオフ状態となって出力端子８は
高インピーダンス状態となる。
が反転し出力部がディスエーブル状態になると、内部回
路９からＭＯＳトランジスタＱ３には°１Ｈ″レベルの
ゲート電圧が、またＭＯＳトランジスタＱ４にはＬ”レ
ベルのゲート電圧がそれぞれ印加され、ＭＯＳトランジ
スタＱ３゜０４はと６にオフ状態となって出力端子８は
高インピーダンス状態となる。
上記のような従来の３ステート出力付き半導体装置では
、出力部にＰチャネルおよびＮチャネルＭＯＳトランジ
スタＱ３．Ｑ４が用いられているので、第８図にその出
力部を断面図で示すように、出力端子８と電源端子２の
間および出力端子８とＧＮＤ端子３の間にそれぞれ寄生
ダイオード１１゜１２が形成されることになる。このた
め、この３ステート出力付き半導体装置の出力端子８に
、第９図に示すように別の電源電圧■。０′が供給され
る電源端子１３を有するシステム１４の入力端子１５が
接続された状態で、３ステート出力付き半導体装置への
電源供給を停止してシステム１４だけを動作させる場合
に、システム１４の入力端子１５が゛Ｈ″レベルになる
と寄生ダイオード１１を介して電源端子２側に電流が流
れ込み、電源端子２が“Ｈ”レベルに持ち上げられて、
３ステート出力付き半導体装置が電源オフにもかかわら
ず、・動作してしまうという問題点があった。
、出力部にＰチャネルおよびＮチャネルＭＯＳトランジ
スタＱ３．Ｑ４が用いられているので、第８図にその出
力部を断面図で示すように、出力端子８と電源端子２の
間および出力端子８とＧＮＤ端子３の間にそれぞれ寄生
ダイオード１１゜１２が形成されることになる。このた
め、この３ステート出力付き半導体装置の出力端子８に
、第９図に示すように別の電源電圧■。０′が供給され
る電源端子１３を有するシステム１４の入力端子１５が
接続された状態で、３ステート出力付き半導体装置への
電源供給を停止してシステム１４だけを動作させる場合
に、システム１４の入力端子１５が゛Ｈ″レベルになる
と寄生ダイオード１１を介して電源端子２側に電流が流
れ込み、電源端子２が“Ｈ”レベルに持ち上げられて、
３ステート出力付き半導体装置が電源オフにもかかわら
ず、・動作してしまうという問題点があった。
また、上記の３ステート出力付き半導体装置のデータ入
力端子５に、第１０図に示すように別の電源電圧Ｖ。ｏ
″が供給される電ＦＡ端子１６を有するシステム１７の
出力端子１８が接続された状態で、３ステート出力付き
半導体装置への電源供給を停止してシステム１７だけを
動作させる場合に６、システム１７の出力端子１８が゛
Ｈ″レベルになると入力保護ダイオード６を介して電源
端子２側に電流が流れ込み、３ステート出力付き半導体
装置が動作してしまうことになる。入力保護ダイオード
６を取り外せば入力側に関してはこの問題は解決するが
、入力静電破壊耐圧が著しく低下して不都合である。
力端子５に、第１０図に示すように別の電源電圧Ｖ。ｏ
″が供給される電ＦＡ端子１６を有するシステム１７の
出力端子１８が接続された状態で、３ステート出力付き
半導体装置への電源供給を停止してシステム１７だけを
動作させる場合に６、システム１７の出力端子１８が゛
Ｈ″レベルになると入力保護ダイオード６を介して電源
端子２側に電流が流れ込み、３ステート出力付き半導体
装置が動作してしまうことになる。入力保護ダイオード
６を取り外せば入力側に関してはこの問題は解決するが
、入力静電破壊耐圧が著しく低下して不都合である。
この発明は、このような問題点を解消するためになされ
たもので、接続される別のシステムから高電位電源側へ
の電流の経路を持たない、かつ静電破壊耐圧の高い３ス
テート出力付き半導体装置を得ることを目的とする。
たもので、接続される別のシステムから高電位電源側へ
の電流の経路を持たない、かつ静電破壊耐圧の高い３ス
テート出力付き半導体装置を得ることを目的とする。
この発明に係る半導体装置は、高電位の第１電源と低電
位の第２電源間に直列接続される２つのトランジスタの
接続点を出力端子とする３ステート出力付き゛ｒ導体装
置であって、前記２つのトランジスタのうち前記第１電
源側に接続されるトランジスタをＮＰＮバイポーラトラ
ンジスタとするとともに、入力端子にドレイン、前記第
２電源にソースおよびゲートが接続されたＮチャネルＭ
ＯＳトランジスタを設けたものである。
位の第２電源間に直列接続される２つのトランジスタの
接続点を出力端子とする３ステート出力付き゛ｒ導体装
置であって、前記２つのトランジスタのうち前記第１電
源側に接続されるトランジスタをＮＰＮバイポーラトラ
ンジスタとするとともに、入力端子にドレイン、前記第
２電源にソースおよびゲートが接続されたＮチャネルＭ
ＯＳトランジスタを設けたものである。
この発明においては、出力部の高電位電源側に接続され
るトランジスタがＮＰＮバイポーラトランジスタである
から、高電位電源と出力端子との間に出力寄生ダイオー
ドは形成されず、また入力端子と高電位電源との間には
入力保護ダイオードを設ける必要はない。このため電源
オフ時に出力端子や入力端子を経て別のシステムから高
電位電源側に電流の流れ込む経路は生じない。また入力
端子に印加されるサージは入力端子と低電位電源との間
に接続されたＮチャネルＭＯＳトランジスタの働きによ
り吸収される。
るトランジスタがＮＰＮバイポーラトランジスタである
から、高電位電源と出力端子との間に出力寄生ダイオー
ドは形成されず、また入力端子と高電位電源との間には
入力保護ダイオードを設ける必要はない。このため電源
オフ時に出力端子や入力端子を経て別のシステムから高
電位電源側に電流の流れ込む経路は生じない。また入力
端子に印加されるサージは入力端子と低電位電源との間
に接続されたＮチャネルＭＯＳトランジスタの働きによ
り吸収される。
（実施例〕
第１図はこの発明による３ステート出力付き半導体装置
の入力および出力部を示す回路図であり、１〜５．８〜
１０．Ｑ 、Ｑ２．Ｑ４は上記従来装置と同一である
。ここでは、従来装置におけるＰチャネルＭｏＳトラン
ジスタＱ３に代えてＮＰＮバイポーラ１−ランジスタＱ
５がＭＯＳ ｔ−ランジスタＱ４と直列に接続されてい
る。ＮＰＮバイポーラトランジスタＱ５のコレクタは抵
抗１９を介して電源端子２に接続され、ＮＰＮバイポー
ラトランジスタＱ５のエミッタとＭＯＳトランジスタＱ
４との接続点が出力端子８とされている。また内部回路
９の一方の出力端子は、ＰチャネルＭＯＳトランジスタ
Ｑ６とＮチャネルＭＯＳトランジスタＱ１とからなるイ
ンバータ２０を介してＮＰＮバイポーラトランジスタＱ
５のベースに接続されている。
の入力および出力部を示す回路図であり、１〜５．８〜
１０．Ｑ 、Ｑ２．Ｑ４は上記従来装置と同一である
。ここでは、従来装置におけるＰチャネルＭｏＳトラン
ジスタＱ３に代えてＮＰＮバイポーラ１−ランジスタＱ
５がＭＯＳ ｔ−ランジスタＱ４と直列に接続されてい
る。ＮＰＮバイポーラトランジスタＱ５のコレクタは抵
抗１９を介して電源端子２に接続され、ＮＰＮバイポー
ラトランジスタＱ５のエミッタとＭＯＳトランジスタＱ
４との接続点が出力端子８とされている。また内部回路
９の一方の出力端子は、ＰチャネルＭＯＳトランジスタ
Ｑ６とＮチャネルＭＯＳトランジスタＱ１とからなるイ
ンバータ２０を介してＮＰＮバイポーラトランジスタＱ
５のベースに接続されている。
一方、入力部では従来装置におけるサージ吸収用の入力
保護ダイオード６．７が省略され、代ってデータ入力端
子５とＧＮＤ端子３の間にＮチャネルＭＯＳトランジス
タＱ８が設けられている。
保護ダイオード６．７が省略され、代ってデータ入力端
子５とＧＮＤ端子３の間にＮチャネルＭＯＳトランジス
タＱ８が設けられている。
ＭＯＳトランジスタＱ８のドレインはデータ入力端子５
に接続され、ソースおよびゲートはＧＮＤ端子３に接続
されている。
に接続され、ソースおよびゲートはＧＮＤ端子３に接続
されている。
上記のように構成された３ステート出力付き半導体装置
においては、出力イネーブル端子１０に所定の信号レベ
ルが印加され出力部がイネーブル状態になると、データ
入力端子５に印加される信号に従った信号が出力端子８
より導出される。例えばデータ入力端子５に“Ｈ″レベ
ル信号が印加されると、インバータ１の出力は１１ Ｌ
”レベルとなり、これを受けて内部回路９からは次段の
インバータ２０に“Ｌ ｌ？レベルの信号が、また出力
部のＭＯＳトランジスタＱ４には“Ｌ ＩＩレベルの信
号がそれぞれ印加される。これによってインバータ２０
からは“Ｈ＋＋レベルの信号が出力され、これをベース
に受けるＮＰＮバイポーラトランジスタＱ５がオン状態
となる一方、“Ｌ ｅｔレベルのゲート電圧を受けるＭ
ＯＳトランジスタＱ４はオフ状態となって、出力端子８
には“Ｈ”レベルの信号が出力される。また、逆に、デ
ータ入力端子５に゛Ｌ″レベルの信号が印加されると、
インバータ１の出力は“Ｈ″レベルなり、これを受けて
内部回路９からは次段のインバータ２０に“Ｈ″レベル
信号が、また出力部のＭＯＳトランジスタＱ４には“Ｈ
”レベルの信号がそれぞれ印加される。これによってイ
ンバータ２０からは゛Ｌ″レベルの信号が出力され、こ
れをベースに受けるＮＰＮバイポーラトランジスタＱ５
がオフ状態となる一方、゛トビルーベルのゲート電圧を
受けるＭＯＳトランジスタＱ４はオン状態となって、出
力端子８にはＬ ＩＩレベルの信号が出力される。
においては、出力イネーブル端子１０に所定の信号レベ
ルが印加され出力部がイネーブル状態になると、データ
入力端子５に印加される信号に従った信号が出力端子８
より導出される。例えばデータ入力端子５に“Ｈ″レベ
ル信号が印加されると、インバータ１の出力は１１ Ｌ
”レベルとなり、これを受けて内部回路９からは次段の
インバータ２０に“Ｌ ｌ？レベルの信号が、また出力
部のＭＯＳトランジスタＱ４には“Ｌ ＩＩレベルの信
号がそれぞれ印加される。これによってインバータ２０
からは“Ｈ＋＋レベルの信号が出力され、これをベース
に受けるＮＰＮバイポーラトランジスタＱ５がオン状態
となる一方、“Ｌ ｅｔレベルのゲート電圧を受けるＭ
ＯＳトランジスタＱ４はオフ状態となって、出力端子８
には“Ｈ”レベルの信号が出力される。また、逆に、デ
ータ入力端子５に゛Ｌ″レベルの信号が印加されると、
インバータ１の出力は“Ｈ″レベルなり、これを受けて
内部回路９からは次段のインバータ２０に“Ｈ″レベル
信号が、また出力部のＭＯＳトランジスタＱ４には“Ｈ
”レベルの信号がそれぞれ印加される。これによってイ
ンバータ２０からは゛Ｌ″レベルの信号が出力され、こ
れをベースに受けるＮＰＮバイポーラトランジスタＱ５
がオフ状態となる一方、゛トビルーベルのゲート電圧を
受けるＭＯＳトランジスタＱ４はオン状態となって、出
力端子８にはＬ ＩＩレベルの信号が出力される。
一方、出力イネーブル端子１０に印加される信号レベル
が反転し出力部がディスエーブル状態になると、内部回
路９から次段のインバータ２０に１１ 日Ｉｓレベル、
ＭＯＳトランジスタＱ４に“Ｌ°ルベルの信号がそれぞ
れ印加され、これによってインバータ２０からはＬ”レ
ベルの信号が出力され、これをベースに受けるＮＰＮバ
イポーラトランジスタＱ５がオフ状態となるとともに、
′Ｌ″レベルのゲート電圧を受けるＭＯＳトランジスタ
Ｑ４もオフ状態となって出力端子８は高インピーダンス
状態となる。
が反転し出力部がディスエーブル状態になると、内部回
路９から次段のインバータ２０に１１ 日Ｉｓレベル、
ＭＯＳトランジスタＱ４に“Ｌ°ルベルの信号がそれぞ
れ印加され、これによってインバータ２０からはＬ”レ
ベルの信号が出力され、これをベースに受けるＮＰＮバ
イポーラトランジスタＱ５がオフ状態となるとともに、
′Ｌ″レベルのゲート電圧を受けるＭＯＳトランジスタ
Ｑ４もオフ状態となって出力端子８は高インピーダンス
状態となる。
この３ステート出力付き半導体装置では、出力部の高電
位電源側にＮＰＮバイポーラトランジスタＱ５が接続さ
れているので、第２図にその出力部を断面図で示すよう
に、ＮＰＮバイポーラトランジスタＱ５のコレクタ・エ
ミッタ間には奇生ダイオードは形成されない。このため
、−この３ステート出力付き半導体装置の出力端子８に
、第３図に示すように別の電源電圧Ｖ。０′が供給され
る電源端子１３を有するシステム１４の入力端子１５が
接続された状態で、３ステート出力付き半導体装置への
電源供給を停止してシステム１４だけを動作させる場合
に、システム１４の入力端子１５が’ ｌ−１”レベル
になっても電源端子２に向けて電流の流れ込む経路がな
いので、このとき電源端子２が“Ｈ°ルベルの持ち上げ
られることはなく、したがって電源オフのときに誤って
３ステート出力付き半導体装置が動作するといった不都
合は生じない。
位電源側にＮＰＮバイポーラトランジスタＱ５が接続さ
れているので、第２図にその出力部を断面図で示すよう
に、ＮＰＮバイポーラトランジスタＱ５のコレクタ・エ
ミッタ間には奇生ダイオードは形成されない。このため
、−この３ステート出力付き半導体装置の出力端子８に
、第３図に示すように別の電源電圧Ｖ。０′が供給され
る電源端子１３を有するシステム１４の入力端子１５が
接続された状態で、３ステート出力付き半導体装置への
電源供給を停止してシステム１４だけを動作させる場合
に、システム１４の入力端子１５が’ ｌ−１”レベル
になっても電源端子２に向けて電流の流れ込む経路がな
いので、このとき電源端子２が“Ｈ°ルベルの持ち上げ
られることはなく、したがって電源オフのときに誤って
３ステート出力付き半導体装置が動作するといった不都
合は生じない。
また、この３ステート出力付き半導体装置では、入力部
にＮチャネルＭＯＳ ｔ−ランジスタＱ８が接続されて
おり、第８図のＭＯＳトランジスタＱ４と同様にこのＭ
ＯＳ ｔ−ランジスタＱ８の形成されている基板領域は
ＧＮＤ端子３に接続されているので、第４図に示すよう
にこのＭＯＳ ｌ−ランジスタＱ８のドレインとＧＮＤ
Ｉ子３の間に奇生ダイオード２１が形成される。そこで
、データ入力端子５に負のサージが加わった場合、デー
タ入力端子５とＧＮＤｒａ子３の間に上記の寄生ダイオ
ード２１を介した通電路が生じ、この通電路を通じてサ
ージが吸収される。すなわち、この場合の寄生ダイオー
ド２１は従来装置における入力保護ダイオード７と同じ
役割を果たすことになる。一方、データ入力端子５に正
のサージが加わった場合には、ＭＯＳトランジスタＱ８
のドレイン空乏層がドレイン電圧（サージ電圧）により
拡大してソースの空乏層と重なり、電子がソースがら空
乏層に直接注入されてドレインに帰き出される。したが
って、ドレイン・ソース間に電流が流れサージが吸収さ
れる。すなわら、ＭＯＳトランジスタ０８自体は従来装
置における入力保護ダイオード６と同様の役割を担って
いる。そして、ＭＯＳトランジスタＱ８の以上の作用に
より、入力部に高い静電波ＷＩ耐圧が与えられることに
なる。
にＮチャネルＭＯＳ ｔ−ランジスタＱ８が接続されて
おり、第８図のＭＯＳトランジスタＱ４と同様にこのＭ
ＯＳ ｔ−ランジスタＱ８の形成されている基板領域は
ＧＮＤ端子３に接続されているので、第４図に示すよう
にこのＭＯＳ ｌ−ランジスタＱ８のドレインとＧＮＤ
Ｉ子３の間に奇生ダイオード２１が形成される。そこで
、データ入力端子５に負のサージが加わった場合、デー
タ入力端子５とＧＮＤｒａ子３の間に上記の寄生ダイオ
ード２１を介した通電路が生じ、この通電路を通じてサ
ージが吸収される。すなわち、この場合の寄生ダイオー
ド２１は従来装置における入力保護ダイオード７と同じ
役割を果たすことになる。一方、データ入力端子５に正
のサージが加わった場合には、ＭＯＳトランジスタＱ８
のドレイン空乏層がドレイン電圧（サージ電圧）により
拡大してソースの空乏層と重なり、電子がソースがら空
乏層に直接注入されてドレインに帰き出される。したが
って、ドレイン・ソース間に電流が流れサージが吸収さ
れる。すなわら、ＭＯＳトランジスタ０８自体は従来装
置における入力保護ダイオード６と同様の役割を担って
いる。そして、ＭＯＳトランジスタＱ８の以上の作用に
より、入力部に高い静電波ＷＩ耐圧が与えられることに
なる。
さらに、この場合には、データ入力端子５と電源端子２
の間に入力保護ダイオードを接続しなくてよいので、こ
の３ステート出力付き″ｆ＝導体１ｍのデータ入力端子
５に、第４図に示すように別の電源電圧Ｖ。ｒｒが供給
される電源端子１６を何するシステム１７の出力端子１
８が接続された状態で、３ステート出力付き半導体装置
への電源供給を停止してシステム１７だけを動作させる
とき、システム１７の出力端子１８が１１ Ｈ１１レベ
ルになっても電源端子２に向けて電流の流れ込む経路が
なくなり、電ｌ！Ａ’１８子２がＨ”レベルに持ら上げ
られることはなく、したがって電源オフのときに誤って
３ステート出力付き半導体装置が動作するといった不都
合は生じない。
の間に入力保護ダイオードを接続しなくてよいので、こ
の３ステート出力付き″ｆ＝導体１ｍのデータ入力端子
５に、第４図に示すように別の電源電圧Ｖ。ｒｒが供給
される電源端子１６を何するシステム１７の出力端子１
８が接続された状態で、３ステート出力付き半導体装置
への電源供給を停止してシステム１７だけを動作させる
とき、システム１７の出力端子１８が１１ Ｈ１１レベ
ルになっても電源端子２に向けて電流の流れ込む経路が
なくなり、電ｌ！Ａ’１８子２がＨ”レベルに持ら上げ
られることはなく、したがって電源オフのときに誤って
３ステート出力付き半導体装置が動作するといった不都
合は生じない。
なお、上記実施例では出力部において低電位電源側に接
続するトランジスタとしてＭＯＳトランジスタＱ４が用
いられているが、これに代えてバイポーラトランジスタ
を用いても同様の効果を１ｑることができる。
続するトランジスタとしてＭＯＳトランジスタＱ４が用
いられているが、これに代えてバイポーラトランジスタ
を用いても同様の効果を１ｑることができる。
以上のように、この発明によれば、出力部の高電位電源
側に接続するトランジスタとしてＮＰＮバイポーラトラ
ンジスタを用いるとともに、入力端子にドレイン、低電
位電源にソースおよびゲートの接続されたＮチャネルＭ
ＯＳトランジスタを設けたので、出力端子と高電位電源
との間に奇生ダイオードが形成されず、また入力端子と
高電位電源との間には入力保護ダイオードを設ける必要
がなく、そのため電源オフの状態で出力部や入力部に接
続される他のシステムを動作させても、そのシステムか
ら出力部や入力部を経て高電位電源側に電流が流入せず
、誤動作を防止できる。また静電破壊耐圧に関しても、
入力端子に接続したＮチャネルＭＯＳトランジスタのサ
ージ吸収効果により高い耐圧を（することができる。
側に接続するトランジスタとしてＮＰＮバイポーラトラ
ンジスタを用いるとともに、入力端子にドレイン、低電
位電源にソースおよびゲートの接続されたＮチャネルＭ
ＯＳトランジスタを設けたので、出力端子と高電位電源
との間に奇生ダイオードが形成されず、また入力端子と
高電位電源との間には入力保護ダイオードを設ける必要
がなく、そのため電源オフの状態で出力部や入力部に接
続される他のシステムを動作させても、そのシステムか
ら出力部や入力部を経て高電位電源側に電流が流入せず
、誤動作を防止できる。また静電破壊耐圧に関しても、
入力端子に接続したＮチャネルＭＯＳトランジスタのサ
ージ吸収効果により高い耐圧を（することができる。
第１図はこの発明による半導体装置の一実施例の回路図
、第２図はその半導体装置の出力部の断面図、第３図は
その半導体装置の出力部に他のシステムを接続した状態
を示す回路図、第４図はその半導体装置の入力部に他の
システムを接続した状態を示す回路図、第５図は従来の
半導体装置を示す回路図、第６図および第７図はその半
導体装置の内部回路の具体例を示す回路図、第８図はそ
の半導体装置の出力部の断面図、第９図はその半導体装
置の出力部に他のシステムを接続した状態を示す回路図
、第１０図はその半導体装置の入力部に他のシステムを
接続した状態を示す回路図である。 図において、２は電源端子、３はＧＮＤ端子、８は出力
端Ｐ、Ｑ４．Ｑ８はＮチＶネルＭＯＳトランジスタ、Ｑ
５はＮＰＮバイポーラトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
、第２図はその半導体装置の出力部の断面図、第３図は
その半導体装置の出力部に他のシステムを接続した状態
を示す回路図、第４図はその半導体装置の入力部に他の
システムを接続した状態を示す回路図、第５図は従来の
半導体装置を示す回路図、第６図および第７図はその半
導体装置の内部回路の具体例を示す回路図、第８図はそ
の半導体装置の出力部の断面図、第９図はその半導体装
置の出力部に他のシステムを接続した状態を示す回路図
、第１０図はその半導体装置の入力部に他のシステムを
接続した状態を示す回路図である。 図において、２は電源端子、３はＧＮＤ端子、８は出力
端Ｐ、Ｑ４．Ｑ８はＮチＶネルＭＯＳトランジスタ、Ｑ
５はＮＰＮバイポーラトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）高電位の第１電源と低電位の第２電源間に直列接
続される２つのトランジスタの接続点を出力端子とする
３ステート出力部を有する半導体装置において、前記２
つのトランジスタのうち前記第１電源側に接続されるト
ランジスタをＮＰＮバイポーラトランジスタとするとと
もに、入力端子にドレイン、前記第２電源にソースおよ
びゲートが接続されたＮチャネルＭＯＳトランジスタを
設けたことを特徴とする半導体装置。 - （２）前記２つのトランジスタのうち第２電源側に接続
されたトランジスタがＮチャネルＭＯＳトランジスタで
ある特許請求の範囲第１項記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62157064A JPS641325A (en) | 1987-06-23 | 1987-06-23 | Semiconductor device |
| US07/208,227 US5075577A (en) | 1987-06-23 | 1988-06-17 | Tristate output circuit with input protection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62157064A JPS641325A (en) | 1987-06-23 | 1987-06-23 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH011325A true JPH011325A (ja) | 1989-01-05 |
| JPS641325A JPS641325A (en) | 1989-01-05 |
Family
ID=15641427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62157064A Pending JPS641325A (en) | 1987-06-23 | 1987-06-23 | Semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5075577A (ja) |
| JP (1) | JPS641325A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264743A (en) * | 1989-12-08 | 1993-11-23 | Hitachi, Ltd. | Semiconductor memory operating with low supply voltage |
| US5287047A (en) * | 1991-03-15 | 1994-02-15 | Rohm Co., Ltd. | Motor drive circuit and motor drive system using the same |
| US5514893A (en) * | 1992-01-05 | 1996-05-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device for protecting an internal circuit from electrostatic damage |
| JPH07335834A (ja) * | 1994-06-07 | 1995-12-22 | Nippon Motorola Ltd | 半導体集積回路装置の出力ドライバ |
| JP2937923B2 (ja) * | 1997-02-25 | 1999-08-23 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| WO1999054937A1 (en) * | 1998-04-23 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Method of designing power supply circuit and semiconductor chip |
| US7075976B1 (en) | 2001-03-19 | 2006-07-11 | Cisco Technology, Inc. | Tri-state transmitter |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4350906A (en) * | 1978-06-23 | 1982-09-21 | Rca Corporation | Circuit with dual-purpose terminal |
| JPS5880929A (ja) * | 1981-11-06 | 1983-05-16 | Toshiba Corp | 相補型ｍｏｓ論理回路 |
| EP0058958B1 (en) * | 1981-02-25 | 1986-10-29 | Kabushiki Kaisha Toshiba | Complementary mosfet logic circuit |
| JPS6068718A (ja) * | 1984-06-01 | 1985-04-19 | Hitachi Ltd | 半導体集積回路 |
| JPH06103837B2 (ja) * | 1985-03-29 | 1994-12-14 | 株式会社東芝 | トライステ−ト形出力回路 |
| EP0209805B1 (en) * | 1985-07-22 | 1993-04-07 | Hitachi, Ltd. | Semiconductor device having bipolar transistor and insulated gate field effect transistor |
| US4678940A (en) * | 1986-01-08 | 1987-07-07 | Advanced Micro Devices, Inc. | TTL compatible merged bipolar/CMOS output buffer circuits |
| JPS6382123A (ja) * | 1986-09-26 | 1988-04-12 | Mitsubishi Electric Corp | 駆動回路 |
| US4703203A (en) * | 1986-10-03 | 1987-10-27 | Motorola, Inc. | BICMOS logic having three state output |
| JPS63208324A (ja) * | 1987-02-24 | 1988-08-29 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2619415B2 (ja) * | 1987-09-24 | 1997-06-11 | 株式会社日立製作所 | 半導体論理回路 |
-
1987
- 1987-06-23 JP JP62157064A patent/JPS641325A/ja active Pending
-
1988
- 1988-06-17 US US07/208,227 patent/US5075577A/en not_active Expired - Lifetime
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