JPH07120945B2 - 自動モ−ド切換ｐｌｌ回路 - Google Patents
自動モ−ド切換ｐｌｌ回路Info
- Publication number
- JPH07120945B2 JPH07120945B2 JP61236464A JP23646486A JPH07120945B2 JP H07120945 B2 JPH07120945 B2 JP H07120945B2 JP 61236464 A JP61236464 A JP 61236464A JP 23646486 A JP23646486 A JP 23646486A JP H07120945 B2 JPH07120945 B2 JP H07120945B2
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- JP
- Japan
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- switching transistor
- connection point
- resistor
- charge pump
- emitter
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Links
- 239000003990 capacitor Substances 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 238000013016 damping Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、周波数シンセサイザ等に使用する自動モード
切換PLL（フェーズロックドループ）回路に関する。
切換PLL（フェーズロックドループ）回路に関する。
従来の技術 第２図は従来の２モードPLL回路の構成を示している。
第２図において１は基準発振器であり、この出力は２の
分周器に入力され、更に分周器２の出力はディジタル型
の位相比較器３の基準入力として加えられている。位相
比較器３の位相遅れ、進みの２つの出力はチャージポン
プ４に入力され、また位相比較器からの位相ロック信号
10はスイッチ５の制御信号となっている。チャージポン
プ４の出力はローパスフィルタ７に入力され、またスイ
ッチ５により、ローパスフィルタ７の特性が可変される
ようになっている。ローパスフィルタ７の出力は電圧制
御発振器６に入力され、電圧制御発振器６の出力は、出
力９として使用されると同時に分周器８に入力される。
また、分周器８の出力は位相比較器３の比較入力に入力
されている。
第２図において１は基準発振器であり、この出力は２の
分周器に入力され、更に分周器２の出力はディジタル型
の位相比較器３の基準入力として加えられている。位相
比較器３の位相遅れ、進みの２つの出力はチャージポン
プ４に入力され、また位相比較器からの位相ロック信号
10はスイッチ５の制御信号となっている。チャージポン
プ４の出力はローパスフィルタ７に入力され、またスイ
ッチ５により、ローパスフィルタ７の特性が可変される
ようになっている。ローパスフィルタ７の出力は電圧制
御発振器６に入力され、電圧制御発振器６の出力は、出
力９として使用されると同時に分周器８に入力される。
また、分周器８の出力は位相比較器３の比較入力に入力
されている。
次に上記従来例の動作について説明する。第１図におい
てスイッチ５を除けば通常用いられているフェーズロッ
クループ回路であり、基準発振器１の発振周波数をfR、
分周器２の分周比をＭ、分周器８の分周比をＮとすれば
出力９の周波数fOは で表わされる。
てスイッチ５を除けば通常用いられているフェーズロッ
クループ回路であり、基準発振器１の発振周波数をfR、
分周器２の分周比をＭ、分周器８の分周比をＮとすれば
出力９の周波数fOは で表わされる。
またここで分周器2,8を可変分周器とし、N,Mの値を変化
することにより出力周波数fOを変化させることができ
る。このループの特性は、ループゲインとローパスフィ
ルタ７の伝達特性で表わすことができ、ローパスフィル
タ７として第１図のようなRCフィルタを用いるとループ
は２次ループとなる。
することにより出力周波数fOを変化させることができ
る。このループの特性は、ループゲインとローパスフィ
ルタ７の伝達特性で表わすことができ、ローパスフィル
タ７として第１図のようなRCフィルタを用いるとループ
は２次ループとなる。
このときチャージポンプの電源電圧をVp,VCOの変調感度
をKvとすると、PLL応答を決定するωｎ（自然周波数）
とζ（ダンピング係数）は次式で表わされる。
をKvとすると、PLL応答を決定するωｎ（自然周波数）
とζ（ダンピング係数）は次式で表わされる。
これより、スイッチ５でR2をショートすれば、ωｎは大
きくなり、PLLの固有周波数が上がることにより、系の
応答が早くなる。よって、PLLがロックしていない時は
位相ロック信号10によりスイッチ５をONしてやれば、よ
り早くPLLの同期引き込みが実現する。またロックした
時はスイッチ５はオープンであり、ωｎは小さくなるた
め、ノイズ抑圧、安定度の点で有利となる。このように
フィルタ特性を切り換えることにより高速立上りと高ノ
イズ抑圧特性を両立させることができる。
きくなり、PLLの固有周波数が上がることにより、系の
応答が早くなる。よって、PLLがロックしていない時は
位相ロック信号10によりスイッチ５をONしてやれば、よ
り早くPLLの同期引き込みが実現する。またロックした
時はスイッチ５はオープンであり、ωｎは小さくなるた
め、ノイズ抑圧、安定度の点で有利となる。このように
フィルタ特性を切り換えることにより高速立上りと高ノ
イズ抑圧特性を両立させることができる。
発明が解決しようとする問題点 しかしながら、上記従来の２モードPLL回路では、モー
ドにより、スイッチ５でフィルタ７の伝達関数を変化さ
せるため、上記回路をIC化する際にスイッチ５を外付け
する必要があり、回路を小型化しにくい欠点があった。
また、スイッチ５が、電圧制御発振器６に擾乱を与え易
い欠点があった。
ドにより、スイッチ５でフィルタ７の伝達関数を変化さ
せるため、上記回路をIC化する際にスイッチ５を外付け
する必要があり、回路を小型化しにくい欠点があった。
また、スイッチ５が、電圧制御発振器６に擾乱を与え易
い欠点があった。
さらに、スイッチ５が必要のためその制御回路を含む構
成が複雑化する問題点があった。
成が複雑化する問題点があった。
本発明はこのような従来の欠点を解決するものでありIC
化に向いた、擾乱を与えにくい優れた自動モード切換PL
L回路を提供することを目的とするものである。
化に向いた、擾乱を与えにくい優れた自動モード切換PL
L回路を提供することを目的とするものである。
問題点を解決するための手段 本発明は上記問題点を解決するために、位相差パルスの
極性の正負に対応してそれぞれ動作する２個のスイッチ
ングトランジスタと時定数回路とを設け、位相差パルス
のパルス巾が広いとチャージポンプの駆動電流が大電流
に切換るように構成したものである。
極性の正負に対応してそれぞれ動作する２個のスイッチ
ングトランジスタと時定数回路とを設け、位相差パルス
のパルス巾が広いとチャージポンプの駆動電流が大電流
に切換るように構成したものである。
作用 従って本発明によれば、PLL回路のモード切換に合せて
チャージポンプの駆動電流を切換えるためのスイッチが
不要となり、自動的にモード切換えが行われる効果があ
る。
チャージポンプの駆動電流を切換えるためのスイッチが
不要となり、自動的にモード切換えが行われる効果があ
る。
実 施 例 第１図は本発明の一実施例におけるチャージポンプの構
成を示す図である。同図で、14はチャージポンプ,T1,T2
はPNPのスイッチングトランジスタ、T3,T4はNPNスイッ
チングトランジスタ、R1〜R4は抵抗、C1,C2はコンデン
サ、（ａ），（ｂ）は位相比較器３からの位相差パルス
の入力端子で、（ａ），（ｂ）はそれぞれ負極性、正極
性のパルスが入力される。（ｃ）はVCO6への出力パルス
の端子、VCC,VEは電源である。端子（ａ）からの負極性
のパルスに対しては、スイッチングトランジスタT1,
T2、抵抗R1,R2、コンデンサC1が関係し、スイッチング
トランジスタT1のベースには入力端子（ａ）が、またス
イッチングトランジスタT1のエミッタと電源VCCの間は
抵抗R1,R2が接続され、抵抗R1とR2の接続点はスイッチ
ングトランジスタT2のベースが、さらに抵抗R1と並列に
コンデンサC1及びスイッチングトランジスタT2のベース
とエミッタがいずれも接続されている。端子（ｂ）から
の正極性パルスに対してもスイッチングトランジスタ
T3,T4と抵抗R3,R4及びコンデンサC2が同様接続され、ス
イッチングトランジスタT1〜T4のコレクタ同志を共通接
続して出力端子（ｃ）から出力を取り出すと共に、抵抗
R0とコンデンサC0の直列接続から成るローパスフィルタ
17がアースとの間に挿入されるようになっている。他の
第２図と同様の符号は同一の名称を表わすものとする。
成を示す図である。同図で、14はチャージポンプ,T1,T2
はPNPのスイッチングトランジスタ、T3,T4はNPNスイッ
チングトランジスタ、R1〜R4は抵抗、C1,C2はコンデン
サ、（ａ），（ｂ）は位相比較器３からの位相差パルス
の入力端子で、（ａ），（ｂ）はそれぞれ負極性、正極
性のパルスが入力される。（ｃ）はVCO6への出力パルス
の端子、VCC,VEは電源である。端子（ａ）からの負極性
のパルスに対しては、スイッチングトランジスタT1,
T2、抵抗R1,R2、コンデンサC1が関係し、スイッチング
トランジスタT1のベースには入力端子（ａ）が、またス
イッチングトランジスタT1のエミッタと電源VCCの間は
抵抗R1,R2が接続され、抵抗R1とR2の接続点はスイッチ
ングトランジスタT2のベースが、さらに抵抗R1と並列に
コンデンサC1及びスイッチングトランジスタT2のベース
とエミッタがいずれも接続されている。端子（ｂ）から
の正極性パルスに対してもスイッチングトランジスタ
T3,T4と抵抗R3,R4及びコンデンサC2が同様接続され、ス
イッチングトランジスタT1〜T4のコレクタ同志を共通接
続して出力端子（ｃ）から出力を取り出すと共に、抵抗
R0とコンデンサC0の直列接続から成るローパスフィルタ
17がアースとの間に挿入されるようになっている。他の
第２図と同様の符号は同一の名称を表わすものとする。
次に上記実施例の動作について説明する。従来例とは第
２図のチャージポンプ４が同じく14に、またローパスフ
ィルタ７が17に置きかえられ、また位相ロック信号10を
欠く以外は同様なので、同図を流用しながら動作を説明
する。位相比較器３からは基準発振器１とVCO6の周波数
を固定分周器２と可変分周器８の出力で比較し、位相が
遅れている場合は（ａ）から（−）パルスを発生する。
また、固定分周器２に対して可変分周器８の位相が進ん
でいる場合は（ｂ）から（＋）パルスを発生する。どち
らの場合も位相差が大きいほどパルス幅が広くなる。位
相比較器３から入力端子（ａ），（ｂ）に入力のない場
合、トランジスタT1〜T4に電流は流れず出力端子（ｃ）
は、コンデンサC0の電荷によって定まる電位に保たれて
いる。次に位相遅れを生じ、例えば入力端子（ａ）に負
極性パルスが入力されると、パルスの加えられた期間
は、スイッチングトランジスタT1がONとなり、出力端子
（ｃ）から、ローパスフィルタ17のコンデンサC0に正極
性の電位に充電する。同時にスイッチングトランジスタ
T1のエミッタ電流ｉは抵抗R1により電圧降下を生じ、こ
の電位差によりコンデンサC1が充電される。スイッチン
グトランジスタT2のベース電圧は入力端子（ａ）に加え
られる負極性パルスの巾が広いほど低下し、所定値以下
になるとスイッチングトランジスタT2がONとなる。スイ
ッチングトランジスタT2のON時の動作電流は出力端子
（ｃ）の出力電流に加算される。動作電流は十分大きく
取れ、このため位相遅れの大きい程出力端子（ｃ）の電
位の上昇率が大きくなる。入力端子（ｂ）に正極性のパ
ルスが入力された場合も同様に動作する。
２図のチャージポンプ４が同じく14に、またローパスフ
ィルタ７が17に置きかえられ、また位相ロック信号10を
欠く以外は同様なので、同図を流用しながら動作を説明
する。位相比較器３からは基準発振器１とVCO6の周波数
を固定分周器２と可変分周器８の出力で比較し、位相が
遅れている場合は（ａ）から（−）パルスを発生する。
また、固定分周器２に対して可変分周器８の位相が進ん
でいる場合は（ｂ）から（＋）パルスを発生する。どち
らの場合も位相差が大きいほどパルス幅が広くなる。位
相比較器３から入力端子（ａ），（ｂ）に入力のない場
合、トランジスタT1〜T4に電流は流れず出力端子（ｃ）
は、コンデンサC0の電荷によって定まる電位に保たれて
いる。次に位相遅れを生じ、例えば入力端子（ａ）に負
極性パルスが入力されると、パルスの加えられた期間
は、スイッチングトランジスタT1がONとなり、出力端子
（ｃ）から、ローパスフィルタ17のコンデンサC0に正極
性の電位に充電する。同時にスイッチングトランジスタ
T1のエミッタ電流ｉは抵抗R1により電圧降下を生じ、こ
の電位差によりコンデンサC1が充電される。スイッチン
グトランジスタT2のベース電圧は入力端子（ａ）に加え
られる負極性パルスの巾が広いほど低下し、所定値以下
になるとスイッチングトランジスタT2がONとなる。スイ
ッチングトランジスタT2のON時の動作電流は出力端子
（ｃ）の出力電流に加算される。動作電流は十分大きく
取れ、このため位相遅れの大きい程出力端子（ｃ）の電
位の上昇率が大きくなる。入力端子（ｂ）に正極性のパ
ルスが入力された場合も同様に動作する。
上記実施例によれば、位相差パルスの大小に対応してチ
ャージポンプ14の駆動電流を自動的に制御出来る。
ャージポンプ14の駆動電流を自動的に制御出来る。
発明の効果 以上実施例により説明したように本発明によれば、PLL
回路のチャージポンプの駆動電流をそれぞれ第1,第２の
スイッチングトランジスタと時定数回路を備えたチャー
ジポンプを用いて自動的に制御するように構成したの
で、切替スイッチを用いることなく、自動モード切換PL
L回路を構成出来、その結果IC化に適した、比較的簡単
な構成によって、PLLループの系の応答を可変に出来る
利点を有する。
回路のチャージポンプの駆動電流をそれぞれ第1,第２の
スイッチングトランジスタと時定数回路を備えたチャー
ジポンプを用いて自動的に制御するように構成したの
で、切替スイッチを用いることなく、自動モード切換PL
L回路を構成出来、その結果IC化に適した、比較的簡単
な構成によって、PLLループの系の応答を可変に出来る
利点を有する。
第１図は本発明の一実施例における自動モード切換PLL
回路の要部構成を示す回路図、第２図は従来の２モード
PLL回路の全体のブロック図である。 T1〜T4……スイッチングトランジスタ、R1〜R4……抵
抗、C1,C2……コンデンサ、a,b……入力端子、ｃ……出
力端子。
回路の要部構成を示す回路図、第２図は従来の２モード
PLL回路の全体のブロック図である。 T1〜T4……スイッチングトランジスタ、R1〜R4……抵
抗、C1,C2……コンデンサ、a,b……入力端子、ｃ……出
力端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/18 Ｈ０３Ｌ 7/10 Ｅ 7/18 Ｚ
Claims (1)
- 【請求項１】ディジタル型の位相比較器と、前記位相比
較器の正極性および負極性の一対の位相差パルス出力に
より駆動されるチャージポンプと、前記チャージポンプ
の出力により、ローパスフィルタを介して制御される電
圧制御発振器とを備えたフェーズロックドループ回路に
用いられ、前記チャージポンプに前記正極性位相差パル
スによりベースを駆動される第１のNPNスイッチングト
ランジスタと、負極性位相差パルスによりベースを駆動
される第１のPNPスイッチングトランジスタとをもう
け、共通接続点で上記スイッチングトランジスタのコレ
クタを互いに直列接続し、前記第１のPNPスイッチング
トランジスタのエミッタと電源の間に抵抗とコンデンサ
を並列接続した時定数回路を抵抗経由で接続し、前記第
１のNPNスイッチングトランジスタのエミッタと接地間
に抵抗とコンデンサを並列接続した時定数回路を抵抗経
由で接続し、前記１のNPNスイッチングトランジスタの
エミッタ側の抵抗と前記時定数回路との接続点がベース
に、エミッタが電源に、コレクタが前記共通接続点にそ
れぞれ接続された第２のNPNスイッチングトランジス
タ、および、第１のPNPスイッチングトランジスタのエ
ミッタ側の抵抗と前記時定数回路との接続点がベース
に、コレクタが電源に、コレクタが前記共通接続点にそ
れぞれ接続された第２のPNPスイッチングトランジスタ
を設け、前記共通接続点からチャージポンプ出力を取り
出すようにし、位相差パルス幅が広いときのみ前記第２
のスイッチングトランジスタをONにするようにした自動
モード切換PLL回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236464A JPH07120945B2 (ja) | 1986-10-03 | 1986-10-03 | 自動モ−ド切換ｐｌｌ回路 |
| US06/919,474 US4745372A (en) | 1985-10-17 | 1986-10-16 | Phase-locked-loop circuit having a charge pump |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236464A JPH07120945B2 (ja) | 1986-10-03 | 1986-10-03 | 自動モ−ド切換ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6390213A JPS6390213A (ja) | 1988-04-21 |
| JPH07120945B2 true JPH07120945B2 (ja) | 1995-12-20 |
Family
ID=17001130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236464A Expired - Fee Related JPH07120945B2 (ja) | 1985-10-17 | 1986-10-03 | 自動モ−ド切換ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120945B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06303050A (ja) * | 1993-04-09 | 1994-10-28 | Nec Corp | 電流出力回路 |
| JPH1098380A (ja) * | 1996-09-24 | 1998-04-14 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
| JP2009188811A (ja) * | 2008-02-07 | 2009-08-20 | Sumitomo Electric Ind Ltd | Ｐｏｎシステムの局側装置、受信方法及びクロックデータ再生回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4938318A (ja) * | 1972-08-25 | 1974-04-10 |
-
1986
- 1986-10-03 JP JP61236464A patent/JPH07120945B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6390213A (ja) | 1988-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |