JPH1098380A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JPH1098380A
JPH1098380A JP8251424A JP25142496A JPH1098380A JP H1098380 A JPH1098380 A JP H1098380A JP 8251424 A JP8251424 A JP 8251424A JP 25142496 A JP25142496 A JP 25142496A JP H1098380 A JPH1098380 A JP H1098380A
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JP
Japan
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low
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error signal
pll circuit
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JP8251424A
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Inventor
Hiroshi Takigawa
浩 滝川
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Renesas Design Corp
Mitsubishi Electric Corp
Original Assignee
Renesas Design Corp
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0898—Details of the current generators the source or sink current values being variable

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 ＶＣＯ制御電圧ＶＣＰを単調にしか変化させ
られなかったので、ＰＬＬのロックスピードおよび安定
度の両者を同時に高めることができないという課題があ
った。 【解決手段】 誤差信号＊ＵＰが入力されると、コンデ
ンサＣ１１にプリチャージされている電荷がＮＭＯＳト
ランジスタＮ１１を介して放電される。この過程でＣＰ
コントロールトランジスタＰ１２のオン抵抗が可変する
ことにより、ＶＣＯ制御電圧ＶＣＰは、誤差信号＊ＵＰ
のパルス幅が狭いときには低く、広いときには高くな
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はＰＬＬ回路、特に
ＰＬＬ回路のチャージポンプに関するものである。
【０００２】
【従来の技術】図６はＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ）回路の概要を示す図であり、図におい
て、１２はフェーズディテクタ（ＰＤ）、１４はチャー
ジポンプ（ＣＰ）、１６はローパスフィルタ（ＬＰ
Ｆ）、１８は電圧制御発振器（ＶＣＯ）、２０は分周器
である。ｆｏは基準信号、ｆは電圧制御発振器１８が発
振する周波数を分周器２０によって分周した周波数を有
するＰＬＬ信号である。＊ＵＰ（＊ＵＰは論理信号ＵＰ
の負値論理信号を表す。負値論理信号は通常、信号名に
上線を付して表記するが、ここでは信号名の前に＊印を
付して表記する）、ＤＯＷＮはフェーズディテクタ１２
が出力する誤差信号である。ＶＣＰは電圧制御発振器１
８を制御するためのＶＣＯ制御電圧である。
【０００３】次に動作について説明する。ＰＬＬ信号ｆ
は、その位相がフェーズディテクタ１２によって基準信
号ｆｏの位相と比較される。フェーズディテクタ１２
は、ＰＬＬ信号ｆと基準信号ｆｏとの位相差に応じて誤
差信号＊ＵＰまたはＤＯＷＮを出力する。誤差信号＊Ｕ
Ｐ，ＤＯＷＮは位相差が存在する期間中出力され、その
パルス幅は位相差の大きさに比例する。
【０００４】フェーズディテクタ１２が出力する誤差信
号＊ＵＰ，ＤＯＷＮはチャージポンプ１４に入力する。
チャージポンプ１４はローパスフィルタ１６と協働し、
誤差信号＊ＵＰ，ＤＯＷＮに基づいて電圧制御発振器１
８の発振周波数を制御するＶＣＯ制御電圧ＶＣＰを出力
する。具体的には、チャージポンプ１４がフェーズディ
テクタ１２が出力する誤差信号＊ＵＰ，ＤＯＷＮに応じ
てローパスフィルタ１６に電荷を供給したり、ローパス
フィルタ１６から電荷を抜き取ったりすることによりＶ
ＣＯ制御電圧ＶＣＰが生成される。
【０００５】電圧制御発振器１８は、ローパスフィルタ
１６が出力するＶＣＯ制御電圧ＶＣＰに応じた周波数の
信号を発振出力する。この信号は分周器２０によってＰ
ＬＬ信号ｆに分周された後、フェーズディテクタ１２に
入力される。フェーズディテクタ１２が誤差信号＊Ｕ
Ｐ，ＤＯＷＮを出力しなくなった状態がＰＬＬのロック
状態であり、このとき基準信号ｆｏの位相とＰＬＬ信号
ｆの位相とは完全に一致している。
【０００６】図７は従来のチャージポンプを示す図であ
る。図には、チャージポンプ１４と共にローパスフィル
タ１６も示されている。これは、上述したようにチャー
ジポンプ１４とローパスフィルタ１６とは協働してＶＣ
Ｏ制御電圧ＶＣＰを生成するからである。なお、ＶDDは
電源電圧である。
【０００７】図７に示すチャージポンプ１４はＣＭＯＳ
構造を有し、ＰＭＯＳトランジスタＰ３１のゲートに誤
差信号＊ＵＰが入力され、ＮＭＯＳトランジスタＮ３１
のゲートに誤差信号ＤＯＷＮが入力される。
【０００８】ローパスフィルタ１６は２個の抵抗Ｒ１，
Ｒ２と２個のコンデンサＣ１，Ｃ２とから成るパッシブ
構成を有する。
【０００９】次に動作について説明する。チャージポン
プ１４にフェーズディテクタ１２が出力する誤差信号＊
ＵＰが入力されるとＰＭＯＳトランジスタＰ３１がオン
する。すると電源と接地との間が導通し、ローパスフィ
ルタ１６を構成する抵抗Ｒ１とＲ２との間からＶＣＯ制
御電圧ＶＣＰが生成出力される。ＶＣＯ制御電圧ＶＣＰ
の電圧波形は、電源電圧ＶDD，ＰＭＯＳトランジスタＰ
３１のオン抵抗ＲＰ３１，抵抗Ｒ１，Ｒ２，コンデンサ
Ｃ１，Ｃ２によって規定される。
【００１０】図８はＶＣＯ制御電圧ＶＣＰの電圧波形の
例を示す図である。時刻ｔ0 で誤差信号＊ＵＰが入力さ
れると同時にＶＣＯ制御電圧ＶＣＰが上昇し始め、時刻
ｔ1で＊ＵＰの入力がなくなると下降する。図から分か
るように、時刻ｔ1 以後十分な時間が経過してもＶＣＰ
は時刻ｔ0 以前の電圧値にはならず電圧差を有する。こ
の電圧差が電源制御発振器１８の発振周波数を制御す
る。
【００１１】
【発明が解決しようとする課題】従来のＰＬＬ回路は以
上のように構成されているので、以下に示すような課題
があった。ＰＬＬ回路の特性はロックスピードと安定度
とで評価される。ロックスピードはＰＬＬがロックする
までの速さであり、安定度はノイズなどの擾乱によって
ロックが外れない度合いのことである。ところで、ロッ
クスピードはＶＣＯ制御電圧ＶＣＰの変化量が大きいほ
ど速くなり、安定度はＶＣＯ制御電圧ＶＣＰの変化量が
小さいほど高くなるという性質がある。すなわち、ロッ
クスピードと安定度とは、ＶＣＯ制御電圧ＶＣＰの変化
量に関してトレードオフの関係にある。
【００１２】図７に示すチャージポンプ１４に誤差信号
＊ＵＰが入力されると、チャージポンプ１４はローパス
フィルタ１６と協働し、＊ＵＰのパルス幅で表されるＰ
ＬＬ信号ｆと基準信号ｆｏとの位相差の大きさに応じ
て、ＰＭＯＳトランジスタＰ３１のオン抵抗ＲＰ３１，
抵抗Ｒ１およびＲ２によって電源電圧ＶDDを分圧するこ
とによりＶＣＯ制御電圧ＶＣＰを生成する。コンデンサ
Ｃ１およびＣ２は電源から供給される電荷によって充電
される。ＰＭＯＳトランジスタＰ３１のオン抵抗ＲＰ３
１は十分小さく、 ＲＰ３１≪Ｒ１，Ｒ２ が成り立つから、ＶＣＯ制御電圧ＶＣＰは電源電圧ＶDD
を抵抗Ｒ１およびＲ２によって分圧したものとなる。
【００１３】以上のことから、ＶＣＯ制御電圧ＶＣＰの
変化量はＲ２／（Ｒ１＋Ｒ２）に比例する。 Ｒ２／（Ｒ１＋Ｒ２）＝１／（１＋（Ｒ１／Ｒ２）） が成り立つから、（Ｒ１／Ｒ２）を大きくするとＶＣＯ
制御電圧ＶＣＰの変化量は小さくなり安定度が向上し、
（Ｒ１／Ｒ２）を小さくするとＶＣＯ制御電圧ＶＣＰの
変化量は大きくなりロックスピードが速くなる。しかし
ながら、抵抗Ｒ１およびＲ２は受動素子であるから、従
来のＰＬＬ回路では（Ｒ１／Ｒ２）は一定値に設定する
しかないので、ロックスピードの向上と安定度の向上と
の間のトレードオフは解消しない。
【００１４】以上のように従来のＰＬＬ回路には、ロッ
クスピードおよび安定度の両者を同時に高めることがで
きないという課題があった。
【００１５】この発明は上記のような課題を解決するた
めになされたもので、入力パルス幅に比例してチャージ
ポンプ能力を変化させることにより、ロックスピードの
高速化とロックの安定度の向上とを同時に実現すること
のできるＰＬＬ回路を得ることを目的とする。
【００１６】
【課題を解決するための手段】請求項１記載の発明に係
るＰＬＬ回路は、ローパスフィルタと、該ローパスフィ
ルタが出力する制御電圧に応じた周波数を有するＰＬＬ
信号を発振出力する電圧制御発振器と、前記ＰＬＬ信号
と基準信号とを入力し、両者の位相差を検出して誤差信
号を出力するフェーズディテクタと、前記誤差信号を入
力し、前記ローパスフィルタへの電荷の放出または前記
ローパスフィルタからの電荷の抜き取りを行うチャージ
ポンプとを備えたＰＬＬ回路において、前記チャージポ
ンプに、前記ローパスフィルタへの電荷の放出または前
記ローパスフィルタからの電荷の抜き取りを、前記誤差
信号のパルス幅に応じた速度で行う可変抵抗手段を備え
たものである。
【００１７】請求項２記載の発明に係るＰＬＬ回路は、
可変抵抗手段が、ローパスフィルタへの電荷の放出また
は前記ローパスフィルタからの電荷の抜き取りを、誤差
信号のパルス幅の狭さから広さに対応して、リニアに行
うものである。
【００１８】請求項３記載の発明に係るＰＬＬ回路は、
可変抵抗手段が、時定数回路と第１スイッチング素子と
を備え、前記時定数回路の端子電圧によって前記第１ス
イッチング素子のオン抵抗を可変させるものである。
【００１９】請求項４記載の発明に係るＰＬＬ回路は、
可変抵抗手段が、電源と接地との間に直列接続された第
１スイッチング素子および第２スイッチング素子と、コ
ンデンサと第３スイッチング素子とが並列接続され、端
子が前記第１スイッチング素子の制御電極に接続された
時定数回路と、前記電源と前記時定数回路との間に設け
られ、常時オン状態にある第４スイッチング素子とを備
え、誤差信号が入力されると、前記第２スイッチング素
子がオンしてローパスフィルタへの電荷の放出または前
記ローパスフィルタからの電荷の抜き取りを開始し、同
時に前記第３スイッチング素子がオンして前記時定数回
路の端子電圧に応じて前記第１スイッチング素子のオン
抵抗を可変させるものである。
【００２０】請求項５記載の発明に係るＰＬＬ回路は、
第１スイッチング素子のしきい値が第４スイッチング素
子のしきい値よりも高いものである。
【００２１】請求項６記載の発明に係るＰＬＬ回路は、
時定数回路を構成するコンデンサの容量および／または
第３スイッチング素子のサイズによって第１スイッチン
グ素子のオン抵抗の可変量を制御するものである。
【００２２】請求項７記載の発明に係るＰＬＬ回路は、
第１スイッチング素子の駆動能力が第２スイッチング素
子の駆動能力よりも高いものである。
【００２３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＰ
ＬＬ回路のチャージポンプを示す図である。図にはチャ
ージポンプ１４と共にローパスフィルタ１６も示されて
いるが、これは両者が協働してＶＣＯ制御電圧ＶＣＰを
生成するからである。
【００２４】チャージポンプ１４は、図６に示したフェ
ーズディテクタ１２が出力する誤差信号＊ＵＰが入力す
るプルアップ側と誤差信号ＤＯＷＮが入力するプルダウ
ン側とから成る。プルアップ側はＰＭＯＳトランジスタ
（可変抵抗手段，第２スイッチング素子）Ｐ１０、ＰＭ
ＯＳトランジスタ（可変抵抗手段，第４スイッチング素
子）Ｐ１１、ＰＭＯＳトランジスタ（可変抵抗手段，第
１スイッチング素子）Ｐ１２、ＮＭＯＳトランジスタ
（可変抵抗手段，時定数回路，第３スイッチング素子）
Ｎ１１、インバータＩＮＶ１、およびコンデンサ（可変
抵抗手段，時定数回路）Ｃ１１から成る。プルダウン側
はＮＭＯＳトランジスタ（可変抵抗手段，第２スイッチ
ング素子）Ｎ１０，ＮＭＯＳトランジスタ（可変抵抗手
段，第４スイッチング素子）Ｎ２１，ＮＭＯＳトランジ
スタ（可変抵抗手段，第１スイッチング素子）Ｎ２２、
ＰＭＯＳトランジスタ（可変抵抗手段，第４スイッチン
グ素子）Ｐ２１、インバータＩＮＶ２、およびコンデン
サ（可変抵抗手段，時定数回路）Ｃ１２から成る。
【００２５】ＰＭＯＳトランジスタＰ１０およびＮＭＯ
ＳトランジスタＮ１０は、チャージポンプ１４の主要部
を成すので、以下ではこの２個のトランジスタをＣＰメ
イントランジスタと称する。またＰＭＯＳトランジスタ
Ｐ１２およびＮＭＯＳトランジスタＮ２２は、ＣＰメイ
ントランジスタＰ１０およびＮ１０を制御するので、以
下ではこの２個のトランジスタをＣＰコントロールトラ
ンジスタと称する。
【００２６】この発明ではＣＰメイントランジスタＰ１
０およびＮ１０は単に電荷を通過させる働きをするだけ
であり、電荷の通過量を制御するのはＣＰコントロール
トランジスタＰ１２およびＮ２２である。したがって、
ＣＰコントロールトランジスタＰ１２およびＮ２２の駆
動能力は、ＣＰメイントランジスタＰ１０およびＮ１０
よりも高くなるように選定される。ローパスフィルタ１
６は、２個の抵抗Ｒ１，Ｒ２と２個のコンデンサＣ１，
Ｃ２とから成る。ＶＣＯ制御電圧ＶＣＰは抵抗Ｒ１とＲ
２との間から出力される。
【００２７】次に動作について説明する。定常状態にお
いて、ＰＭＯＳトランジスタＰ１１はゲートがソースに
短絡されているから導通状態にある。したがって、コン
デンサＣ１１は、ＰＭＯＳトランジスタＰ１１を介して
電源に接続されているから、“Ｈ”レベルにプリチャー
ジされている。すなわち、図中ＶＰで示すコンデンサＣ
１１の電位は高電位に保たれている。この結果、ＣＰコ
ントロールトランジスタＰ１２は、ＰＭＯＳトランジス
タＰ１１のしきい値電圧ＶTH(P11) 分だけオン状態とな
る。このためにＣＰコントロールトランジスタＰ１２の
しきい値電圧ＶTH(P12) をＰＭＯＳトランジスタＰ１１
のしきい値電圧ＶTH(P11) より高く設定する。
【００２８】チャージポンプ１４に誤差信号＊ＵＰが入
力されると、ＣＰメイントランジスタＰ１０がオンする
と共に、ＮＭＯＳトランジスタＮ１１がオンする。この
結果、コンデンサＣ１１にプリチャージされていた電荷
はＮＭＯＳトランジスタＮ１１を介して放電されるか
ら、電位ＶＰはＮＭＯＳトランジスタＮ１１のオン抵抗
ＲＮ１１とＣ１１とで定まる時定数（ＲＮ１１・Ｃ１
１）に従って低下する。ＣＰコントロールトランジスタ
Ｐ１２は、定常状態におけるややオン状態から、電位Ｖ
Ｐの低下に伴ってオン状態となり、最後に飽和状態とな
る。すなわち、ＣＰコントロールトランジスタＰ１２の
オン抵抗ＲＰ１２は、電位ＶＰの低下に従ってリニアに
変動する。以上のように電位ＶＰの低下はＣＰコントロ
ールトランジスタＰ１２のオン抵抗を変化させるから、
ＣＰメイントランジスタＰ１０を介してローパスフィル
タ１６に供給される電荷量も変化する。時定数（ＲＮ１
１・Ｃ１１）は、コンデンサＣ１１の容量およびＮＭＯ
ＳトランジスタＮ１１のサイズを選定することにより所
定の値に設定することができる。
【００２９】ＶＣＯ制御電圧ＶＣＰは、電源電圧ＶDDを
ＣＰコントロールトランジスタＰ１２のオン抵抗ＲＰ１
２，ＣＰメイントランジスタＰ１０のオン抵抗ＲＰ１
０、抵抗Ｒ１，Ｒ２によって分圧することにより生成さ
れる。ＣＰメイントランジスタＰ１０は導通状態にある
から、 ＲＰ１０≪ＲＰ１２，Ｒ１，Ｒ２ が成り立つので無視できる。したがって、ＶＣＯ制御電
圧ＶＣＰは、 Ｒ２／（ＲＰ１２＋Ｒ１＋Ｒ２） ＝１／（１＋（ＲＰ１２＋Ｒ１）／Ｒ２） に比例する。上述したように、ＣＰコントロールトラン
ジスタＰ１２のオン抵抗ＲＰ１２は、電位ＶＰの低下に
従ってリニアに変動するから、ＶＣＯ制御電圧ＶＣＰ
は、電位ＶＰの低下に従って、リニアに変化して飽和値
に到達する。
【００３０】電位ＶＰが低下している期間は誤差信号＊
ＵＰのパルス幅に比例する。したがって、ＰＬＬがロッ
クを外すと誤差信号＊ＵＰが入力されるが、ロックを外
す度合い（ＰＬＬ信号ｆと基準信号ｆｏとの位相差）が
大きくなるのに従って誤差信号＊ＵＰのパルス幅が広く
なる。＊ＵＰのパルス幅の狭さから広さに対応して、Ｖ
ＣＰは低電圧から高電圧に上昇する。
【００３１】以下、具体的な電圧波形を用いて、この実
施の形態１によるチャージポンプの動作を説明する。図
２および図３は誤差信号＊ＵＰのパルス幅が広い場合に
おける電圧波形図であり、図４および図５は誤差信号＊
ＵＰのパルス幅が狭い場合における電圧波形図である。
図３および図５には、比較のために従来例の電圧波形も
示してある。
【００３２】まず、図１，図２，および図３を用いて、
チャージポンプ１４に入力される誤差信号＊ＵＰのパル
ス幅が広い場合を説明する。図２に示すように、定常状
態の電位にあるＶＰは時刻ｔ0 で＊ＵＰが入力されると
ＮＭＯＳトランジスタＮ１１のオン抵抗ＲＮ１１とＣ１
１とで定まる時定数（ＲＮ１１・Ｃ１１）に従って低下
する。時刻ｔ1 で＊ＵＰの入力がなくなると、プリチャ
ージによって電位ＶＰは定常状態に回復する。図３に示
すように、ローパスフィルタ１６から出力されるＶＣＯ
制御電圧ＶＣＰは、時刻ｔ0 で＊ＵＰが入力されると徐
々に高まり、ある期間で急激に上昇した後、飽和する。
これは上述したこの実施の形態１によるチャージポンプ
の特性によるものである。時刻ｔ1 で＊ＵＰの入力がな
くなると、ＶＣＰは低下するが、時刻ｔ1 における電位
が従来例よりも高いから、時刻ｔ1 後、十分な時間が経
過しても従来例よりも高電位を維持する。高いＶＣＰ電
圧はＰＬＬのロックスピードを速くする。
【００３３】次に、図１，図４，および図５を用いて、
チャージポンプ１４に入力される誤差信号＊ＵＰのパル
ス幅が狭い場合を説明する。図４に示すように、定常状
態の電位にあるＶＰは時刻ｔ0 で＊ＵＰが入力されると
ＮＭＯＳトランジスタＮ１１のオン抵抗ＲＮ１１とＣ１
１とで定まる時定数（ＲＮ１１・Ｃ１１）に従って低下
する。時刻ｔ1 で＊ＵＰの入力がなくなると、プリチャ
ージによって電位ＶＰは定常状態に回復する。図５に示
すように、ローパスフィルタ１６から出力されるＶＣＯ
制御電圧ＶＣＰは、時刻ｔ0 で＊ＵＰが入力されると徐
々に上昇する。これは上述したこの実施の形態１による
チャージポンプの出力インピーダンスの特性によるもの
である。時刻ｔ1 で＊ＵＰの入力がなくなると、ＶＣＰ
は低下するが、時刻ｔ1 における電位が従来例よりも低
いから、時刻ｔ1 後、十分な時間が経過しても従来例よ
りも低電位を維持する。低いＶＣＰ電圧はＰＬＬの安定
度を向上させる。
【００３４】以上、この実施の形態１をチャージポンプ
１４に誤差信号＊ＵＰが入力される場合を例に説明した
が、誤差信号ＤＯＷＮが入力される場合は極性が反対に
なる点を除いて、動作メカニズムは同じである。例え
ば、ＶＣＯ制御電圧ＶＣＰは、定常状態で高い電位に維
持されており、誤差信号ＤＯＷＮが入力されるとチャー
ジポンプ１４の出力インピーダンス特性に従って低下す
る。また、時定数は（ＲＮ２１・Ｃ１２）となるが、コ
ンデンサＣ１２の容量およびＮＭＯＳトランジスタＮ２
１のサイズを選定することにより所定の値に設定するこ
とができる。
【００３５】以上のように、この実施の形態１によれ
ば、ＰＬＬ回路において、誤差信号のパルス幅に比例し
てチャージポンプ能力を変化させることが可能になるか
ら、ＰＬＬのロックスピードの高速化とロックの安定度
の向上とを同時に実現することができる。
【００３６】
【発明の効果】以上のように、請求項１記載の発明によ
れば、ＰＬＬ回路を、ローパスフィルタと、該ローパス
フィルタが出力する制御電圧に応じた周波数を有するＰ
ＬＬ信号を発振出力する電圧制御発振器と、前記ＰＬＬ
信号と基準信号とを入力し、両者の位相差を検出して誤
差信号を出力するフェーズディテクタと、前記誤差信号
を入力し、前記ローパスフィルタへの電荷の放出または
前記ローパスフィルタからの電荷の抜き取りを行うチャ
ージポンプとを備えたＰＬＬ回路において、前記チャー
ジポンプに、前記ローパスフィルタへの電荷の放出また
は前記ローパスフィルタからの電荷の抜き取りを、前記
誤差信号のパルス幅に応じた速度で行う可変抵抗手段を
備えるように構成したので、誤差信号のパルス幅に比例
してチャージポンプ能力を変化させることが可能になる
から、ＰＬＬのロックスピードの高速化とロックの安定
度の向上とを同時に実現できる効果がある。
【００３７】請求項２記載の発明によれば、ＰＬＬ回路
を、可変抵抗手段が、ローパスフィルタへの電荷の放出
または前記ローパスフィルタからの電荷の抜き取りを、
誤差信号のパルス幅の狭さから広さに対応して、リニア
に行うように構成したので、ローパスフィルタは、誤差
信号のパルス幅が狭いときには低い電圧制御発振器制御
電圧を出力し、誤差信号のパルス幅が広いときには高い
電圧制御発振器制御電圧を出力することが可能になる効
果がある。
【００３８】請求項３記載の発明によれば、ＰＬＬ回路
を、可変抵抗手段が、時定数回路と第１スイッチング素
子とを備え、前記時定数回路の端子電圧によって前記第
１スイッチング素子のオン抵抗を可変させるように構成
したので、ＰＬＬ回路全体を集積回路装置内に形成する
ことが可能になる効果がある。
【００３９】請求項４記載の発明によれば、ＰＬＬ回路
を、可変抵抗手段が、電源と接地との間に直列接続され
た第１スイッチング素子および第２スイッチング素子
と、コンデンサと第３スイッチング素子とが並列接続さ
れ、端子が前記第１スイッチング素子の制御電極に接続
された時定数回路と、前記電源と前記時定数回路との間
に設けられ、常時オン状態にある第４スイッチング素子
とを備え、誤差信号が入力されると、前記第２スイッチ
ング素子がオンしてローパスフィルタへの電荷の放出ま
たは前記ローパスフィルタからの電荷の抜き取りを開始
し、同時に前記第３スイッチング素子がオンして前記時
定数回路の端子電圧に応じて前記第１スイッチング素子
のオン抵抗を可変させるように構成したので、ロックス
ピードの高速化とロックの安定度の向上とを同時に実現
できるＰＬＬ回路を簡易な回路構成で実現できる効果が
ある。
【００４０】請求項５記載の発明によれば、ＰＬＬ回路
を、第１スイッチング素子のしきい値が第４スイッチン
グ素子のしきい値よりも高いように構成したので、第１
スイッチング素子のオン抵抗を滑らかに変化させること
ができる効果がある。
【００４１】請求項６記載の発明によれば、ＰＬＬ回路
を、時定数回路を構成するコンデンサの容量および／ま
たは第３スイッチング素子のサイズによって第１スイッ
チング素子のオン抵抗の可変量を制御するように構成し
たので、簡易な回路構成で第１スイッチング素子のオン
抵抗の可変量を制御できる効果がある。
【００４２】請求項７記載の発明によれば、ＰＬＬ回路
を、第１スイッチング素子の駆動能力が第２スイッチン
グ素子の駆動能力よりも高いように構成したので、第１
スイッチング素子は、ローパスフィルタへの電荷の放出
またはローパスフィルタからの電荷の抜き取りの通り道
の役割を果たすだけであるから小さなサイズで済み、チ
ャージポンプの占有面積を小さくできる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＰＬＬ回路の
チャージポンプを示す図である。
【図２】 誤差信号のパルス幅が広い場合における時定
数回路の端子電圧波形図である。
【図３】 誤差信号のパルス幅が広い場合における電圧
制御発振器制御電圧波形図である。
【図４】 誤差信号のパルス幅が狭い場合における時定
数回路の端子電圧波形図である。
【図５】 誤差信号のパルス幅が狭い場合における電圧
制御発振器制御電圧波形図である。
【図６】 ＰＬＬ回路の概要を示す図である。
【図７】 従来のチャージポンプを示す図である。
【図８】 従来の電圧制御発振器制御電圧波形の例を示
す図である。
【符号の説明】
１４ チャージポンプ、１６ ローパスフィルタ、Ｃ１
１，Ｃ１２ コンデンサ（可変抵抗手段，時定数回
路）、Ｎ１０ ＮＭＯＳトランジスタ（可変抵抗手段，
第２スイッチング素子）、Ｎ１１ ＮＭＯＳトランジス
タ（可変抵抗手段，時定数回路，第３スイッチング素
子）、Ｎ２１ ＮＭＯＳトランジスタ（可変抵抗手段，
第４スイッチング素子）、Ｎ２２ ＮＭＯＳトランジス
タ（可変抵抗手段，第１スイッチング素子）、Ｐ１０
ＰＭＯＳトランジスタ（可変抵抗手段，第２スイッチン
グ素子）、Ｐ１１，Ｐ２１ ＰＭＯＳトランジスタ（可
変抵抗手段，第４スイッチング素子）、Ｐ１２ ＰＭＯ
Ｓトランジスタ（可変抵抗手段，第１スイッチング素
子）。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ローパスフィルタと、該ローパスフィル
    タが出力する制御電圧に応じた周波数を有するＰＬＬ信
    号を発振出力する電圧制御発振器と、前記ＰＬＬ信号と
    基準信号とを入力し、両者の位相差を検出して誤差信号
    を出力するフェーズディテクタと、前記誤差信号を入力
    し、前記ローパスフィルタへの電荷の放出または前記ロ
    ーパスフィルタからの電荷の抜き取りを行うチャージポ
    ンプとを備えたＰＬＬ回路において、前記チャージポン
    プに、前記ローパスフィルタへの電荷の放出または前記
    ローパスフィルタからの電荷の抜き取りを、前記誤差信
    号のパルス幅に応じた速度で行う可変抵抗手段を備えた
    ことを特徴とするＰＬＬ回路。
  2. 【請求項２】 可変抵抗手段が、ローパスフィルタへの
    電荷の放出または前記ローパスフィルタからの電荷の抜
    き取りを、誤差信号のパルス幅の狭さから広さに対応し
    て、リニアに可変することを特徴とする請求項１記載の
    ＰＬＬ回路。
  3. 【請求項３】 可変抵抗手段が、時定数回路と第１スイ
    ッチング素子とを備え、前記時定数回路の端子電圧によ
    って前記第１スイッチング素子のオン抵抗を可変させる
    ことを特徴とする請求項２記載のＰＬＬ回路。
  4. 【請求項４】 可変抵抗手段が、電源と接地との間に直
    列接続された第１スイッチング素子および第２スイッチ
    ング素子と、コンデンサと第３スイッチング素子とが並
    列接続され、端子が前記第１スイッチング素子の制御電
    極に接続された時定数回路と、前記電源と前記時定数回
    路との間に設けられ、常時オン状態にある第４スイッチ
    ング素子とを備え、誤差信号が入力されると、前記第２
    スイッチング素子がオンしてローパスフィルタへの電荷
    の放出または前記ローパスフィルタからの電荷の抜き取
    りを開始し、同時に前記第３スイッチング素子がオンし
    て前記時定数回路の端子電圧に応じて前記第１スイッチ
    ング素子のオン抵抗を可変させることを特徴とする請求
    項１記載のＰＬＬ回路。
  5. 【請求項５】 第１スイッチング素子のしきい値が第４
    スイッチング素子のしきい値よりも高いことを特徴とす
    る請求項４記載のＰＬＬ回路。
  6. 【請求項６】 時定数回路を構成するコンデンサの容量
    および／または第３スイッチング素子のサイズによって
    第１スイッチング素子のオン抵抗の可変量を制御するこ
    とを特徴とする請求項４記載のＰＬＬ回路。
  7. 【請求項７】 第１スイッチング素子の駆動能力が第２
    スイッチング素子の駆動能力よりも高いことを特徴とす
    る請求項４記載のＰＬＬ回路。
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