JPH07120953B2 - デコード回路 - Google Patents
デコード回路Info
- Publication number
- JPH07120953B2 JPH07120953B2 JP61140662A JP14066286A JPH07120953B2 JP H07120953 B2 JPH07120953 B2 JP H07120953B2 JP 61140662 A JP61140662 A JP 61140662A JP 14066286 A JP14066286 A JP 14066286A JP H07120953 B2 JPH07120953 B2 JP H07120953B2
- Authority
- JP
- Japan
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- transistor
- drain
- nmos
- gate
- pmos
- Prior art date
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- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はデコード回路、特に高密度小消費電力のデコー
ド回路とこれに用いる出力反転用トランジスタ回路に関
するものである。
ド回路とこれに用いる出力反転用トランジスタ回路に関
するものである。
従来の技術 従来のデコード回路は、第２図に示すような構成のもの
であり、更にこれを改良し、第３図に示すような構成で
も実施できるものであった。
であり、更にこれを改良し、第３図に示すような構成で
も実施できるものであった。
第２図および第３図において、ブロック１とブロック４
は、いずれも入力端子とその入力端子に接続されたイン
バータゲートを示し、ブロック２とブロック５は１本の
デコード出力線を示す。またブロック３とブロック６は
出力信号を充電するPMOSトランジスタを示す。
は、いずれも入力端子とその入力端子に接続されたイン
バータゲートを示し、ブロック２とブロック５は１本の
デコード出力線を示す。またブロック３とブロック６は
出力信号を充電するPMOSトランジスタを示す。
第２図に示すようなデコード回路では、デコード部を構
成しているNMOSトランジスタ（TN10、TN11、TN12、TN20
等）は、各々のドレインを回路の出力信号線に接続し、
並列に接続されるものであった。このような構成の回路
では、すべての出力信号線（OUT0、OUT1、OUT2）をデコ
ード以前のタイミングクロック信号に同期して充電し、
デコード処理後に選択されない出力信号を放電するとい
う形式のものであり、選択される出力信号に対して選択
されない出力信号の方がはるかに多いため、消費電力が
大きいという問題があった。
成しているNMOSトランジスタ（TN10、TN11、TN12、TN20
等）は、各々のドレインを回路の出力信号線に接続し、
並列に接続されるものであった。このような構成の回路
では、すべての出力信号線（OUT0、OUT1、OUT2）をデコ
ード以前のタイミングクロック信号に同期して充電し、
デコード処理後に選択されない出力信号を放電するとい
う形式のものであり、選択される出力信号に対して選択
されない出力信号の方がはるかに多いため、消費電力が
大きいという問題があった。
そこで、第３図に示すようなデコード回路が実施される
用になった。第３図に示すデコード回路では、デコード
部を構成しているNMOSトランジスタ（TN10、TN11、TN1
2、TN20等）は、互いに直列に接続し、一端のNMOSトラ
ンジスタ（TN30、TN31、TN32）のソースを接地し、その
出力が回路の出力信号になっている。この構成の回路で
は、直前のサイクルで選択され充電された出力信号線
（OUT0、OUT1、OUT2のいずれか１つ）はデコード以前の
タイミングクロックの角信号に同期して放電され、デコ
ード処理後、選択された出力信号線（OUT0、OUT1、OUT2
のいずれか１つ）のみを充電するという形式をとってい
る。従って、必要最小限の出力信号のみが充放電される
ため、消費電力は第２図に示す構成の回路に比べて、か
なり削減できるものである。
用になった。第３図に示すデコード回路では、デコード
部を構成しているNMOSトランジスタ（TN10、TN11、TN1
2、TN20等）は、互いに直列に接続し、一端のNMOSトラ
ンジスタ（TN30、TN31、TN32）のソースを接地し、その
出力が回路の出力信号になっている。この構成の回路で
は、直前のサイクルで選択され充電された出力信号線
（OUT0、OUT1、OUT2のいずれか１つ）はデコード以前の
タイミングクロックの角信号に同期して放電され、デコ
ード処理後、選択された出力信号線（OUT0、OUT1、OUT2
のいずれか１つ）のみを充電するという形式をとってい
る。従って、必要最小限の出力信号のみが充放電される
ため、消費電力は第２図に示す構成の回路に比べて、か
なり削減できるものである。
発明が解決しようとする問題点 このように、デコード部を構成しているNMOSトランジス
タを直列に接続した回路では前記の最高位NMOSTトラン
ジスタ（TN10、TN11、TN12）のドレインの出力信号を反
転させることが必要であり、そのために、CMOSインバー
タ回路（INV0、INV1、INV2）が用いられてきたが、これ
らのCMOSインバータ回路を接続することによって、デコ
ード回路のチップ上の占有面積が大きくなるという問題
があった。というのは、第４図（ａ）に示すように、CM
OSインバータ回路はPMOSトランジスタとNMOSトランジス
タで構成されていて、各々のゲート入力を接続している
ことが原因となっていた。すなわち、チップのマスク回
路で実現すると、第４図（ｃ）のマスク１に示すように
チップのＰチャンネル（Pch）領域のPMOSトランジスタ
とＮチャンネル（Nch）領域のNMOSトランジスタの間に
配線が存在し、この配線領域の占める面積が大きくなる
ためである。
タを直列に接続した回路では前記の最高位NMOSTトラン
ジスタ（TN10、TN11、TN12）のドレインの出力信号を反
転させることが必要であり、そのために、CMOSインバー
タ回路（INV0、INV1、INV2）が用いられてきたが、これ
らのCMOSインバータ回路を接続することによって、デコ
ード回路のチップ上の占有面積が大きくなるという問題
があった。というのは、第４図（ａ）に示すように、CM
OSインバータ回路はPMOSトランジスタとNMOSトランジス
タで構成されていて、各々のゲート入力を接続している
ことが原因となっていた。すなわち、チップのマスク回
路で実現すると、第４図（ｃ）のマスク１に示すように
チップのＰチャンネル（Pch）領域のPMOSトランジスタ
とＮチャンネル（Nch）領域のNMOSトランジスタの間に
配線が存在し、この配線領域の占める面積が大きくなる
ためである。
本発明は、このような問題を解決するもので、デコード
回路のチップ上での占有面積を縮小するために用いる出
力反転用トランジスタ回路を提供することを目的とする
ものである。
回路のチップ上での占有面積を縮小するために用いる出
力反転用トランジスタ回路を提供することを目的とする
ものである。
問題点を解決するための手段 上記の問題を解決するために本発明のデコード回路は、
ドレインとソースが直列に接続された複数の第１のNMOS
トランジスタからなるトランジスタ列を複数列並べて形
成されるトランジスタ群を有し、複数の入力信号を複数
の第１のNMOSトランジスタのゲートに入力し、複数のト
ランジスタ列の一端を接地し、複数のトランジスタ列の
他端を、ソースを電源に接続した第１のPMOSトランジス
タのドレインと、同じくソースを電源に接続した第２の
PMOSトランジスタのゲートに接続し、第２のPMOSトラン
ジスタのドレインに、ソースを接地した第２のNMOSトラ
ンジスタのドレインを接続し、第１のPMOSトランジスタ
のゲートにクロック信号を接続し、第２のNMOSトランジ
スタのゲートにクロック信号の反転信号を接続し、第２
のPMOSトランジスタのドレンイン及び第２のNMOSトラン
ジスタのドレインを出力端子とすることを特徴とするも
のである。
ドレインとソースが直列に接続された複数の第１のNMOS
トランジスタからなるトランジスタ列を複数列並べて形
成されるトランジスタ群を有し、複数の入力信号を複数
の第１のNMOSトランジスタのゲートに入力し、複数のト
ランジスタ列の一端を接地し、複数のトランジスタ列の
他端を、ソースを電源に接続した第１のPMOSトランジス
タのドレインと、同じくソースを電源に接続した第２の
PMOSトランジスタのゲートに接続し、第２のPMOSトラン
ジスタのドレインに、ソースを接地した第２のNMOSトラ
ンジスタのドレインを接続し、第１のPMOSトランジスタ
のゲートにクロック信号を接続し、第２のNMOSトランジ
スタのゲートにクロック信号の反転信号を接続し、第２
のPMOSトランジスタのドレンイン及び第２のNMOSトラン
ジスタのドレインを出力端子とすることを特徴とするも
のである。
作 用 この構成により出力部の回路は第４図（ｂ）に示すよう
になり、チップ上では第４図（ｄ）に示すようになる。
すなわち第４図（ａ）の構成の場合に必要であった第４
図（ｃ）に示すマスク１の配線領域が必要なくなる。従
って複数の出力信号により構成される大規模のデコード
回路では、複数の配線除去によって、占有面積をかなり
削減できる。
になり、チップ上では第４図（ｄ）に示すようになる。
すなわち第４図（ａ）の構成の場合に必要であった第４
図（ｃ）に示すマスク１の配線領域が必要なくなる。従
って複数の出力信号により構成される大規模のデコード
回路では、複数の配線除去によって、占有面積をかなり
削減できる。
実施例 第１図（ａ）及び第１図（ｂ）はそれぞれ本発明の一実
施例によるデコード回路図とそのタイミングチャートで
ある。第１図（ａ）において、ブロック８は入力端子と
それに接続されたインバータゲートとを示し、ブロック
９は１本のデコード出力線を示す。また、ブロック10
は、一端（ソース）が接地された直列接続のNMOSトラン
ジスタTN10、TN20、TN30、TN11、TN21、TN31、TN12、TN
22、TN32のうち他端にある最高位のNMOSトランジスタTN
10、TN11、TN12のドレインを充電するPMOSトランジスタ
を示し、ブロック11は本発明によって改良した出力反転
用トランジスタ回路を示す。
施例によるデコード回路図とそのタイミングチャートで
ある。第１図（ａ）において、ブロック８は入力端子と
それに接続されたインバータゲートとを示し、ブロック
９は１本のデコード出力線を示す。また、ブロック10
は、一端（ソース）が接地された直列接続のNMOSトラン
ジスタTN10、TN20、TN30、TN11、TN21、TN31、TN12、TN
22、TN32のうち他端にある最高位のNMOSトランジスタTN
10、TN11、TN12のドレインを充電するPMOSトランジスタ
を示し、ブロック11は本発明によって改良した出力反転
用トランジスタ回路を示す。
この出力反転用トランジスタ回路は、PMOSトランジスタ
TP0〜TP2と、NMOSトランジスタTN0〜TN2とからなってお
り、それぞれ計２つのトランジスタから構成されてい
る。
TP0〜TP2と、NMOSトランジスタTN0〜TN2とからなってお
り、それぞれ計２つのトランジスタから構成されてい
る。
PMOSトランジスタTP0〜TP2のソースには電源が接続さ
れ、ゲートはデコード用NMOSトランジスタTN10等のドレ
インにつながっている。またドレインはNMOSトランジス
タTN0等のドレインと接続されて出力信号端子になって
いる。また、NMOSトランジスタTN0〜TN2は、ソースが接
地され、ゲートにはクロック信号CLOCKの反転信号が印
加され、ドレインはPMOSトランジスタTP0〜TP2のドレイ
ンと接続されて出力信号OUT0〜OUT2を出力する端子にな
っている。このようにPMOSトランジスタTP0〜TP2のゲー
トとNMOSトランジスタTN0〜TN2のゲートは接続されてお
らず別々に制御されている。
れ、ゲートはデコード用NMOSトランジスタTN10等のドレ
インにつながっている。またドレインはNMOSトランジス
タTN0等のドレインと接続されて出力信号端子になって
いる。また、NMOSトランジスタTN0〜TN2は、ソースが接
地され、ゲートにはクロック信号CLOCKの反転信号が印
加され、ドレインはPMOSトランジスタTP0〜TP2のドレイ
ンと接続されて出力信号OUT0〜OUT2を出力する端子にな
っている。このようにPMOSトランジスタTP0〜TP2のゲー
トとNMOSトランジスタTN0〜TN2のゲートは接続されてお
らず別々に制御されている。
また、直列接続のNMOSトランジスタTN10、TN20、TN30等
の最高位NMOSトランジスタのドレイン出力信号は、ブロ
ック11を構成するPMOSトランジスタTP0〜TP2のゲート入
力となっている。またブロック11のPMOSトランジスタTP
0〜TP2のゲートには、電源をソースに接続した充電用PM
OSトランジスタTP10〜TP12を接続している。この充電用
PMOSトランジスタTP10〜TP12のゲートにはクロック信号
CLOCKが印加されている。すなわち、PMOSトランジスタT
P0〜TP2のゲートとNMOSトランジスタTN0〜TN2のゲート
に入力する信号は、それぞれクロック信号CLOCKとその
反転信号に同期しているので、出力反転用トランジスタ
回路を構成するPMOSトランジスタとNMOSトランジスタが
同時に導通することはない。
の最高位NMOSトランジスタのドレイン出力信号は、ブロ
ック11を構成するPMOSトランジスタTP0〜TP2のゲート入
力となっている。またブロック11のPMOSトランジスタTP
0〜TP2のゲートには、電源をソースに接続した充電用PM
OSトランジスタTP10〜TP12を接続している。この充電用
PMOSトランジスタTP10〜TP12のゲートにはクロック信号
CLOCKが印加されている。すなわち、PMOSトランジスタT
P0〜TP2のゲートとNMOSトランジスタTN0〜TN2のゲート
に入力する信号は、それぞれクロック信号CLOCKとその
反転信号に同期しているので、出力反転用トランジスタ
回路を構成するPMOSトランジスタとNMOSトランジスタが
同時に導通することはない。
このようなデコード回路では、第１図（ｂ）に示すよう
にデコード処理が行われる前のタイミングで、クロック
信号CLOCKが“LOW"のとき、充電用PMOSトランジスタTP1
0〜TP12が“ON"し、PMOSトランジスタTP0〜TP2のゲート
を充電する。このためPMOSトランジスタTP0〜TP2は“OF
F"となる。またクロック信号CLOCKの反転信号が放電用N
MOSトランジスタTN0〜TN2のゲートに入力するので放電
用NMOSトランジスタTN0〜TN2は“ON"し、回路の全出力
信号を放電する。
にデコード処理が行われる前のタイミングで、クロック
信号CLOCKが“LOW"のとき、充電用PMOSトランジスタTP1
0〜TP12が“ON"し、PMOSトランジスタTP0〜TP2のゲート
を充電する。このためPMOSトランジスタTP0〜TP2は“OF
F"となる。またクロック信号CLOCKの反転信号が放電用N
MOSトランジスタTN0〜TN2のゲートに入力するので放電
用NMOSトランジスタTN0〜TN2は“ON"し、回路の全出力
信号を放電する。
次に、デコード処理が行われる期間、クロック信号CLOC
Kを“HIGH"にすると、充電用PMOSトランジスタTP10〜TP
12および放電用NMOSトランジスタTN0〜TN2は、共に“OF
F"になる。このとき、直列接続のNMOSトランジスタTN1
0、TN20、TN30等の最高位トランジスタTN10、TN11、TN1
2のドレイン出力信号が“LOW"のときのみ、PMOSトラン
ジスタTP0〜TP2が“ON"し、回路の出力信号OUT0〜OUT2
を“HIGH"Tにする。
Kを“HIGH"にすると、充電用PMOSトランジスタTP10〜TP
12および放電用NMOSトランジスタTN0〜TN2は、共に“OF
F"になる。このとき、直列接続のNMOSトランジスタTN1
0、TN20、TN30等の最高位トランジスタTN10、TN11、TN1
2のドレイン出力信号が“LOW"のときのみ、PMOSトラン
ジスタTP0〜TP2が“ON"し、回路の出力信号OUT0〜OUT2
を“HIGH"Tにする。
すなわち、入力信号IN1〜IN3によって、直列接続のNMOS
トランジスタTN10、TN20、TN30等のいずれか１列が全て
“ON"になると、最高位のNMOSトランジスタTN10等のド
レイン出力が“LOW"になる。このときPMOSトランジスタ
TP0等が“ON"となり、出力信号OUT0等が選択されたこと
になり“HIGH"になる。
トランジスタTN10、TN20、TN30等のいずれか１列が全て
“ON"になると、最高位のNMOSトランジスタTN10等のド
レイン出力が“LOW"になる。このときPMOSトランジスタ
TP0等が“ON"となり、出力信号OUT0等が選択されたこと
になり“HIGH"になる。
例えば、入力信号として、（IN3、IN2、IN1）に（０、
０、０）が入力された場合、NMOSトランジスタ｛TN30、
TN20、TN10｝のゲートには反転信号の（１、１、１）が
入力するので｛ON,ON,ON｝となり１列のトランジスタが
全て“ON"になる。このときPMOSトランジスタTP0のゲー
ト入力が“LOW"となるため、出力信号OUT0が“HIGH"に
なる。
０、０）が入力された場合、NMOSトランジスタ｛TN30、
TN20、TN10｝のゲートには反転信号の（１、１、１）が
入力するので｛ON,ON,ON｝となり１列のトランジスタが
全て“ON"になる。このときPMOSトランジスタTP0のゲー
ト入力が“LOW"となるため、出力信号OUT0が“HIGH"に
なる。
また、このとき隣の出力信号線に接続されているNMOSト
ランジスタ｛TN31、TN21、TN11｝は｛ON,ON,OFF｝とな
るので接地電位と導通することがなく、PMOSトランジス
タTP1のゲート入力は“HIGH"に保持されたままになる。
従って、PMOSトランジスタTP1は“OFF"のままであり、
出力信号OUT1は“LOW"を保持する。
ランジスタ｛TN31、TN21、TN11｝は｛ON,ON,OFF｝とな
るので接地電位と導通することがなく、PMOSトランジス
タTP1のゲート入力は“HIGH"に保持されたままになる。
従って、PMOSトランジスタTP1は“OFF"のままであり、
出力信号OUT1は“LOW"を保持する。
さらに隣の出力信号線に接続されているNMOSトランジス
タ｛TN32、TN22、TN12｝ついても、｛ON,OFF,ON｝とな
り接地電位と導通しないので、出力信号OUT1の場合と同
様に出力信号OUT2も"LOW"を保持する。
タ｛TN32、TN22、TN12｝ついても、｛ON,OFF,ON｝とな
り接地電位と導通しないので、出力信号OUT1の場合と同
様に出力信号OUT2も"LOW"を保持する。
第１図（ｂ）は、第１図（ａ）におけるクロック信号CL
OCKと入力信号IN1〜IN3と出力信号OUT0〜OUT2の関係を
示したタイミングチャートである。同図に示すように、
出力信号OUT0〜OUT2は入力信号IN1〜IN3とクロック信号
CLOCKの組合せによって、いずれか１つが“HIGH"にな
る。
OCKと入力信号IN1〜IN3と出力信号OUT0〜OUT2の関係を
示したタイミングチャートである。同図に示すように、
出力信号OUT0〜OUT2は入力信号IN1〜IN3とクロック信号
CLOCKの組合せによって、いずれか１つが“HIGH"にな
る。
なお、本実施例では出力信号線と入力信号線が３本の場
合について説明したが、これに限らず、出力信号線が４
本以上、入力信号線が４本以上の場合でも適用できる。
合について説明したが、これに限らず、出力信号線が４
本以上、入力信号線が４本以上の場合でも適用できる。
発明の効果 本発明の出力反転用トランジスタ回路によれば、回路の
占有面積を縮小できる。またこれをデコード回路に用い
れば低消費電力を維持しながら回路の占有面積を縮小で
きる。
占有面積を縮小できる。またこれをデコード回路に用い
れば低消費電力を維持しながら回路の占有面積を縮小で
きる。
第１図（ａ）は本発明の一実施例を示すブロック図、第
１図（ｂ）はそのタイミングチャート、第２図、第３図
は従来例を示すブロック図、第４図（ａ）〜（ｄ）はそ
れぞれ本発明の作用を説明するための図である。 ブロック１、ブロック４、ブロック８……入力端子とそ
れに接続されたインバータゲート、ブロック２、ブロッ
ク５、ブロック９……出力信号生成回路、ブロック３、
ブロック６、ブロック10……NMOSデコード出力線の充電
用PMOSトランジスタ、ブロック11……出力反転用トラン
ジスタ回路、CLOCK……クロック信号、IN1〜IN3……入
力信号、OUT1〜OUT2……出力信号、TN10〜TN12、TN20〜
TN22、TN30〜TN32……デコード用NMOSトランジスタ、TP
10〜TP12……充電用PMOSトランジスタ、TP0〜TP2……PM
OSトランジスタ、TN0〜TN2……放電用NMOSトランジス
タ、INV0〜INV2……CMOSインバータ、Pch……Ｐチャン
ネル領域、Nch……Ｎチャンネル領域、TP……PMOSトラ
ンジスタ、TN……NMOSトランジスタ、１……PMOS、NMOS
ゲート入力配線マスク占有面積、２……PMOS、NMOSドレ
イン出力配線マスク占有面積、Ｉ……PMOSゲート電極、
Ｃ……NMOSゲート電極。
１図（ｂ）はそのタイミングチャート、第２図、第３図
は従来例を示すブロック図、第４図（ａ）〜（ｄ）はそ
れぞれ本発明の作用を説明するための図である。 ブロック１、ブロック４、ブロック８……入力端子とそ
れに接続されたインバータゲート、ブロック２、ブロッ
ク５、ブロック９……出力信号生成回路、ブロック３、
ブロック６、ブロック10……NMOSデコード出力線の充電
用PMOSトランジスタ、ブロック11……出力反転用トラン
ジスタ回路、CLOCK……クロック信号、IN1〜IN3……入
力信号、OUT1〜OUT2……出力信号、TN10〜TN12、TN20〜
TN22、TN30〜TN32……デコード用NMOSトランジスタ、TP
10〜TP12……充電用PMOSトランジスタ、TP0〜TP2……PM
OSトランジスタ、TN0〜TN2……放電用NMOSトランジス
タ、INV0〜INV2……CMOSインバータ、Pch……Ｐチャン
ネル領域、Nch……Ｎチャンネル領域、TP……PMOSトラ
ンジスタ、TN……NMOSトランジスタ、１……PMOS、NMOS
ゲート入力配線マスク占有面積、２……PMOS、NMOSドレ
イン出力配線マスク占有面積、Ｉ……PMOSゲート電極、
Ｃ……NMOSゲート電極。
Claims (1)
- 【請求項１】ドレインとソースが直列に接続された複数
の第１のNMOSトランジスタからなるトランジスタ列を複
数列並べて形成されるトランジスタ群を有し、複数の入
力信号を前記複数の第１のNMOSトランジスタのゲートに
入力し、前記複数のトランジスタ列の一端を接地し、前
記複数のトランジスタ列の他端を、ソースを電源に接続
した第１のPMOSトランジスタのドレインと、同じくソー
スを電源に接続した第２のPMOSトランジスタのゲートに
接続し、前記第２のPMOSトランジスタのドレインに、ソ
ースを接地した第２のNMOSトランジスタのドレインを接
続し、前記第１のPMOSトランジスタのゲートにクロック
信号を接続し、前記第２のNMOSトランジスタのゲートに
前記クロック信号の反転信号を接続し、前記第２のPMOS
トランジスタのドレイン及び前記第２のNMOSトランジス
タのドレインを出力端子とすることを特徴とするデコー
ド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140662A JPH07120953B2 (ja) | 1986-06-17 | 1986-06-17 | デコード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140662A JPH07120953B2 (ja) | 1986-06-17 | 1986-06-17 | デコード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62296627A JPS62296627A (ja) | 1987-12-23 |
| JPH07120953B2 true JPH07120953B2 (ja) | 1995-12-20 |
Family
ID=15273849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140662A Expired - Lifetime JPH07120953B2 (ja) | 1986-06-17 | 1986-06-17 | デコード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120953B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124091A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体メモリ |
| JPS6096027A (ja) * | 1983-10-31 | 1985-05-29 | Nec Corp | 相補型インバ−タ |
-
1986
- 1986-06-17 JP JP61140662A patent/JPH07120953B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62296627A (ja) | 1987-12-23 |
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