JPS6177422A - ラインデ−タセレクタ回路 - Google Patents
ラインデ−タセレクタ回路Info
- Publication number
- JPS6177422A JPS6177422A JP19896584A JP19896584A JPS6177422A JP S6177422 A JPS6177422 A JP S6177422A JP 19896584 A JP19896584 A JP 19896584A JP 19896584 A JP19896584 A JP 19896584A JP S6177422 A JPS6177422 A JP S6177422A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- channel mos
- gate
- circuit
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- WABPQHHGFIMREM-BKFZFHPZSA-N lead-212 Chemical compound [212Pb] WABPQHHGFIMREM-BKFZFHPZSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２ 対１（ｎ：正整数）に構成したＣＭＯ３
形ラインデータセレクタ回路に関する。
形ラインデータセレクタ回路に関する。
（従来の技術）
従来よυ、ＣＭ ＯＳ （Ｃｏｒｎｐｌｅｍｅｎｔａｒ
ｙ Ｍｅ−ｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ ） プロセスを使用した２ 対１（２−丁０
−１）式ラインデータセレクタ回路の一構成法として、
例えば第２図に示すような４対１形ラインデ一タセレク
タ回路が使用されてきた。第２図において、２１０゜２
２０．２３０，２４０，２５０，２６０はそれぞれＰチ
ャネルＭＯ３）ランジスタ１．６，５゜７．９．Ｉｉと
ＮチャネルＭＯＳトランジスタ２゜４，６，８．１０．
１２とから成る相補形ＭＯＳトランジスタによるトラン
スファゲートでおる。
ｙ Ｍｅ−ｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ ） プロセスを使用した２ 対１（２−丁０
−１）式ラインデータセレクタ回路の一構成法として、
例えば第２図に示すような４対１形ラインデ一タセレク
タ回路が使用されてきた。第２図において、２１０゜２
２０．２３０，２４０，２５０，２６０はそれぞれＰチ
ャネルＭＯ３）ランジスタ１．６，５゜７．９．Ｉｉと
ＮチャネルＭＯＳトランジスタ２゜４，６，８．１０．
１２とから成る相補形ＭＯＳトランジスタによるトラン
スファゲートでおる。
また、２７１，２７２はそれぞれインバータでｂる。
第２図において、ＰチャネルＭＯＳトランジ−メタ１の
端子１３と、ＮチャネルＭＯＳトランジスタ２の端子２
１とを接続して、これを入力端子とし、ＰチャネルＭＯ
Ｓトランジスタ１の端子１４と、ＮチャネルＭＯＳトラ
ンジスタ２の端子２２とを接続したものをトランスファ
ゲート２１０とする。このトランスファゲート２１０と
同様なトランスファゲートを６個備えてトランスファゲ
ート２２０，２３０，２４０，２５０，２６０を形成し
、トランスファゲート２１０，２２０．２ｉ２４０．２
５０，２６０の入力端子２１１゜２２１．２５１，２４
１にそれぞれデータ入力端子Ｄｏ 、ＤＩ 、Ｄ２
、Ｄｓを接続する。トランスファゲート２１０．２
２０の出力端子２１４゜２２４を相互に接続し、最終段
のトランスファゲート２５０の入力端子２５１に接続す
る。同様にトランスファゲート２３０，２４０の出力端
子２３４．２４４も相互に接続し、トランスフアゲ−）
２６０の入力端子２６１に接続する。最終段の出力はト
ランスファゲート２５０．２６０の出力端子２５４，２
６４を接続した点りとする。セレクト信号（信号線ＳＯ
，ＳＩ上）は、それぞれ初段、ならびに最終段のセレク
ト信号となり、信号線ＳＯ−＊ＪＰ上のセレクト信号は
トランスファゲート２１０，２２０，２３０．２４０の
入力端子２１２．２２３，２３２，２４３へ入力される
。
端子１３と、ＮチャネルＭＯＳトランジスタ２の端子２
１とを接続して、これを入力端子とし、ＰチャネルＭＯ
Ｓトランジスタ１の端子１４と、ＮチャネルＭＯＳトラ
ンジスタ２の端子２２とを接続したものをトランスファ
ゲート２１０とする。このトランスファゲート２１０と
同様なトランスファゲートを６個備えてトランスファゲ
ート２２０，２３０，２４０，２５０，２６０を形成し
、トランスファゲート２１０，２２０．２ｉ２４０．２
５０，２６０の入力端子２１１゜２２１．２５１，２４
１にそれぞれデータ入力端子Ｄｏ 、ＤＩ 、Ｄ２
、Ｄｓを接続する。トランスファゲート２１０．２
２０の出力端子２１４゜２２４を相互に接続し、最終段
のトランスファゲート２５０の入力端子２５１に接続す
る。同様にトランスファゲート２３０，２４０の出力端
子２３４．２４４も相互に接続し、トランスフアゲ−）
２６０の入力端子２６１に接続する。最終段の出力はト
ランスファゲート２５０．２６０の出力端子２５４，２
６４を接続した点りとする。セレクト信号（信号線ＳＯ
，ＳＩ上）は、それぞれ初段、ならびに最終段のセレク
ト信号となり、信号線ＳＯ−＊ＪＰ上のセレクト信号は
トランスファゲート２１０，２２０，２３０．２４０の
入力端子２１２．２２３，２３２，２４３へ入力される
。
また、セレクト信号（ＳＯ）はインパーク２７１を介し
てトランスファゲート２１０，２２０゜２３０．２４０
の入力端子２１３，２２２゜２３３．２４２へ入力され
る。セレクト信号（Ｓｌ）はトランス２アゲ−ｈ２５０
，２６０の入力端子２５２．２６′６へ入力され、イン
バータ２７２を介してトランスフアゲ−ｈ ２５０，２
６０の入力端子２５ろ、２６２へ入力される。セレクト
信号（Ｓｏ 、 ８１ ）に２値の正論理（０，０）。
てトランスファゲート２１０，２２０゜２３０．２４０
の入力端子２１３，２２２゜２３３．２４２へ入力され
る。セレクト信号（Ｓｌ）はトランス２アゲ−ｈ２５０
，２６０の入力端子２５２．２６′６へ入力され、イン
バータ２７２を介してトランスフアゲ−ｈ ２５０，２
６０の入力端子２５ろ、２６２へ入力される。セレクト
信号（Ｓｏ 、 ８１ ）に２値の正論理（０，０）。
（１，０）、（０，１）、（１，１）を与えた時にこの
回路の出力りからそれぞれＤｏ、Ｄｌ、Ｄ２、Ｄｓのデ
ータが取出される。
回路の出力りからそれぞれＤｏ、Ｄｌ、Ｄ２、Ｄｓのデ
ータが取出される。
ＰチャネルＭＯＳトランジスタとＮチャネルＭ 。
ＯＳトランジスタとのソース相互間、およびトレー／相
互間をそれぞれ接続した一対の相補形トランスファゲー
ト２１０，２２０，２３０，２４０゜２５０．２６０の
出力端子の相互間を接続し、一方の相補形トランスファ
ゲートのＰチャネルＭＯＳトランジスタのゲートリード
２１２と、他方の相補形トランスファゲートのＮチャネ
ルＭＯＳトランジスタのゲートリード２２３とを相互に
接続する。そこで、それぞれのトランジスタに逆極性の
セレクト信号を与え、各相補形トランスファゲートの入
力端子をデータ入力端子とする２対１形ラインデ一タセ
レクタ回路を基本単位とし、（ｎ−ｍ）段目（ｎは２以
上の正の整数、ｍは０以上でｎ未満の正の整数］に２
個の上記２対１形ラインデ一タセレクタ回路をｎ段にわ
たって配置し、各段に配置された２対１形ラインデ一タ
セレクタ回路の出力端子と次段に配置された２対１形ラ
インデ一タセレクタ回路のデータ入力端子とを接続し、
初段に配置された各２対１形ラインテ一タセレクタ回路
の各データ入力端子を系全体のデータ入力端子とし、最
終段（ｎ段目）に配置された２対ｌ形ラインデ一メセレ
クタ回路の出力端子を系全体の出力端子とする方法がト
ランジスタ数を減少させることができる構成法として採
用されてきた。
互間をそれぞれ接続した一対の相補形トランスファゲー
ト２１０，２２０，２３０，２４０゜２５０．２６０の
出力端子の相互間を接続し、一方の相補形トランスファ
ゲートのＰチャネルＭＯＳトランジスタのゲートリード
２１２と、他方の相補形トランスファゲートのＮチャネ
ルＭＯＳトランジスタのゲートリード２２３とを相互に
接続する。そこで、それぞれのトランジスタに逆極性の
セレクト信号を与え、各相補形トランスファゲートの入
力端子をデータ入力端子とする２対１形ラインデ一タセ
レクタ回路を基本単位とし、（ｎ−ｍ）段目（ｎは２以
上の正の整数、ｍは０以上でｎ未満の正の整数］に２
個の上記２対１形ラインデ一タセレクタ回路をｎ段にわ
たって配置し、各段に配置された２対１形ラインデ一タ
セレクタ回路の出力端子と次段に配置された２対１形ラ
インデ一タセレクタ回路のデータ入力端子とを接続し、
初段に配置された各２対１形ラインテ一タセレクタ回路
の各データ入力端子を系全体のデータ入力端子とし、最
終段（ｎ段目）に配置された２対ｌ形ラインデ一メセレ
クタ回路の出力端子を系全体の出力端子とする方法がト
ランジスタ数を減少させることができる構成法として採
用されてきた。
（発明が解決しようとする問題点〕
しかし、上記の構成法においても最低［４（２”−１）
＋２ｎ１個のトランジスタが必要であるため、高集積化
に適するとはいえない。
＋２ｎ１個のトランジスタが必要であるため、高集積化
に適するとはいえない。
本発明の目的は、ＰチャネルＭＯ８Ｉ−ランジスタのゲ
ート以外の一端子と、ＮチャネルＭＯＳトランジスタの
ゲート以外の一端子とを相互に接続して出力端子とし、
上記ＰチャネルＭＯＳトランジスタのゲートと上記Ｎチ
ャネルＭＯＳトランジスタのゲートとを相互に接続して
セレクト信号の入力端子とし、上記ＰチャネルＭＯＳト
ランジスタの残りの一端子と上記ＮチャネルＭＯＳトラ
ンジスタの残りの一端子とをデータ入力端子とし、それ
ぞれに二値データ（０，１）を入力することができるよ
うに２対１形ラインテ一タセレクタ回路を構成して基本
単位回路とし、この基本単位となる２対１形ラインデ一
タセレクタ回路をｎ段にわたって接続し、（ｎ−ｍ）段
目（ｎは２以上の正の整数、ｍは０以上でｎ未満の正の
整数用こ一個の基本単位回路を配置し、各段の２対１形
ラインデ一タセレクタ回路の出力端子と次段の２対１形
ラインデ一タセレクタ回路のデータ入力端子とをバッフ
ァ回路を介して接続し、各段のそれぞれの２対１形ライ
ンデ一タセレクタ回路のセレクト信号端子には同一のセ
レクト信号を与え、初段のそれぞれの２対１形ラインデ
一タセレクタ回路の各データ入力端子を系全体のデータ
入力端子とすると共に、最終段（ｎ段目）の２対１形ラ
インデ一タセレクタ回路の出力端子を系全体の出力端子
とすることにより上記欠点を除去し、より少ないトラン
ジスタ数で構成した２ 対１形ラインデータセレクタ回
路を提供することにおる。
ート以外の一端子と、ＮチャネルＭＯＳトランジスタの
ゲート以外の一端子とを相互に接続して出力端子とし、
上記ＰチャネルＭＯＳトランジスタのゲートと上記Ｎチ
ャネルＭＯＳトランジスタのゲートとを相互に接続して
セレクト信号の入力端子とし、上記ＰチャネルＭＯＳト
ランジスタの残りの一端子と上記ＮチャネルＭＯＳトラ
ンジスタの残りの一端子とをデータ入力端子とし、それ
ぞれに二値データ（０，１）を入力することができるよ
うに２対１形ラインテ一タセレクタ回路を構成して基本
単位回路とし、この基本単位となる２対１形ラインデ一
タセレクタ回路をｎ段にわたって接続し、（ｎ−ｍ）段
目（ｎは２以上の正の整数、ｍは０以上でｎ未満の正の
整数用こ一個の基本単位回路を配置し、各段の２対１形
ラインデ一タセレクタ回路の出力端子と次段の２対１形
ラインデ一タセレクタ回路のデータ入力端子とをバッフ
ァ回路を介して接続し、各段のそれぞれの２対１形ライ
ンデ一タセレクタ回路のセレクト信号端子には同一のセ
レクト信号を与え、初段のそれぞれの２対１形ラインデ
一タセレクタ回路の各データ入力端子を系全体のデータ
入力端子とすると共に、最終段（ｎ段目）の２対１形ラ
インデ一タセレクタ回路の出力端子を系全体の出力端子
とすることにより上記欠点を除去し、より少ないトラン
ジスタ数で構成した２ 対１形ラインデータセレクタ回
路を提供することにおる。
（問題点を解決するための手段）
本発明によるラインデータセレクタ回路は、基本単位を
成すトランスファゲートをｎ段（ｎ：正の整数）にわた
って具備し、基本単位を成すトランスファゲートの出力
端子と次段に配置した基本単位を成すトランスファゲー
トのデータ入力端子との間を接続し、各段を形成する基
本単位のセレクト端子には同一のセレクト信号を与え、
初段を形成する基本単位の回路の各データ入力端子を系
全体のデータ入力端子として使用し、ｎ段目の基本単位
回路の出力端子を系全体の出力端子とするように構成し
たものでおる。
成すトランスファゲートをｎ段（ｎ：正の整数）にわた
って具備し、基本単位を成すトランスファゲートの出力
端子と次段に配置した基本単位を成すトランスファゲー
トのデータ入力端子との間を接続し、各段を形成する基
本単位のセレクト端子には同一のセレクト信号を与え、
初段を形成する基本単位の回路の各データ入力端子を系
全体のデータ入力端子として使用し、ｎ段目の基本単位
回路の出力端子を系全体の出力端子とするように構成し
たものでおる。
上記構成において、基本単位となるトランスファゲート
はＰチャネルＭＯＳトランジスタのゲート以外の一端子
とＮチャネルＭｏＳトランジスタのゲート以外の一端子
とを相互に接続して出力端子とし、上記ＰチャネルＭＯ
３Ｉ−ランジヌタのゲートと上記ＮチャネルＭＯＳトラ
ンジスタのゲートとを相互に接続してセレクト信号の入
力端子とし、ＰチャネルＭＯ８Ｉ−ランジスタの残りの
一端子と上記ＮチャネルＭＯ８Ｉ−ランジスタの残りの
一端子とをデータ入力端子としてそれぞれ二値データを
入力できるようにして構成したものである。
はＰチャネルＭＯＳトランジスタのゲート以外の一端子
とＮチャネルＭｏＳトランジスタのゲート以外の一端子
とを相互に接続して出力端子とし、上記ＰチャネルＭＯ
３Ｉ−ランジヌタのゲートと上記ＮチャネルＭＯＳトラ
ンジスタのゲートとを相互に接続してセレクト信号の入
力端子とし、ＰチャネルＭＯ８Ｉ−ランジスタの残りの
一端子と上記ＮチャネルＭＯ８Ｉ−ランジスタの残りの
一端子とをデータ入力端子としてそれぞれ二値データを
入力できるようにして構成したものである。
上記基本単位はｎ段にわたって（ｎ−ｍ）段目（ｏくｍ
＜ｎｓ ｍ ：正の整数）に２ 個の基本単位回路が配
置されるようにして構成したものである。
＜ｎｓ ｍ ：正の整数）に２ 個の基本単位回路が配
置されるようにして構成したものである。
（実施列）
次に、図面を参照して本発明の実施列について詳細に説
明する。
明する。
第１図は、４対１形のラインデータセレクタ回路の一実
施例を示すブロック図である。第１図において、１１０
，１３０，１５０はそれぞれＰチャネルＭＯ８Ｉ−ラン
ジスタであり、１２０゜１４０．１６０はそれぞれＮチ
ャネルＭＯ８）ランジスタである。ＰチャネルＭＯＳト
ランジスタ１１０．１３０，１５０は個々にトランスフ
ァゲートを形成し、ＮチャネルＭＯＳトランジスタ１２
０．１４０，１６０で個々にトランスファゲートを形成
している。トランスファゲート１１０．１２０，１３０
．１４０の入力端子１１１．１２１，１３１，１４１に
それぞれデータ入力端子Ｄｏ、Ｄｔ、Ｄ鵞 、Ｄ４から
のデータを入力する。トランスフアゲ−）１５０．１６
０の入力端子１５１，１６１にはそれぞれトランスファ
ゲート１１０，１２０の出力端子１１３゜１２３を接続
し、トランスファゲート１３０゜１４０の出力端子１３
１．１４１を接続する。最終段の出力端子はトランスフ
ァゲート１５０゜１６０の出力端子１５３，１６３を接
続した点りとする。トランスファゲート１１０，１２０
゜１３０．１４０の入力端子１１２，１２２゜１３２．
１４２にはセレクト信号（信号線Ｓｏ）を入力し、トラ
ンスフアゲ−）１５０，１６０の入力端子１５２．１６
２にはセレクト信号（信号線Ｓ１）を入力する。この回
路では、トランスファゲート１１０，１３０，１５０は
ＰチャネルＭＯＳトランジスタの特性を有するため、セ
レクト信号が二組の正論理でＯの時に導通状態となり、
１の時に非導通状態となる。逆に、トランスファゲート
１２０，１４０．１６０はＮチャネルＭＯＳトランジス
タの特性を有するため、セレクト信号が００時に非導通
状態となり、１の時に導通状態となる。これによシ、従
来の回路と同等な動作を行うことができる。
施例を示すブロック図である。第１図において、１１０
，１３０，１５０はそれぞれＰチャネルＭＯ８Ｉ−ラン
ジスタであり、１２０゜１４０．１６０はそれぞれＮチ
ャネルＭＯ８）ランジスタである。ＰチャネルＭＯＳト
ランジスタ１１０．１３０，１５０は個々にトランスフ
ァゲートを形成し、ＮチャネルＭＯＳトランジスタ１２
０．１４０，１６０で個々にトランスファゲートを形成
している。トランスファゲート１１０．１２０，１３０
．１４０の入力端子１１１．１２１，１３１，１４１に
それぞれデータ入力端子Ｄｏ、Ｄｔ、Ｄ鵞 、Ｄ４から
のデータを入力する。トランスフアゲ−）１５０．１６
０の入力端子１５１，１６１にはそれぞれトランスファ
ゲート１１０，１２０の出力端子１１３゜１２３を接続
し、トランスファゲート１３０゜１４０の出力端子１３
１．１４１を接続する。最終段の出力端子はトランスフ
ァゲート１５０゜１６０の出力端子１５３，１６３を接
続した点りとする。トランスファゲート１１０，１２０
゜１３０．１４０の入力端子１１２，１２２゜１３２．
１４２にはセレクト信号（信号線Ｓｏ）を入力し、トラ
ンスフアゲ−）１５０，１６０の入力端子１５２．１６
２にはセレクト信号（信号線Ｓ１）を入力する。この回
路では、トランスファゲート１１０，１３０，１５０は
ＰチャネルＭＯＳトランジスタの特性を有するため、セ
レクト信号が二組の正論理でＯの時に導通状態となり、
１の時に非導通状態となる。逆に、トランスファゲート
１２０，１４０．１６０はＮチャネルＭＯＳトランジス
タの特性を有するため、セレクト信号が００時に非導通
状態となり、１の時に導通状態となる。これによシ、従
来の回路と同等な動作を行うことができる。
（発明の効果〕
本発明は以上説明したように、トランスファゲートを個
々に単体のＮチャネルＭＯＳトランジスタおよび単体の
ＰチャネルＭＯＳトランジスタによシ構成することによ
り、回路接続の簡略化を計り、素子数を従来の（（２−
１）／２（２−１）＋ｎ）倍に減らすことができるとい
う効果がおる。
々に単体のＮチャネルＭＯＳトランジスタおよび単体の
ＰチャネルＭＯＳトランジスタによシ構成することによ
り、回路接続の簡略化を計り、素子数を従来の（（２−
１）／２（２−１）＋ｎ）倍に減らすことができるとい
う効果がおる。
第】図は、本発明による４対１形ラインデ一タセレクタ
回路の一実施例を示す回路図である。 第２図は、従来の４灼１形ラインテ一タセレクタ回路の
一例を示す回路図である。 １１０．１２０，１３０，１４０，１５０，１６０゜２
１０．２２０，２６０，２４０，２５０．２６０・・・
・・トランスファゲート １〜１２番・・ＭＯ８Ｉ−ランジスタ ２７１．２７２・・・インバータ １１１〜１１ろ、１２１〜１２３，１３１〜１ろろ。
回路の一実施例を示す回路図である。 第２図は、従来の４灼１形ラインテ一タセレクタ回路の
一例を示す回路図である。 １１０．１２０，１３０，１４０，１５０，１６０゜２
１０．２２０，２６０，２４０，２５０．２６０・・・
・・トランスファゲート １〜１２番・・ＭＯ８Ｉ−ランジスタ ２７１．２７２・・・インバータ １１１〜１１ろ、１２１〜１２３，１３１〜１ろろ。
Claims (1)
- ＰチャネルＭＯＳトランジスタのゲート以外の一端子と
ＮチャネルＭＯＳトランジスタのゲート以外の一端子と
を相互に接続して出力端子とし、前記ＰチャネルＭＯＳ
トランジスタのゲートと前記ＮチャネルＭＯＳトランジ
スタのゲートとを相互に接続してセレクト信号の入力端
子とし、前記ＰチャネルＭＯＳトランジスタの残りの一
端子と前記ＮチャネルＭＯＳトランジスタの残りの一端
子とをデータ入力端子として、それぞれに２値データを
入力することができるようにして基本単位とし、前記基
本単位をｎ段（ｎ：正の整数）にわたつて（ｎ−ｍ）段
目（０≦ｍ＜ｎ、ｍ：正の整数）に２＾ｍ個の前記基本
単位が配置されるように構成した複数のトランスファゲ
ートを具備し、前記基本単位を成すトランスファゲート
の出力端子と次段に配置した前記基本単位を成すトラン
スファゲートのデータ入力端子との間を接続し、各段を
形成する前記基本単位のセレクト端子には同一のセレク
ト信号を与え、初段を形成する前記基本回路の各データ
入力端子を系全体のデータ入力端子として使用し、前記
ｎ段目の前記基本回路の出力端子を系全体の出力端子と
するように構成したことを特徴とするラインデータセレ
クタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19896584A JPS6177422A (ja) | 1984-09-21 | 1984-09-21 | ラインデ−タセレクタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19896584A JPS6177422A (ja) | 1984-09-21 | 1984-09-21 | ラインデ−タセレクタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177422A true JPS6177422A (ja) | 1986-04-21 |
Family
ID=16399870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19896584A Pending JPS6177422A (ja) | 1984-09-21 | 1984-09-21 | ラインデ−タセレクタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177422A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02184112A (ja) * | 1988-12-05 | 1990-07-18 | Internatl Business Mach Corp <Ibm> | マルチプレクサ回路 |
| JP2006146166A (ja) * | 2004-11-22 | 2006-06-08 | Samsung Sdi Co Ltd | 画素回路及び発光表示装置 |
| JP2018508834A (ja) * | 2014-12-31 | 2018-03-29 | 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | 表示パネル及びその駆動回路 |
-
1984
- 1984-09-21 JP JP19896584A patent/JPS6177422A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02184112A (ja) * | 1988-12-05 | 1990-07-18 | Internatl Business Mach Corp <Ibm> | マルチプレクサ回路 |
| JP2006146166A (ja) * | 2004-11-22 | 2006-06-08 | Samsung Sdi Co Ltd | 画素回路及び発光表示装置 |
| JP2018508834A (ja) * | 2014-12-31 | 2018-03-29 | 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | 表示パネル及びその駆動回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3766408A (en) | Counter using insulated gate field effect transistors | |
| JPS5925421A (ja) | 同期式論理回路 | |
| US5457698A (en) | Test circuit having a plurality of scan latch circuits | |
| US5923192A (en) | CMOS circuit | |
| EP0647030A2 (en) | Integrated circuit devices | |
| US4739195A (en) | Mosfet circuit for exclusive control | |
| JPS6316710A (ja) | ラツチ回路 | |
| JPS58124325A (ja) | 可変遅延段数シフト・レジスタ | |
| JP3038757B2 (ja) | シフトレジスタ回路 | |
| US5847983A (en) | Full subtracter | |
| JPS58213341A (ja) | 加算回路 | |
| JPH0247038B2 (ja) | ||
| JPS6048616A (ja) | 論理回路 | |
| JPS58212697A (ja) | 符号化回路 | |
| JPH04283829A (ja) | 全加算器 | |
| JPH0377537B2 (ja) | ||
| JPH0431630Y2 (ja) | ||
| JPS62111526A (ja) | バイナリ・グレイ変換回路 | |
| JPS5913419A (ja) | プライオリテイ、エンコ−ダ回路 | |
| JPH03291016A (ja) | 論理回路 | |
| JPS62293824A (ja) | ゲ−ト回路 | |
| JPS62296627A (ja) | デコード回路 | |
| JPH02232577A (ja) | 出力回路 | |
| JPH06224739A (ja) | ゲート回路 | |
| JPS62266645A (ja) | シリアルインタ−フエ−ス回路 |