JPH07121255A - 定電流源回路 - Google Patents
定電流源回路Info
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- JPH07121255A JPH07121255A JP29263393A JP29263393A JPH07121255A JP H07121255 A JPH07121255 A JP H07121255A JP 29263393 A JP29263393 A JP 29263393A JP 29263393 A JP29263393 A JP 29263393A JP H07121255 A JPH07121255 A JP H07121255A
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- transistor
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- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
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- Electromagnetism (AREA)
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- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】
【目的】 自励式で起動可能な定電流源回路において、
起動回路自体に消費電流が流れず、安定した自動起動を
可能とする。 【構成】 ２つのカレントミラー回路Ｍ１，Ｍ２と、こ
れ等カレントミラー回路の電流利得を定める抵抗Ｒ１と
からなるシリコンバンドギャップ型定電流源回路におい
て、その出力ノードＮ１と低電源電位ＶSSとの間にダイ
オード接続のトランジスタＴ５〜Ｔ９を複数個直列接続
する。この直列接続回路全体の閾値を、定常時のノード
Ｎ１の電圧よりも高くしておくことで、定常時にはこの
直列接続回路はオフとなり電流消費はなく、電源低下後
の起動時にのみオンとなって再起動可能となる。
起動回路自体に消費電流が流れず、安定した自動起動を
可能とする。 【構成】 ２つのカレントミラー回路Ｍ１，Ｍ２と、こ
れ等カレントミラー回路の電流利得を定める抵抗Ｒ１と
からなるシリコンバンドギャップ型定電流源回路におい
て、その出力ノードＮ１と低電源電位ＶSSとの間にダイ
オード接続のトランジスタＴ５〜Ｔ９を複数個直列接続
する。この直列接続回路全体の閾値を、定常時のノード
Ｎ１の電圧よりも高くしておくことで、定常時にはこの
直列接続回路はオフとなり電流消費はなく、電源低下後
の起動時にのみオンとなって再起動可能となる。
Description
【０００１】
【産業上の利用分野】本発明は定電流源回路に関し、特
にＣＭＯＳ集積回路における定電流源回路を自励式に起
動するめたの回路に関するものである。
にＣＭＯＳ集積回路における定電流源回路を自励式に起
動するめたの回路に関するものである。
【０００２】
【従来の技術】従来の定電流源回路の１例としてＣＭＯ
Ｓ構造を用い、シリコンのバンドギャップを利用して定
電流を発生させる回路があり、図２にその回路例を示し
ている。
Ｓ構造を用い、シリコンのバンドギャップを利用して定
電流を発生させる回路があり、図２にその回路例を示し
ている。
【０００３】図２の回路は基本的には、２つのカレント
ミラー回路Ｍ１，Ｍ２と、これ等カレントミラー回路の
電流利得を定める抵抗Ｒ１とからなる。
ミラー回路Ｍ１，Ｍ２と、これ等カレントミラー回路の
電流利得を定める抵抗Ｒ１とからなる。
【０００４】カレントミラー回路Ｍ１は、ゲートとドレ
インとが接続されたダイオード構成のＮＭＯＳ（Ｎチャ
ンネルＭＯＳ）トランジスタＴ２と、このトランジスタ
Ｔ２のゲートとゲートが共通接続されたＮＭＯＳトラン
ジスＴ１とからなる。そして、ノードＮ２に供給される
トランジスタＴ２のドレイン電流Ｉ２に応じた電流Ｉ３
がトランジスタＴ１のドレイン電流となり、ノードＮ１
へ供給される。
インとが接続されたダイオード構成のＮＭＯＳ（Ｎチャ
ンネルＭＯＳ）トランジスタＴ２と、このトランジスタ
Ｔ２のゲートとゲートが共通接続されたＮＭＯＳトラン
ジスＴ１とからなる。そして、ノードＮ２に供給される
トランジスタＴ２のドレイン電流Ｉ２に応じた電流Ｉ３
がトランジスタＴ１のドレイン電流となり、ノードＮ１
へ供給される。
【０００５】電流Ｉ２とＩ３との関係はこのカレントミ
ラー回路Ｍ１の電流利得により定まり、抵抗Ｒ１により
決定される。
ラー回路Ｍ１の電流利得により定まり、抵抗Ｒ１により
決定される。
【０００６】カレントミラー回路Ｍ２は、ゲートとドレ
インとが接続されたダイオード構成のＰＭＯＳ（Ｐチャ
ンネルＭＯＳ）トランジスタＴ３と、このトランジスタ
Ｔ３のゲートにゲートが共通接続されたＰＭＯＳトラン
ジスタＴ４とからなる。そして、ノードＮ１に供給され
るトランジスタＴ３のドレイン電流Ｉ１に応じた電流Ｉ
２がトランジスタＴ４のドレイン電流となり、ノードＮ
２へ供給される。
インとが接続されたダイオード構成のＰＭＯＳ（Ｐチャ
ンネルＭＯＳ）トランジスタＴ３と、このトランジスタ
Ｔ３のゲートにゲートが共通接続されたＰＭＯＳトラン
ジスタＴ４とからなる。そして、ノードＮ１に供給され
るトランジスタＴ３のドレイン電流Ｉ１に応じた電流Ｉ
２がトランジスタＴ４のドレイン電流となり、ノードＮ
２へ供給される。
【０００７】更に、このノードＮ１にゲートが接続され
たＰＭＯＳトランジスタＴ１１が設けられており、この
トランジスタＴ１１とトランジスタＴ３とにより出力導
出用のカレントミラー回路が構成されている。このトラ
ンジスタＴ１１のドレイン電流Ｉ０が出力電流として用
いられるが、本例では、負荷用ＮＭＯＳトランジスタＴ
１０を用いてこの出力電流Ｉ０を導出している。
たＰＭＯＳトランジスタＴ１１が設けられており、この
トランジスタＴ１１とトランジスタＴ３とにより出力導
出用のカレントミラー回路が構成されている。このトラ
ンジスタＴ１１のドレイン電流Ｉ０が出力電流として用
いられるが、本例では、負荷用ＮＭＯＳトランジスタＴ
１０を用いてこの出力電流Ｉ０を導出している。
【０００８】そして、ノードＮ１と基準低電位ＶSSとの
間に、起動用のＮＭＯＳトランジスタＴ１２が設けられ
ており、このトランジスタＴ１２のゲートへ起動用のリ
セット信号が印加されるようになっている。
間に、起動用のＮＭＯＳトランジスタＴ１２が設けられ
ており、このトランジスタＴ１２のゲートへ起動用のリ
セット信号が印加されるようになっている。
【０００９】尚、トランジスタは全てエンハンスメント
型であるとする。
型であるとする。
【００１０】かかる回路を起動する場合、基準高電位Ｖ
DDが供給されると共に、トランジスタＴ１２のゲートに
起動信号が供給される。すると、ＮＭＯＳトランジスタ
Ｔ１，Ｔ２及びＰＭＯＳトランジスタＴ３，Ｔ４がオン
となり、カレントミラー回路Ｍ２の電流利得と、抵抗Ｒ
１により定まるカレントミラー回路Ｍ１の電流利得との
積が１になる動作点で安定することになる。
DDが供給されると共に、トランジスタＴ１２のゲートに
起動信号が供給される。すると、ＮＭＯＳトランジスタ
Ｔ１，Ｔ２及びＰＭＯＳトランジスタＴ３，Ｔ４がオン
となり、カレントミラー回路Ｍ２の電流利得と、抵抗Ｒ
１により定まるカレントミラー回路Ｍ１の電流利得との
積が１になる動作点で安定することになる。
【００１１】この安定状態において、両カレントミラー
回路Ｍ１，Ｍ２及び抵抗Ｒ１からなる閉ループ回路に流
れる電流が、トランジスタＴ１１を用いたカレントミラ
ー回路により定電流Ｉ０として取出されるのである。
回路Ｍ１，Ｍ２及び抵抗Ｒ１からなる閉ループ回路に流
れる電流が、トランジスタＴ１１を用いたカレントミラ
ー回路により定電流Ｉ０として取出されるのである。
【００１２】この回路では、起動時に電源投入検出を行
って起動信号をトランジスタＴ１２のゲート入力とする
必要があり、また電源変動時、特に電源電圧の急激な低
下により、トランジスタＴ１〜Ｔ４の全てがカットオフ
となって安定してしまい、定電流Ｉ０を発生できなくな
る。
って起動信号をトランジスタＴ１２のゲート入力とする
必要があり、また電源変動時、特に電源電圧の急激な低
下により、トランジスタＴ１〜Ｔ４の全てがカットオフ
となって安定してしまい、定電流Ｉ０を発生できなくな
る。
【００１３】そこで、自励式の起動回路を付加した定電
流源回路が特開平４−１１１００８号公報に開示されて
おり、その構成を図３に示す。図３において図２と同等
部分は同一符号により示している。
流源回路が特開平４−１１１００８号公報に開示されて
おり、その構成を図３に示す。図３において図２と同等
部分は同一符号により示している。
【００１４】図３においては、図２の回路にオフリーク
電流供給用のＮＭＯＳトランジスタＴ１３とＰＭＯＳト
ランジスタＴ１４とを、各ノードＮ２，Ｎ１と電源ＶS
S，ＶDDとの間に夫々設けており、起動時や起動後の電
源低下後の自起動時に、トランジスタＴ１３，Ｔ１４の
オフリーク電流を各ノードＮ２，Ｎ１へ夫々供給するこ
とにより、自励起動を行うようになっている。尚、その
動作の詳細は上記公開公報に示されている。
電流供給用のＮＭＯＳトランジスタＴ１３とＰＭＯＳト
ランジスタＴ１４とを、各ノードＮ２，Ｎ１と電源ＶS
S，ＶDDとの間に夫々設けており、起動時や起動後の電
源低下後の自起動時に、トランジスタＴ１３，Ｔ１４の
オフリーク電流を各ノードＮ２，Ｎ１へ夫々供給するこ
とにより、自励起動を行うようになっている。尚、その
動作の詳細は上記公開公報に示されている。
【００１５】
【発明が解決しようとする課題】図３に示す自励式の定
電流源回路では、カレントミラー回路Ｍ１，Ｍ２の各入
出力ノードＮ１，Ｎ２に、常時オフ状態のトランジスタ
Ｔ１３，Ｔ１４を介してオフリーク電流を供給する方式
であるので、回路の定常時にも回路中に当該オフリーク
電流が常に流れていることになり、消費電力増大という
問題の他に、このオフリーク電流を見込んだ回路設計が
必要となり、設計の困難さを伴うという欠点がある。
電流源回路では、カレントミラー回路Ｍ１，Ｍ２の各入
出力ノードＮ１，Ｎ２に、常時オフ状態のトランジスタ
Ｔ１３，Ｔ１４を介してオフリーク電流を供給する方式
であるので、回路の定常時にも回路中に当該オフリーク
電流が常に流れていることになり、消費電力増大という
問題の他に、このオフリーク電流を見込んだ回路設計が
必要となり、設計の困難さを伴うという欠点がある。
【００１６】本発明の目的は、起動時にのみ自励用電流
を流し定常時は何等自励回路に電流が流れない定電流源
回路を提供することである。
を流し定常時は何等自励回路に電流が流れない定電流源
回路を提供することである。
【００１７】
【課題を解決するための手段】本発明によれば、第１及
び第２のノードと、前記第１のノードに第１の電流を、
前記第２のノードに電流利得に応じた第２の電流を夫々
供給する第１のカレントミラー回路と、前記第２のノー
ドに前記第２の電流を、前記第１のノードに電流利得に
応じた第３の電流を夫々供給する第２のカレントミラー
回路と、前記第２のカレントミラー回路の電流利得を定
める抵抗素子とを含む定電流源回路であって、前記第１
のノードと基準電位点との間に、この第１のノードの通
常動作時の電圧よりも大なる閾値を有するスイッチング
回路を有することを特徴とする定電流源回路が得られ
る。
び第２のノードと、前記第１のノードに第１の電流を、
前記第２のノードに電流利得に応じた第２の電流を夫々
供給する第１のカレントミラー回路と、前記第２のノー
ドに前記第２の電流を、前記第１のノードに電流利得に
応じた第３の電流を夫々供給する第２のカレントミラー
回路と、前記第２のカレントミラー回路の電流利得を定
める抵抗素子とを含む定電流源回路であって、前記第１
のノードと基準電位点との間に、この第１のノードの通
常動作時の電圧よりも大なる閾値を有するスイッチング
回路を有することを特徴とする定電流源回路が得られ
る。
【００１８】
【実施例】以下に本発明の実施例を図面を用いて説明す
る。
る。
【００１９】図１は本発明の実施例の回路図であり、図
２と同等部分は同一符号にて示している。図２と異なる
部分について述べると、本例では、ノードＮ１と基準低
電源電位ＶSSとの間に、ダイオード接続構成のＮＭＯＳ
トランジスタＴ５〜Ｔ９を複数個直列接続して設けた構
成であり、他の構成は図２のそれと同一であってその説
明は省略する。
２と同等部分は同一符号にて示している。図２と異なる
部分について述べると、本例では、ノードＮ１と基準低
電源電位ＶSSとの間に、ダイオード接続構成のＮＭＯＳ
トランジスタＴ５〜Ｔ９を複数個直列接続して設けた構
成であり、他の構成は図２のそれと同一であってその説
明は省略する。
【００２０】ここで、高電源電位ＶDDを５Ｖ，低電源電
位ＶSSを０Ｖとする。この回路において、２つのカレン
トミラー回路Ｍ１，Ｍ２で生じる電流利得の積が１とな
って安定状態となることは従来例と同様である。
位ＶSSを０Ｖとする。この回路において、２つのカレン
トミラー回路Ｍ１，Ｍ２で生じる電流利得の積が１とな
って安定状態となることは従来例と同様である。
【００２１】ノードＮ１における電流Ｉ１の値は、トラ
ンジスタＴ１，Ｔ２とトランジスタＴ３，Ｔ４の各ゲー
ト幅Ｗと、ゲート長Ｌと、抵抗Ｒ１の値とにより決定さ
れ、ノードＮ１の電流Ｉ１によりノードＮ１の電圧ＶN1
は５Ｖ〜０Ｖの間の電圧となる。
ンジスタＴ１，Ｔ２とトランジスタＴ３，Ｔ４の各ゲー
ト幅Ｗと、ゲート長Ｌと、抵抗Ｒ１の値とにより決定さ
れ、ノードＮ１の電流Ｉ１によりノードＮ１の電圧ＶN1
は５Ｖ〜０Ｖの間の電圧となる。
【００２２】電源投入時や電源電圧の急激な低下等によ
り、ノードＮ２の電圧ＶN2がトランジスタＴ２の閾値Ｖ
T2より低くなり、またノードＮ１の電圧ＶN1がトランジ
スタＴ３の閾値ＶT3より低くなると、これ等トランジス
タはカットオフ状態となり、Ｉ１及びＩ２の各電流は流
れなくなる。
り、ノードＮ２の電圧ＶN2がトランジスタＴ２の閾値Ｖ
T2より低くなり、またノードＮ１の電圧ＶN1がトランジ
スタＴ３の閾値ＶT3より低くなると、これ等トランジス
タはカットオフ状態となり、Ｉ１及びＩ２の各電流は流
れなくなる。
【００２３】しかしながら、カットオフ状態によってノ
ードＮ１の電圧ＶN1が電源電圧ＶDDに近づこうとし、ダ
イオード接続されたスイッチング回路としてのトランジ
スタＴ５〜Ｔ９の各閾値の総和ＶT0を越えると、このス
イッチング回路（トランジスタＴ５〜Ｔ９の直列回路）
はオン状態となり、ノードＮ１の電圧ＶN1は電圧降下を
起こすことになる。
ードＮ１の電圧ＶN1が電源電圧ＶDDに近づこうとし、ダ
イオード接続されたスイッチング回路としてのトランジ
スタＴ５〜Ｔ９の各閾値の総和ＶT0を越えると、このス
イッチング回路（トランジスタＴ５〜Ｔ９の直列回路）
はオン状態となり、ノードＮ１の電圧ＶN1は電圧降下を
起こすことになる。
【００２４】カレントミラー回路Ｍ１，Ｍ２及び抵抗Ｒ
１からなる閉ループ回路においては、このノードＮ１の
電圧降下によりノードＮ１の電流にＩ１が流れ始め、帰
還回路である２つのカレントミラー回路Ｍ１，Ｍ２の電
流利得の積が１となった状態で安定状態に戻るのであ
る。
１からなる閉ループ回路においては、このノードＮ１の
電圧降下によりノードＮ１の電流にＩ１が流れ始め、帰
還回路である２つのカレントミラー回路Ｍ１，Ｍ２の電
流利得の積が１となった状態で安定状態に戻るのであ
る。
【００２５】ダイオード接続されたトランジスタＴ５〜
Ｔ９の直列接続段数は、これ等各トランジスタの閾値の
総和ＶT0が安定状態時のノードＮ１の電圧ＶN1より高電
位になる様に定められるものとする。これは、定電流源
回路が安定動作時に、ダイオード接続されたトランジス
タＴ５〜Ｔ９をカットオフとしておくためである。
Ｔ９の直列接続段数は、これ等各トランジスタの閾値の
総和ＶT0が安定状態時のノードＮ１の電圧ＶN1より高電
位になる様に定められるものとする。これは、定電流源
回路が安定動作時に、ダイオード接続されたトランジス
タＴ５〜Ｔ９をカットオフとしておくためである。
【００２６】
【発明の効果】叙上の如く、本発明によれば、定常時に
は完全にオフ状態で起動時にのみオンとなるスイッチン
グ回路を付加して自励式としたので、安定した定電流を
得ることができると共に、自励回路には定常電流が流れ
ないという効果がある。
は完全にオフ状態で起動時にのみオンとなるスイッチン
グ回路を付加して自励式としたので、安定した定電流を
得ることができると共に、自励回路には定常電流が流れ
ないという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の定電流源回路の一例を示す回路図であ
る。
る。
【図３】従来の定電流源回路の他の例を示す回路図であ
る。
る。
Ｍ１，Ｍ２ カレントミラー回路 Ｔ１〜Ｔ４ カレントミラートランジスタ Ｔ５〜Ｔ９ ダイオード構成のトランジスタ Ｔ１０ 負荷トランジスタ Ｔ１１ 定電流導出用トランジスタ Ｎ１，Ｎ２ ノード Ｒ１ 抵抗素子
Claims (2)
- 【請求項１】 第１及び第２のノードと、前記第１のノ
ードに第１の電流を、前記第２のノードに電流利得に応
じた第２の電流を夫々供給する第１のカレントミラー回
路と、前記第２のノードに前記第２の電流を、前記第１
のノードに電流利得に応じた第３の電流を夫々供給する
第２のカレントミラー回路と、前記第２のカレントミラ
ー回路の電流利得を定める抵抗素子とを含む定電流源回
路であって、前記第１のノードと基準電位点との間に、
この第１のノードの通常動作時の電圧よりも大なる閾値
を有するスイッチング回路を有することを特徴とする定
電流源回路。 - 【請求項２】 前記スイッチング回路は、ダイオード接
続構成のトランジスタ素子が複数個直列接続されている
ことを特徴とする請求項１記載の定電流源回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29263393A JPH07121255A (ja) | 1993-10-27 | 1993-10-27 | 定電流源回路 |
| EP19940116889 EP0651311A2 (en) | 1993-10-27 | 1994-10-26 | Self-exciting constant current circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29263393A JPH07121255A (ja) | 1993-10-27 | 1993-10-27 | 定電流源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07121255A true JPH07121255A (ja) | 1995-05-12 |
Family
ID=17784322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29263393A Pending JPH07121255A (ja) | 1993-10-27 | 1993-10-27 | 定電流源回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0651311A2 (ja) |
| JP (1) | JPH07121255A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498528B2 (en) | 2000-02-08 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | Reference voltage generation circuit |
| KR100685090B1 (ko) * | 2006-01-05 | 2007-02-22 | 주식회사 케이이씨 | 정전류 구동 회로 |
| JP2007507027A (ja) * | 2003-09-26 | 2007-03-22 | アトメル グルノーブル | 自動始動機能を備えた集積回路 |
| JP2007279957A (ja) * | 2006-04-05 | 2007-10-25 | Seiko Epson Corp | 電流源回路、およびこれを含むコンパレータ |
| US8933682B2 (en) | 2009-08-14 | 2015-01-13 | Spansion Llc | Bandgap voltage reference circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE9801116D0 (sv) * | 1998-03-30 | 1998-03-30 | Astra Ab | Electrical device |
| JP4878243B2 (ja) * | 2006-08-28 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 定電流回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133618A (ja) * | 1983-01-21 | 1984-08-01 | Hitachi Ltd | バイアス発生回路 |
| JPS616717A (ja) * | 1984-06-21 | 1986-01-13 | Matsushita Electric Ind Co Ltd | 基準出力回路 |
-
1993
- 1993-10-27 JP JP29263393A patent/JPH07121255A/ja active Pending
-
1994
- 1994-10-26 EP EP19940116889 patent/EP0651311A2/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133618A (ja) * | 1983-01-21 | 1984-08-01 | Hitachi Ltd | バイアス発生回路 |
| JPS616717A (ja) * | 1984-06-21 | 1986-01-13 | Matsushita Electric Ind Co Ltd | 基準出力回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498528B2 (en) | 2000-02-08 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | Reference voltage generation circuit |
| US6806764B2 (en) | 2000-02-08 | 2004-10-19 | Matsushita Electric Industrial Co., Ltd. | Reference voltage generation circuit |
| JP2007507027A (ja) * | 2003-09-26 | 2007-03-22 | アトメル グルノーブル | 自動始動機能を備えた集積回路 |
| KR100685090B1 (ko) * | 2006-01-05 | 2007-02-22 | 주식회사 케이이씨 | 정전류 구동 회로 |
| JP2007279957A (ja) * | 2006-04-05 | 2007-10-25 | Seiko Epson Corp | 電流源回路、およびこれを含むコンパレータ |
| US8933682B2 (en) | 2009-08-14 | 2015-01-13 | Spansion Llc | Bandgap voltage reference circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0651311A2 (en) | 1995-05-03 |
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