JPH0712140B2 - 信号切替回路 - Google Patents
信号切替回路Info
- Publication number
- JPH0712140B2 JPH0712140B2 JP59280096A JP28009684A JPH0712140B2 JP H0712140 B2 JPH0712140 B2 JP H0712140B2 JP 59280096 A JP59280096 A JP 59280096A JP 28009684 A JP28009684 A JP 28009684A JP H0712140 B2 JPH0712140 B2 JP H0712140B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- timing
- output
- latch
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号切替回路に関し、特に周波数の高いシステ
ムクロックからタイミング信号を選択的に取り出す信号
切替回路に関する。
ムクロックからタイミング信号を選択的に取り出す信号
切替回路に関する。
従来のこの種の信号切替回路を第３図に示す。分周回路
９はシステムクロックCKを分周し、タイミングデコーダ
10の入力としている。タイミングデコーダ10は分周回路
９の出力を判定して所定の切替タイミングになると切替
要求信号101を出力しSRラッチ11をセットして記憶させ
る。一方、AND−OR回路を用いた選択回路13は、SRラン
チ11の出力12にロウレベルが生じるまではシステムク
ロックCKを出力OUTに出力するが、SRラッチ11がタイミ
ングデコーダ10によりセットされてその出力12がロウ
レベルとなると入力端子14に加えられている直流信号
（あるいはシステムクロックを分周した信号を出力する
ように分周回路９と入力端子14を接続してもよい）に切
替えて出力OUTとする。
９はシステムクロックCKを分周し、タイミングデコーダ
10の入力としている。タイミングデコーダ10は分周回路
９の出力を判定して所定の切替タイミングになると切替
要求信号101を出力しSRラッチ11をセットして記憶させ
る。一方、AND−OR回路を用いた選択回路13は、SRラン
チ11の出力12にロウレベルが生じるまではシステムク
ロックCKを出力OUTに出力するが、SRラッチ11がタイミ
ングデコーダ10によりセットされてその出力12がロウ
レベルとなると入力端子14に加えられている直流信号
（あるいはシステムクロックを分周した信号を出力する
ように分周回路９と入力端子14を接続してもよい）に切
替えて出力OUTとする。
RSTは回路のリセット信号を入力するリセット端子であ
る。
る。
第４図はその動作を表わすタイミングチャートである。
すなわち、図中t1を切替タイミングとすると同タイミン
グに対応するクロックCKの入力により切替要求信号101
が発生され、SRラッチ11がセットされて出力端子OUTか
らの信号が切り替わる。
すなわち、図中t1を切替タイミングとすると同タイミン
グに対応するクロックCKの入力により切替要求信号101
が発生され、SRラッチ11がセットされて出力端子OUTか
らの信号が切り替わる。
原理的に各素子や配線による遅延がないとすると、切替
タイミングt1で信号は切り替わる。しかしながら、かか
る遅延は避けることのできないものである。すなわち、
分周回路９は、当業者にとって周知のとおり第６図に示
すように、縦属接続されたＮ段のフリップフロップFF1
〜FFNでなり、また、タイミングデコーダ10は各段のフ
リップフロップFF1〜FFNの出力を受けるゲート回路（図
ではANDゲート）を用いて切替タイミングを検出してい
る。図では、フリップフロップFF1〜FFNが“1011・・・
01"となったときを切替タイミングt1としている。しか
しながら、各フリップフロップFFの出力は、第７図のタ
イミングチャートに示すように、前段のフリップフロッ
プの出力の変化から遅れて変化する。このため、図示の
ように、切替要求信号101は遅れて発生されることにな
る。SRラッチ11の出力は切替要求信号101の発生からさ
らに遅れる。この遅れが第４図のようにシステムクロッ
クCKの半周期以上になると、401として示すように、切
替タイミングであるにもかかわらず余分なパルスが発生
する。しかも、そのデューティ比は悪いものとなる。
タイミングt1で信号は切り替わる。しかしながら、かか
る遅延は避けることのできないものである。すなわち、
分周回路９は、当業者にとって周知のとおり第６図に示
すように、縦属接続されたＮ段のフリップフロップFF1
〜FFNでなり、また、タイミングデコーダ10は各段のフ
リップフロップFF1〜FFNの出力を受けるゲート回路（図
ではANDゲート）を用いて切替タイミングを検出してい
る。図では、フリップフロップFF1〜FFNが“1011・・・
01"となったときを切替タイミングt1としている。しか
しながら、各フリップフロップFFの出力は、第７図のタ
イミングチャートに示すように、前段のフリップフロッ
プの出力の変化から遅れて変化する。このため、図示の
ように、切替要求信号101は遅れて発生されることにな
る。SRラッチ11の出力は切替要求信号101の発生からさ
らに遅れる。この遅れが第４図のようにシステムクロッ
クCKの半周期以上になると、401として示すように、切
替タイミングであるにもかかわらず余分なパルスが発生
する。しかも、そのデューティ比は悪いものとなる。
そこで、第５図に示すように、上述の遅延をみこし切替
タイミングt1よりも１クロック分早いタイミングt0を検
出し同タイミングで切替要求信号101を発生することが
考えられる。そのためのタイミングデコーダ10の構成
は、第８図に示すように、第６図のフリップフロップFF
1〜FFNの出力が“0011・・・01"となったことを検出す
ればよい。しかしながら、この場合、切替要求信号101
の発生の遅れおよびSRラッチ11の出力の変化の遅れにと
もない、第５図に402として示すように、タイミングt0
に対応する出力端子OUTからのパルスが途中でとぎれて
しまう。このため、出力端子OUTからのパルスのデュー
ティ比が変化し、やはりタイミング信号制御が正常に動
作しなくなる。
タイミングt1よりも１クロック分早いタイミングt0を検
出し同タイミングで切替要求信号101を発生することが
考えられる。そのためのタイミングデコーダ10の構成
は、第８図に示すように、第６図のフリップフロップFF
1〜FFNの出力が“0011・・・01"となったことを検出す
ればよい。しかしながら、この場合、切替要求信号101
の発生の遅れおよびSRラッチ11の出力の変化の遅れにと
もない、第５図に402として示すように、タイミングt0
に対応する出力端子OUTからのパルスが途中でとぎれて
しまう。このため、出力端子OUTからのパルスのデュー
ティ比が変化し、やはりタイミング信号制御が正常に動
作しなくなる。
このような余分なパルスが発生したり途中でとぎれたパ
ルスが発生したりすることを防止するためには、クロッ
クCKの周波数を低下するしかなく、その分信号処理の高
速実行が阻外される。
ルスが発生したりすることを防止するためには、クロッ
クCKの周波数を低下するしかなく、その分信号処理の高
速実行が阻外される。
本発明は、余分なパルスやデューティ比が変化したパル
スを発生することなく所定のタイミングでクロック信号
と他の信号とを切替える信号切替回路を提供することを
目的とし、そのために、上記クロック信号を入力とする
分周回路と、この分周回路の出力にもとづき上記所定の
タイミングの１クロック前の状態を判定して切替要求信
号を発生するタイミングデコーダと、上記クロック信号
の一方の論理レベル及び上記切替要求信号によりセット
される第１のSRラッチと、前記クロック信号の他方の論
理レベル及び上記第１のSRラッチのセット出力によりセ
ットされる第２のSRラッチと、この第２のSRラッチのセ
ット出力により上記クロック信号と上記他の信号とを切
替えて出力する出力選択回路とを備えてなることを特徴
とする。
スを発生することなく所定のタイミングでクロック信号
と他の信号とを切替える信号切替回路を提供することを
目的とし、そのために、上記クロック信号を入力とする
分周回路と、この分周回路の出力にもとづき上記所定の
タイミングの１クロック前の状態を判定して切替要求信
号を発生するタイミングデコーダと、上記クロック信号
の一方の論理レベル及び上記切替要求信号によりセット
される第１のSRラッチと、前記クロック信号の他方の論
理レベル及び上記第１のSRラッチのセット出力によりセ
ットされる第２のSRラッチと、この第２のSRラッチのセ
ット出力により上記クロック信号と上記他の信号とを切
替えて出力する出力選択回路とを備えてなることを特徴
とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。その構
成を第２図のタイミングチャートとともに説明する。本
実施例においてもt1を切替タイミングとしている。
成を第２図のタイミングチャートとともに説明する。本
実施例においてもt1を切替タイミングとしている。
従来例と同様に、システムクロックCKを分周回路１に供
給し、タイミングデコーダ２は分周回路１の内容により
タイミングをモニタしている。そして、切替えようとす
るタイミングt1の１クロック手前のタイミング、すなわ
ちタイミングt0となると切替要求信号201を出力する。
かかる分周回路１およびタイミングデコーダ２について
は第６図乃至第８図を参照して説明した構成と同一であ
るので、それらの説明を省略し重複を避ける。
給し、タイミングデコーダ２は分周回路１の内容により
タイミングをモニタしている。そして、切替えようとす
るタイミングt1の１クロック手前のタイミング、すなわ
ちタイミングt0となると切替要求信号201を出力する。
かかる分周回路１およびタイミングデコーダ２について
は第６図乃至第８図を参照して説明した構成と同一であ
るので、それらの説明を省略し重複を避ける。
タイミングデコーダ２はタイミングt0で切替要求信号20
1を発生するわけであるが、前述のとおり遅れて発生す
る。この信号201はANDゲート３に供給され、その出力で
SRラッチ４はセットされる。本実施例では、第２図に示
すように、信号201にはシステムクロックCKの半周期に
相当する時間よりも大きな遅延が生じているので、信号
201が発生したときはANDゲート３はその一方の入力にす
でにハイレベルのクロックを受けており、この結果、SR
ラッチ４は信号201に同期してセットされ、その出力
は低レベルになる。
1を発生するわけであるが、前述のとおり遅れて発生す
る。この信号201はANDゲート３に供給され、その出力で
SRラッチ４はセットされる。本実施例では、第２図に示
すように、信号201にはシステムクロックCKの半周期に
相当する時間よりも大きな遅延が生じているので、信号
201が発生したときはANDゲート３はその一方の入力にす
でにハイレベルのクロックを受けており、この結果、SR
ラッチ４は信号201に同期してセットされ、その出力
は低レベルになる。
一方、信号201がクロックCKの半周期に相当する時間よ
りも小さい遅延をもって発生されるときは、信号201の
高レベルによりANDゲート３は開き、そしてクロックCK
の高レベルへの立上りエッジによりSRラッチ４はセット
されその出力は低レベルとなる。
りも小さい遅延をもって発生されるときは、信号201の
高レベルによりANDゲート３は開き、そしてクロックCK
の高レベルへの立上りエッジによりSRラッチ４はセット
されその出力は低レベルとなる。
ゲート５は、その二つの入力が低レベルのときその出力
は低レベルとなり、二つの入力のいずれか一方でも高レ
ベルのときはその出力は高レベルであるので、ORゲート
を構成している。かかるORゲート５の一方の入力は第２
図のようにタイミングt0の期間内にSRラッチ４から低レ
ベルの出力を受けているので、クロックCKの低レベルへ
の立下りに同期してその出力は低レベルとなり、SRラッ
チ６をセットする。すなわち、SRラッチ６はタイミング
t1に移行するときのクロックCKの立下りに同期してセッ
トされ、そのＱ出力は高レベルになる。
は低レベルとなり、二つの入力のいずれか一方でも高レ
ベルのときはその出力は高レベルであるので、ORゲート
を構成している。かかるORゲート５の一方の入力は第２
図のようにタイミングt0の期間内にSRラッチ４から低レ
ベルの出力を受けているので、クロックCKの低レベルへ
の立下りに同期してその出力は低レベルとなり、SRラッ
チ６をセットする。すなわち、SRラッチ６はタイミング
t1に移行するときのクロックCKの立下りに同期してセッ
トされ、そのＱ出力は高レベルになる。
SRラッチ６のＱ出力はAND−OR回路７に入力されてお
り、その結果、出力端子OUTからの出力信号は、タイミ
ングt1でシステムクロックCKから入力端子８に与えられ
る信号に切り替えられる。余分なパルスや途中でとぎれ
たパスルは発生しない。
り、その結果、出力端子OUTからの出力信号は、タイミ
ングt1でシステムクロックCKから入力端子８に与えられ
る信号に切り替えられる。余分なパルスや途中でとぎれ
たパスルは発生しない。
入力端子８の信号はシステムクロックCKを分周した信号
であってもよい。また、リセット信号RSTは信号選択動
作の前に分周回路１とラッチ4,6をリセットする。
であってもよい。また、リセット信号RSTは信号選択動
作の前に分周回路１とラッチ4,6をリセットする。
以上説明したように、分周回路、タイミングデコーダお
よび第1SRラッチにより信号を切替えるべきタイミング
の１クロック前のタイミングを検出してその状態を記憶
し、かかる記憶内容と上記切替えるべきタイミングへの
移行とに応答して第２のSRラッチをセットし、このセッ
ト出力によりクロック信号から他の信号へ切り替えてい
る。したがって、余分なパルスや途中でとぎれたパルス
の発生をともなうことなく所望のタイミングで信号切替
えが実行され、出力されたパルスのデューティ比は悪化
しない。よって、システムクロックの周波数を高くで
き、高速の信号処理の実行ができる。
よび第1SRラッチにより信号を切替えるべきタイミング
の１クロック前のタイミングを検出してその状態を記憶
し、かかる記憶内容と上記切替えるべきタイミングへの
移行とに応答して第２のSRラッチをセットし、このセッ
ト出力によりクロック信号から他の信号へ切り替えてい
る。したがって、余分なパルスや途中でとぎれたパルス
の発生をともなうことなく所望のタイミングで信号切替
えが実行され、出力されたパルスのデューティ比は悪化
しない。よって、システムクロックの周波数を高くで
き、高速の信号処理の実行ができる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を示すタイミングチャート、第３図は従来
例のブロック図、第４図は第３図の動作を示すタイミン
グチャート、第５図は第３図の切替えタイミングを変更
した場合のタイミングチャート、第６図は第３図の分周
回路およびタイミングデコーダを示すブロック図、第７
図は第６図のタイミングチャート、第８図は第３図のタ
イミングデコーダの他の例を示す回路図である。 １……分周回路、２……タイミングデコーダ、4,6……S
Rラッチ、３……ANDゲート、５……ORゲート、７……AN
D−OR選択回路、CK……システムクロック、８……他の
信号の入力端子。
第１図の動作を示すタイミングチャート、第３図は従来
例のブロック図、第４図は第３図の動作を示すタイミン
グチャート、第５図は第３図の切替えタイミングを変更
した場合のタイミングチャート、第６図は第３図の分周
回路およびタイミングデコーダを示すブロック図、第７
図は第６図のタイミングチャート、第８図は第３図のタ
イミングデコーダの他の例を示す回路図である。 １……分周回路、２……タイミングデコーダ、4,6……S
Rラッチ、３……ANDゲート、５……ORゲート、７……AN
D−OR選択回路、CK……システムクロック、８……他の
信号の入力端子。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−29274（ＪＰ，Ａ) 特開 昭51−44861（ＪＰ，Ａ) 特開 昭58−80723（ＪＰ，Ａ) 実開 昭56−167642（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】クロック信号および他の信号を受け所定の
タイミングで前記クロック信号と前記他の信号を切り替
えて出力する信号切替回路において、前記クロック信号
を入力とする分周回路と、この分周回路の出力にもとづ
き前記所定のタイミングの１クロック前の状態を判定し
て切替要求信号を発生するタイミングデコーダと、前記
クロック信号の一方の論理レベル及び前記タイミングデ
コーダからの前記切替要求信号によりセットされる第１
のSRラッチと、前記クロック信号の他方の論理レベル及
び前記第１のSRラッチのセット出力によりセットされる
第２のSRラッチと、この第２のSRラッチのセット出力に
より前記クロック信号と前記他の信号とを切り替えて出
力する出力選択回路とを備えたことを特徴とする信号切
替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280096A JPH0712140B2 (ja) | 1984-12-26 | 1984-12-26 | 信号切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280096A JPH0712140B2 (ja) | 1984-12-26 | 1984-12-26 | 信号切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154219A JPS61154219A (ja) | 1986-07-12 |
| JPH0712140B2 true JPH0712140B2 (ja) | 1995-02-08 |
Family
ID=17620262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59280096A Expired - Lifetime JPH0712140B2 (ja) | 1984-12-26 | 1984-12-26 | 信号切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712140B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880723A (ja) * | 1981-11-09 | 1983-05-14 | Hitachi Ltd | クロツク信号発生装置 |
-
1984
- 1984-12-26 JP JP59280096A patent/JPH0712140B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61154219A (ja) | 1986-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4970405A (en) | Clock selection circuit for selecting one of a plurality of clock pulse signals | |
| JP2909740B2 (ja) | 位相整合回路 | |
| US5623223A (en) | Glitchless clock switching circuit | |
| US4855615A (en) | Switching circuit avoiding glitches at the instant of switch-over between two clock signals | |
| US4740891A (en) | Asynchronous state machine | |
| US5319369A (en) | Parallel-to-serial converter | |
| JPH0220173B2 (ja) | ||
| JP2576366B2 (ja) | 可変遅延バッファ回路 | |
| US5502409A (en) | Clock switcher circuit | |
| US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
| JPH0712140B2 (ja) | 信号切替回路 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| KR100223026B1 (ko) | 동기화 회로 | |
| KR950015047B1 (ko) | 클럭 전환 회로 | |
| JP2586712B2 (ja) | 非同期信号選択回路 | |
| JP2679471B2 (ja) | クロック切替回路 | |
| KR100278271B1 (ko) | 클럭주파수분주장치 | |
| US5642060A (en) | Clock generator | |
| JPH01290013A (ja) | 非同期クロツク選択同期化回路 | |
| JP2666479B2 (ja) | クロック切換回路及びクロック切換方法 | |
| JPH0738398A (ja) | クロック切替回路 | |
| JP2550999B2 (ja) | 同期パルス発生回路 | |
| JP3382329B2 (ja) | 奇数カウンタ回路 | |
| JP3084856B2 (ja) | 双方向バッファ回路 | |
| JPH03282805A (ja) | クロック信号切換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |