JPH07121429A - デュアルポートメモリ回路 - Google Patents

Abstract

(57)【要約】 【目的】 大量のデータを扱うプロセッサ間通信に好適
なデュアルポートメモリ回路を提供する。 【構成】 SRAM１は２つのマイクロプロセッサ(CPU) の
共用バッファである。ACES- は図外の調停回路がCMCS-
とMRD-／MWR-に基づき生成するが、CPU1とCPU2のアクセ
スが同一タイミングでもP1とP2のACES- は常に異なるタ
イミングで発生する。P1(P2)RWSTB はACES- の期間内に
おいて“１”(RWSTB+)から“０”(RWSTB-)に変化する。
第１ポート(P1)では、P1ACES- の期間内において１と４
がバス接続をする。そして、ライトモードではP1RWSTB-
の期間内１がライトイネーブルとなりデータの書き込み
が行われ、リードモードでは、５が出力イネーブルとな
り、１がP1ACES- の期間内出力イネーブルとなり、P1RW
STB+により５にリードデータがラッチされ、P1側データ
バスへ乗せられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デュアルポートメモリ
回路に係り、特に大量のデータを扱うプロセッサ間通信
での使用に好適なデュアルポートメモリ回路に関する。

【０００２】

【従来の技術】デュアルポートメモリ回路は、２方向か
ら任意にアクセスして任意に書き込みと読み出しが行え
ることから、プロセッサ間通信では２つのＣＰＵの共用
バッファとして使用される。

【０００３】ここに、従来では、半導体デバイスたるデ
ュアルポートメモリが入手可能であるが、このものは、
最大でも８Ｋバイトの容量しかないので、それ以上の大
量のデータを扱うプロセッサ間通信では、複数のデュア
ルポートメモリを使用することになる。

【０００４】

【発明が解決しようとする課題】市販のデュアルポート
メモリの価格はランダムアクセスメモリの数倍もする
が、使用個数が小数なら問題は少ない。しかし、例えば
１２８Ｋバイトのデュアルポートメモリ回路を構成する
場合には、１６個の市販のデュアルポートメモリを使用
することとなり、かかる多数の使用では非常に高価なも
のになるという問題がある。

【０００５】本発明は、このような従来の問題に鑑みな
されたもので、その目的は、低価格で且つ任意容量への
拡張の容易化が図れるデュアルポートメモリ回路を提供
することにある。

【０００６】

【課題を解決するための手段】前記目的を達成するため
に、本発明のデュアルポートメモリ回路は次の如き構成
を有する。即ち、本発明のデュアルポートメモリ回路
は、ランダムアクセスメモリと；前記ランダムアクセス
メモリのアドレスバスと第１ポート側アドレスバス及び
第２ポート側アドレスバスとの接続制御をそれぞれ行う
第１ポート側アドレスバス入力回路及び第２ポート側ア
ドレスバス入力回路と； 前記ランダムアクセスメモリ
のデータバスと第１ポート側データバス及び第２ポート
側データバスとの接続制御をそれぞれ行う第１ポート側
データバス入出力回路及び第２ポート側データバス入出
力回路と； 第１ポート側ＣＰＵ及び第２ポート側ＣＰ
Ｕのメモリアクセス信号を受けて前記第１ポート側のア
ドレスバス入力回路及びデータバス入出力回路と前記第
２ポート側のアドレスバス入力回路及びデータバス入出
力回路の何れか一方を優先して動作させる調停回路と；
を備えたことを特徴とするものである。

【０００７】

【作用】次に、前記の如く構成される本発明のデュアル
ポートメモリ回路の作用を説明する。安価に入手でき、
かつ大容量のものの入手が容易なランダムアクセスメモ
リを使用し、調停回路により２つのＣＰＵからのメモリ
アクセス信号に対して何れか一方のアクセスを優先させ
るようにしてある。

【０００８】斯くして、本発明によれば、低価格で且つ
任意容量への拡張の容易化が図れるので、大量のデータ
を扱うプロセッサ間通信に好適なデュアルポートメモリ
回路を提供できる。

【０００９】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１及び図２は、本発明の一実施例に係るデュア
ルポートメモリ回路を示す。図１において、１はランダ
ムアクセスメモリ（ＲＡＭ）たるスタティックランダム
アクセスメモリ（ＳＲＡＭ）であり、このＳＲＡＭ１は
２つのマイクロプロセッサ（ＣＰＵ）の共用バッファで
ある。図１では、一方のマイクロプロセッサ（ＣＰＵ
１）側を第１ポート側（図中左方）とし、他方のマイク
ロプロセッサ（ＣＰＵ２）側を第２ポート側（図中右
方）とし、そのことを示してある。なお、本実施例で
は、ＳＲＡＭ１は例えば１２８Ｋバイトのものである。
従って、データは８ビットであるが、アドレスは１７ビ
ットとなっている。

【００１０】ＳＲＡＭ１のアドレス端子（ＡＤＲ）に接
続されるアドレスバス及びチップセレクト端子（ＣＳ）
に接続されるセレクト信号線は、第１ポート側のアドレ
スバス入力回路２を介して第１ポート側のアドレスバス
及びメモリチップセレクト信号線（Ｐ１ＣＭＣＳ−）と
接続され、第２ポート側のアドレスバス入力回路３を介
して第２ポート側のアドレスバス及びメモリチップセレ
クト信号線（Ｐ２ＣＭＣＳ−）と接続される。なお、信
号名の末尾に−（マイナス）があるのは“０”のとき意
味がある、即ちローアクティブであることを示す。以
下、同様である。

【００１１】ＳＲＡＭ１のデータ端子（ＤＡＴＡ）に接
続されるデータバスは、データバス入力回路４及びデー
タバス出力回路５を介して第１ポート側のデータバスと
接続され、データバス入力回路６及びデータバス出力回
路７を介して第２ポート側のデータバスと接続される。

【００１２】アドレスバス入力回路（２、３）とデータ
バス入力回路（４、６）は、共にスリーステートバッフ
ァで構成され、出力イネーブル端子（ＯＥ）に入力する
アクセス制御信号（Ｐ１ＡＣＥＳ−、Ｐ２ＡＣＥＳ−）
によりバスの接続制御を行うが、このアクセス制御信号
（Ｐ１ＡＣＥＳ−、Ｐ２ＡＣＥＳ−）は調停回路（図
２）で生成される。

【００１３】データバス出力回路（５、７）は、８ビッ
トのラッチ回路で構成され、調停回路（図２）が生成す
るストローブ信号（Ｐ１ＲＷＳＴＢ−、Ｐ２ＲＷＳＴＢ
−）によりＳＲＡＭ１の８ビットデータを取り込む。対
応するポート側のデータバスへの出力は、ゲート（８、
９）においてメモリチップセレクト信号（Ｐ１ＣＭＣＳ
−、Ｐ２ＣＭＣＳ−）とメモリリード信号（Ｐ１ＭＲＤ
−、Ｐ２ＭＲＤ−）が共にローアクティブの条件が成立
したときに行われる。

【００１４】ＳＲＡＭ１の出力イネーブル端子（ＯＥ）
にはゲート１０を介してゲート１１とゲート１２の何れ
か一方の出力が制御信号として印加されるが、ゲート１
１（１２）は、ＣＰＵ１（２）からのメモリリード信号
Ｐ１ＭＲＤ−（Ｐ２ＭＲＤ−）と調停回路（図２）から
のアクセス制御信号Ｐ１ＡＣＥＳ−（Ｐ２ＡＣＥＳ−）
が共にローアクティブであるときに出力を発する。

【００１５】要するに、ＳＲＡＭ１は、調停回路（図
２）からのアクセス制御信号Ｐ１ＡＣＥＳ−（Ｐ２ＡＣ
ＥＳ−）の期間内におけるＣＰＵ１（２）のメモリリー
ド信号Ｐ１ＭＲＤ−（Ｐ２ＭＲＤ−）により出力イネー
ブルの動作状態になる。

【００１６】ＳＲＡＭ１のライトイネーブル端子（Ｗ
Ｅ）には、ゲート１３を介してゲート１４とゲート１５
の何れか一方の出力が制御信号として印加されるが、ゲ
ート１４（１５）は、ＣＰＵ１（２）からのメモリライ
ト信号Ｐ１ＭＷＲ−（Ｐ２ＭＷＲ−）と調停回路（図
２）からのストローブ信号Ｐ１ＲＷＳＴＢ−（Ｐ２ＲＷ
ＳＴＢ−）が共にローアクティブであるときに出力を発
する。

【００１７】要するに、ＳＲＡＭ１は、調停回路（図
２）からのストローブ信号Ｐ１ＲＷＳＴＢ−（Ｐ２ＲＷ
ＳＴＢ−）の期間内におけるＣＰＵ１（２）メモリライ
ト信号Ｐ１ＭＷＲ−（Ｐ２ＭＷＲ−）によりライトイネ
ーブルの動作状態となる。

【００１８】次に、調停回路について説明する。図２に
おいて、上段が第１ポート（ＣＰＵ１）側の制御回路
で、下段が第２ポート（ＣＰＵ２）側の制御回路であ
り、それぞれ４個のフリップフロップ（Ｆ／Ｆ１〜同
４）（Ｆ／Ｆ５〜同８）を中心に同様に構成され、３個
のフリップフロップ（Ｆ／Ｆ２〜同４）（Ｆ／Ｆ６〜同
８）は同一のクロックＣＫで動作するが、インバータ２
１によって下段制御回路の（Ｆ／Ｆ６〜同８）は、上段
制御回路の（Ｆ／Ｆ２〜同４）よりも半クロック遅れた
タイミングで動作することとし、ＣＰＵ１と同２が同時
にアクセスした場合でも支障なく競合制御ができるよう
になっている。

【００１９】ＣＰＵ１（２）からのメモリチップセレク
ト信号Ｐ１ＣＭＣＳ−（Ｐ２ＣＭＣＳ−）はインバータ
２２（２３）で反転されてＦ／Ｆ１（５）のＤ端子に印
加される。またＣＰＵ１（２）からのメモリリード信号
Ｐ１ＭＲＤ−（Ｐ２ＭＲＤ−）とメモリライト信号Ｐ１
ＭＷＲ−（Ｐ２ＭＷＲ−）の何れか一方がゲート２４
（２５）を介してＦ／Ｆ１（５）のクロック端子ＣＫに
印加される。

【００２０】要するに、Ｆ／Ｆ１（５）は、メモリリー
ド信号Ｐ１ＭＲＤ−（Ｐ２ＭＲＤ−）またはメモリライ
ト信号Ｐ１ＭＷＲ−（Ｐ２ＭＷＲ−）が“１”から
“０”に立ち下がるタイミングでインバータ２２（２
３）の出力“１”を取り込み、正相出力Ｑ＋を“１”に
する。

【００２１】ゲート２６はＦ／Ｆ１の正相出力Ｑ＋とＦ
／Ｆ６の逆相出力Ｑ−が共に“１”のとき、Ｆ／Ｆ２の
Ｄ端子への出力を“１”にする。Ｆ／Ｆ６の逆相出力Ｑ
−が“０”である期間の信号が前述した第２ポート側の
アクセス制御信号Ｐ２ＡＣＥＳ−である。

【００２２】ゲート２７はＦ／Ｆ５の正相出力Ｑ＋とＦ
／Ｆ２の逆相出力Ｑ−が共に“１”のとき、Ｆ／Ｆ６の
Ｄ端子への出力を“１”にする。Ｆ／Ｆ２の逆相出力Ｑ
−が“０”である期間の信号が前述した第１ポート側の
アクセス制御信号Ｐ１ＡＣＥＳ−である。

【００２３】Ｆ／Ｆ２（６）の正相出力Ｑ＋はＦ／Ｆ３
（７）のＤ端子に印加され、Ｆ／Ｆ３（７）の正相出力
Ｑ＋はゲート２８（２９）及び同３０（３１）の一方の
入力となる。

【００２４】ゲート２８（２９）は、Ｆ／Ｆ４（８）の
正相出力Ｑ＋を他方の入力とし、両入力の何れか一方を
Ｆ／Ｆ４（８）のＤ端子に出力する。Ｆ／Ｆ４（８）の
正相出力Ｑ＋が“１”である期間の信号は、ＣＰＵ１
（２）へのレデイ信号Ｐ１ＲＤＹ＋（Ｐ２ＲＤＹ＋）と
なる。

【００２５】ゲート３０（３１）は、Ｆ／Ｆ３（７）の
正相出力Ｑ＋とＦ／Ｆ４（８）の逆相出力Ｑ−が共に
“１”である期間内前述したゲート１４（１５）および
データバス出力回路５（７）へのローアクティブのスト
ローブ信号Ｐ１ＲＷＳＴＢ−（Ｐ２ＲＷＳＴＢ−）を出
力する。

【００２６】なお、ゲート３２（３３）は、ＣＰＵ１
（２）からのリセット信号ＲＥＳ−とＦ／Ｆ３（７）の
逆相出力Ｑ−（“０”）の一方をクリア信号としてＦ／
Ｆ１（５）のクリア端子ＣＬＲに出力する。

【００２７】また、ゲート３４（３５）は、インバータ
２２（２３）の出力とゲート２４（２５）の出力が共に
“１”以外のときクリア信号をＦ／Ｆ２〜同４（Ｆ／Ｆ
６〜同８）のクリア端子ＣＬＲに出力する。

【００２８】以下、具体的な競合制御動作を図３を参照
して説明する。Ｆ／Ｆ１と同５はＣＰＵからのリセット
信号ＲＥＳ−によりクリアされ、正相出力Ｑ＋を“０”
にしている。また、Ｆ／Ｆ２〜同４は、Ｐ１ＣＭＣＳ−
とＰ１ＭＲＤ−／Ｐ１ＭＷＲ−がローアクティブになる
以前はゲート３４の出力によってクリアされ、正相出力
Ｑ＋を“０”にしている。同様に、Ｆ／Ｆ６〜同８は、
Ｐ２ＣＭＣＳ−とＰ２ＭＲＤ−／Ｐ２ＭＷＲ−がローア
クティブになる以前はゲート３５の出力によってクリア
され、正相出力Ｑ＋を“０”にしている。

【００２９】Ｐ１ＣＭＣＳ−がローアクティブとなり、
Ｐ１ＭＲＤ−／Ｐ１ＭＷＲ−がローアクティブとなる
と、Ｆ／Ｆ１は正相出力Ｑ＋を“１”にする。同様にＰ
２ＣＭＣＳ−がローアクティブとなり、Ｐ２ＭＲＤ−／
Ｐ２ＭＷＲ−がローアクティブとなると、Ｆ／Ｆ５は正
相出力Ｑ＋を“１”にする。

【００３０】図３は、ＣＰＵ１が先にアクセスし、Ｆ／
Ｆ１が正相出力Ｑ＋を“１”にし、Ｆ／Ｆ２が正相出力
Ｑ＋を“１”にした後にＣＰＵ２がアクセスし、Ｆ／Ｆ
５が正相出力Ｑ＋を“１”にした場合を示すが、Ｆ／Ｆ
２と同６は半クロックずれたタイミングで動作するの
で、Ｆ／Ｆ１と同５が正相出力Ｑ＋を“１”にするタイ
ミングが同時でも、常にゲート２６と同２７の作用によ
ってＦ／Ｆ２と同６の何れか一方が先に正相出力Ｑ＋を
“１”にし、何れか他方は正相出力Ｑ＋を“１”にする
のが禁止される。

【００３１】Ｆ／Ｆ１が正相出力Ｑ＋を“１”にする
と、その直後のクロックＣＫの前縁でＦ／Ｆ２は、正相
出力Ｑ＋を“１”（Ｐ１ＡＣＥＳ＋）にし、逆相出力Ｑ
−から“０”のＰ１ＡＣＥＳ−が出力される。

【００３２】これにより、アドレスバス入力回路２が第
１ポート側のアドレスバス及びチップセレクト信号線の
接続をし、データバス入力回路４が第１ポート側のデー
タバスを接続する。一方、データバス出力回路５は、ゲ
ート８の作用によってメモリリード信号Ｐ１ＭＲＤ−の
入力時のみ出力イネーブルとなる。

【００３３】Ｆ／Ｆ２が正相出力Ｑ＋を“１”にする
と、その次のクロックＣＫの前縁でＦ／Ｆ３が正相出力
Ｑ＋を“１”に、逆相出力Ｑ−を“０”にするので、Ｆ
／Ｆ１がクリアされる。Ｆ／Ｆ２は、Ｄ端子入力が
“０”となるので、Ｆ／Ｆ３が正相出力Ｑ＋を“１”に
した次のクロックＣＫの前縁で、正相出力Ｑ＋を“０”
に、逆相出力を“１”にする。

【００３４】これにより第１ポート側のバス接続は解除
されるが、ゲート３０から出力されるストローブ信号Ｐ
１ＲＷＳＴＢは、Ｆ／Ｆ２が正相出力Ｑ＋を“１”にし
た後Ｆ／Ｆ３が正相出力Ｑ＋を“１”にするまでは
“１”（Ｐ１ＲＷＳＴＢ＋）で、Ｆ／Ｆ３が正相出力Ｑ
＋を“１”にした後Ｆ／Ｆ２が正相出力Ｑ＋を“０”に
するまでは“０”（Ｐ１ＲＷＳＴＢ−）である。

【００３５】Ｆ／Ｆ２が正相出力Ｑ＋を“０”にするそ
の同じクロックＣＫの前縁でＦ／Ｆ４が正相出力Ｑ＋を
“１”に、逆相出力Ｑ−を“０”にする。Ｆ／Ｆ４が正
相出力Ｑ＋を“１”にすると、ＣＰＵ１へレデイ信号Ｐ
１ＲＤＹ＋が与えられる。それを確認してＣＰＵ１はＰ
１ＭＲＤ−／Ｐ１ＭＷＲ−を“１”にするので、そのタ
イミングで、Ｆ／Ｆ３と同４はクリアされる。また、Ｃ
ＰＵ１はＰ１ＣＭＣＳ−を“１”にする。これにより、
ＣＰＵ１からのアクセスが終了する。

【００３６】以上要するに、第１ポート側は、アクセス
制御信号Ｐ１ＡＣＥＳ−の期間内ＳＲＡＭ１にアクセス
できる。具体的には、ライトモードでは、ゲート１４に
よりＳＲＡＭ１はＰ１ＡＣＥＳ−の期間内におけるＰ１
ＲＷＳＴＢ−の期間内においてライトイネーブルとな
り、第１ポート側のデータバスに乗せられたデータがデ
ータバス入力回路４を介してＳＲＡＭ１に書き込まれ
る。

【００３７】また、リードモードでは、ゲート８により
データバス出力回路５が出力イネーブルとなると共に、
ゲート１１によりＳＲＡＭ１はＰ１ＡＣＥＳ−の期間内
出力イネーブルとなり、Ｐ１ＡＣＥＳ−の期間内におい
てＰ１ＲＥＳＴＢ＋がＰ１ＲＷＳＴＢ−へ変化するとき
ＳＲＡＭ１のリードデータ８ビットがデータバス出力回
路５にラッチされ、第１ポート側のデータバス上に出力
される。

【００３８】以上の動作期間においてＦ／Ｆ５は正相出
力Ｑ＋を“１”にしているので、Ｆ／Ｆ２が逆相出力Ｑ
−を“１”にすると、これによりゲート２７が開いてＦ
／Ｆ６のＤ端子に“１”が入力し、Ｆ／Ｆ２が逆相出力
Ｑ−を“１”にしたクロックＣＫの後縁でＦ／Ｆ６は正
相出力Ｑ＋を“１”にし、第２ポート側についてのバス
接続制御が同様の手順で行われる。

【００３９】

【発明の効果】以上説明したように、本発明のデュアル
ポートメモリ回路では、安価に入手でき、かつ大容量の
ものの入手が容易なランダムアクセスメモリを使用し、
調停回路により２つのＣＰＵからのメモリアクセス信号
に対して何れか一方のアクセスを優先させるようにして
あるので、低価格で且つ任意容量への拡張の容易化が図
れるので、大量のデータを扱うプロセッサ間通信に好適
なデュアルポートメモリ回路を提供できる効果がある。

【図面の簡単な説明】

【図１】本発明のデュアルポートメモリ回路におけるラ
ンダムアクセスメモリとバス接続制御回路等の回路図で
ある。

【図２】本発明のデュアルポートメモリ回路における調
停回路の回路図である。

【図３】調停回路の各部の動作タイムチャートである。

【符号の説明】

１ スタティックランダムアクセスメモリ（ＳＲＡＭ） ２ アドレスバス入力回路 ３ アドレスバス入力回路 ４ データバス入力回路 ５ データバス出力回路 ６ データバス入力回路 ７ データバス出力回路 ８〜１５ ゲート ２１〜３１ ゲート Ｆ／Ｆ１〜Ｆ／Ｆ８ フリップフロップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ランダムアクセスメモリと； 前記ラン
   ダムアクセスメモリのアドレスバスと第１ポート側アド
   レスバス及び第２ポート側アドレスバスとの接続制御を
   それぞれ行う第１ポート側アドレスバス入力回路及び第
   ２ポート側アドレスバス入力回路と； 前記ランダムア
   クセスメモリのデータバスと第１ポート側データバス及
   び第２ポート側データバスとの接続制御をそれぞれ行う
   第１ポート側データバス入出力回路及び第２ポート側デ
   ータバス入出力回路と； 第１ポート側ＣＰＵ及び第２
   ポート側ＣＰＵのメモリアクセス信号を受けて前記第１
   ポート側のアドレスバス入力回路及びデータバス入出力
   回路と前記第２ポート側のアドレスバス入力回路及びデ
   ータバス入出力回路の何れか一方を優先して動作させる
   調停回路と； を備えたことを特徴とするデュアルポー
   トメモリ回路。