JPH07210496A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH07210496A JPH07210496A JP1998294A JP1998294A JPH07210496A JP H07210496 A JPH07210496 A JP H07210496A JP 1998294 A JP1998294 A JP 1998294A JP 1998294 A JP1998294 A JP 1998294A JP H07210496 A JPH07210496 A JP H07210496A
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- Japan
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- address
- dma controller
- transfer destination
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Abstract
(57)【要約】
【目的】 バス空間上のウィンドウ領域が小さい場合で
あっても、大量のデータを効率良く転送する。 【構成】 ＤＭＡコントローラ１は、転送サイクルごと
に転送先アドレスをインクリメントしてアドレスバスの
下位部に出力する。レジスタ２にはＤＭＡコントローラ
１から出力される転送先アドレス信号の最終値を予めセ
ットしておき、ＤＭＡコントローラ１から出力された転
送先アドレス信号とレジスタ２にセットされている最終
アドレス値とをコンパレータ３により比較し、一致した
場合に一致信号を出力する。さらに、カウンタ４が一致
信号をカウントし得られたカウント値を転送先アドレス
信号としアドレスバスの上位部に出力する。同時に、Ｄ
ＭＡコントローラ１のオートイニシャライズ機能により
アドレスバスの下位部を初期値に再設定する。
あっても、大量のデータを効率良く転送する。 【構成】 ＤＭＡコントローラ１は、転送サイクルごと
に転送先アドレスをインクリメントしてアドレスバスの
下位部に出力する。レジスタ２にはＤＭＡコントローラ
１から出力される転送先アドレス信号の最終値を予めセ
ットしておき、ＤＭＡコントローラ１から出力された転
送先アドレス信号とレジスタ２にセットされている最終
アドレス値とをコンパレータ３により比較し、一致した
場合に一致信号を出力する。さらに、カウンタ４が一致
信号をカウントし得られたカウント値を転送先アドレス
信号としアドレスバスの上位部に出力する。同時に、Ｄ
ＭＡコントローラ１のオートイニシャライズ機能により
アドレスバスの下位部を初期値に再設定する。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＭＡコントローラを
用いたデータ転送装置に関する。
用いたデータ転送装置に関する。
【０００２】
【従来の技術】従来、ＤＭＡコントローラを用いたデー
タ転送は、図８、図９のように行われている。すなわ
ち、図８のようにＤＭＡコントローラがアドレス空間Ａ
のデータを読み取り、バス空間を介してアドレス空間Ｂ
へ書き込む。このとき、アドレス空間Ｂの書込み先はマ
ップレジスタに設定されており、具体的にはアドレスを
特定するアドレス信号Ａ０〜Ａ２３の上位８ビットであ
るＡ１６〜Ａ２３がマップレジスタにより設定さる。こ
こで、残りの下位の１６ビットであるＡ０〜Ａ１５が、
１回の転送サイクルで送られるバス空間上のウィンドウ
領域のデータ量に相当する。また、マップレジスタの値
が転送サイクルごとにＣＰＵにより再設定されることに
より、アドレス空間Ｂ上の異なる位置にデータが転送さ
れる。
タ転送は、図８、図９のように行われている。すなわ
ち、図８のようにＤＭＡコントローラがアドレス空間Ａ
のデータを読み取り、バス空間を介してアドレス空間Ｂ
へ書き込む。このとき、アドレス空間Ｂの書込み先はマ
ップレジスタに設定されており、具体的にはアドレスを
特定するアドレス信号Ａ０〜Ａ２３の上位８ビットであ
るＡ１６〜Ａ２３がマップレジスタにより設定さる。こ
こで、残りの下位の１６ビットであるＡ０〜Ａ１５が、
１回の転送サイクルで送られるバス空間上のウィンドウ
領域のデータ量に相当する。また、マップレジスタの値
が転送サイクルごとにＣＰＵにより再設定されることに
より、アドレス空間Ｂ上の異なる位置にデータが転送さ
れる。
【０００３】
【発明が解決しようとする課題】しかしながら、図８の
例のように、アドレス空間Ａ，Ｂの大きさに比べて、バ
ス空間上のウィンドウ領域が充分な大きさでないと、所
定のデータ量を転送しようとした場合に何回も転送を繰
り返さなければならず、マップレジスタの再設定のため
にＤＭＡ転送の中断を繰り返すことになる。つまり、Ｄ
ＭＡ転送が開始されると、図９に示すように、ＣＰＵか
ら内部バスを獲得するための内部バス獲得サイクルが必
要となり、さらには、バス空間を複数のＣＰＵが使う場
合は、このバス空間に対するバス獲得サイクルも必要に
なる。
例のように、アドレス空間Ａ，Ｂの大きさに比べて、バ
ス空間上のウィンドウ領域が充分な大きさでないと、所
定のデータ量を転送しようとした場合に何回も転送を繰
り返さなければならず、マップレジスタの再設定のため
にＤＭＡ転送の中断を繰り返すことになる。つまり、Ｄ
ＭＡ転送が開始されると、図９に示すように、ＣＰＵか
ら内部バスを獲得するための内部バス獲得サイクルが必
要となり、さらには、バス空間を複数のＣＰＵが使う場
合は、このバス空間に対するバス獲得サイクルも必要に
なる。
【０００４】例えば、アドレス空間ＡのNo. １〜No. ２
５５までの領域をアドレス空間ＢのNo. １〜No. ２５５
までの領域にＤＭＡ転送する場合、マップレジスタ設定
に伴うＤＭＡ転送を中断するマップレジスタ設定サイク
ルが２５４回にもなる。このように、バス空間上のウィ
ンドウ領域が小さい場合は、データ転送以外の処理に要
する時間が増大して非能率的であるという問題があっ
た。本発明は上記問題点を解決するためになされたもの
で、その目的とするところは、バス空間上のウィンドウ
領域が小さい場合であっても、大量のデータを効率良く
転送することが可能なデータ転送装置を提供することに
ある。
５５までの領域をアドレス空間ＢのNo. １〜No. ２５５
までの領域にＤＭＡ転送する場合、マップレジスタ設定
に伴うＤＭＡ転送を中断するマップレジスタ設定サイク
ルが２５４回にもなる。このように、バス空間上のウィ
ンドウ領域が小さい場合は、データ転送以外の処理に要
する時間が増大して非能率的であるという問題があっ
た。本発明は上記問題点を解決するためになされたもの
で、その目的とするところは、バス空間上のウィンドウ
領域が小さい場合であっても、大量のデータを効率良く
転送することが可能なデータ転送装置を提供することに
ある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、オートイニシャライズ機能を備え転
送サイクルごとに転送先アドレスをインクリメントして
アドレスバスの下位部に出力するＤＭＡコントローラ
と、ＤＭＡコントローラから出力される転送先アドレス
信号の最終値が予めセットされたレジスタと、ＤＭＡコ
ントローラから出力された転送先アドレス信号とレジス
タにセットされている最終アドレス値とを比較し一致し
た場合に一致信号を出力するコンパレータと、一致信号
をカウントし得られたカウント値を転送先アドレス信号
としアドレスバスの上位部に出力するカウンタとを備え
たことを特徴とする。
に、第１の発明は、オートイニシャライズ機能を備え転
送サイクルごとに転送先アドレスをインクリメントして
アドレスバスの下位部に出力するＤＭＡコントローラ
と、ＤＭＡコントローラから出力される転送先アドレス
信号の最終値が予めセットされたレジスタと、ＤＭＡコ
ントローラから出力された転送先アドレス信号とレジス
タにセットされている最終アドレス値とを比較し一致し
た場合に一致信号を出力するコンパレータと、一致信号
をカウントし得られたカウント値を転送先アドレス信号
としアドレスバスの上位部に出力するカウンタとを備え
たことを特徴とする。
【０００６】第２の発明は、オートイニシャライズ機能
を備え転送サイクルごとに転送先アドレスをインクリメ
ントしてアドレスバスの下位部に出力するＤＭＡコント
ローラと、ＤＭＡコントローラから出力される転送先ア
ドレス信号の最終値が予めセットされたレジスタと、Ｄ
ＭＡコントローラから出力された転送先アドレス信号と
レジスタにセットされている最終アドレス値とを比較し
一致した場合に一致信号を出力するコンパレータと、予
め複数の転送先アドレスが転送順に格納されるＦＩＦＯ
（First In First Out）バッファと、コンパレータの出
力側に接続されたディレイラインと、ディレイラインの
出力を入力クロックとしＦＩＦＯバッファの出力を入力
信号とし、出力値を転送先アドレス信号としてアドレス
バスの上位部に出力するフリップ・フロップとを備えた
ことを特徴とする。
を備え転送サイクルごとに転送先アドレスをインクリメ
ントしてアドレスバスの下位部に出力するＤＭＡコント
ローラと、ＤＭＡコントローラから出力される転送先ア
ドレス信号の最終値が予めセットされたレジスタと、Ｄ
ＭＡコントローラから出力された転送先アドレス信号と
レジスタにセットされている最終アドレス値とを比較し
一致した場合に一致信号を出力するコンパレータと、予
め複数の転送先アドレスが転送順に格納されるＦＩＦＯ
（First In First Out）バッファと、コンパレータの出
力側に接続されたディレイラインと、ディレイラインの
出力を入力クロックとしＦＩＦＯバッファの出力を入力
信号とし、出力値を転送先アドレス信号としてアドレス
バスの上位部に出力するフリップ・フロップとを備えた
ことを特徴とする。
【０００７】第３の発明は、オートイニシャライズ機能
を備え転送サイクルごとに転送先アドレスをインクリメ
ントしてアドレスバスの下位部に出力するＤＭＡコント
ローラと、ＤＭＡコントローラへ入力されるクロックを
カウントし、ＤＭＡコントローラから出力される転送先
アドレス信号の最終値に対応するクロック数をカウント
するとカウントアップ信号を出力するクロックカウンタ
と、クロックカウンタのカウントアップ信号をカウント
しそのカウント値を転送先アドレス信号としてアドレス
バスの上位部に出力するカウンタとを備えたことを特徴
とする。
を備え転送サイクルごとに転送先アドレスをインクリメ
ントしてアドレスバスの下位部に出力するＤＭＡコント
ローラと、ＤＭＡコントローラへ入力されるクロックを
カウントし、ＤＭＡコントローラから出力される転送先
アドレス信号の最終値に対応するクロック数をカウント
するとカウントアップ信号を出力するクロックカウンタ
と、クロックカウンタのカウントアップ信号をカウント
しそのカウント値を転送先アドレス信号としてアドレス
バスの上位部に出力するカウンタとを備えたことを特徴
とする。
【０００８】
【作用】第１の発明においては、ＤＭＡコントローラに
より、転送サイクルごとに転送先アドレスがインクリメ
ントされてアドレスバスの下位部に出力される。また、
レジスタにはＤＭＡコントローラから出力される転送先
アドレス信号の最終値が予めセットされ、ＤＭＡコント
ローラから出力された転送先アドレス信号とレジスタに
セットされている最終アドレス値とがコンパレータによ
り比較され、一致した場合に一致信号が出力される。さ
らに、カウンタにより一致信号がカウントされ、得られ
たカウント値が転送先アドレス信号としてアドレスバス
の上位部に出力される。同時にＤＭＡコントローラのオ
ートイニシャライズ機能によりアドレスバスの下位部に
初期値が再設定される。それにより、バス空間内のウィ
ンドウ領域が狭い場合でもウィンドウ領域以上のデータ
を連続して転送可能になる。
より、転送サイクルごとに転送先アドレスがインクリメ
ントされてアドレスバスの下位部に出力される。また、
レジスタにはＤＭＡコントローラから出力される転送先
アドレス信号の最終値が予めセットされ、ＤＭＡコント
ローラから出力された転送先アドレス信号とレジスタに
セットされている最終アドレス値とがコンパレータによ
り比較され、一致した場合に一致信号が出力される。さ
らに、カウンタにより一致信号がカウントされ、得られ
たカウント値が転送先アドレス信号としてアドレスバス
の上位部に出力される。同時にＤＭＡコントローラのオ
ートイニシャライズ機能によりアドレスバスの下位部に
初期値が再設定される。それにより、バス空間内のウィ
ンドウ領域が狭い場合でもウィンドウ領域以上のデータ
を連続して転送可能になる。
【０００９】第２の発明においては、ＤＭＡコントロー
ラにより、転送サイクルごとに転送先アドレスがインク
リメントされてアドレスバスの下位部に出力される。ま
た、レジスタにはＤＭＡコントローラから出力される転
送先アドレス信号の最終値が予めセットされ、ＤＭＡコ
ントローラから出力された転送先アドレス信号とレジス
タにセットされている最終アドレス値とがコンパレータ
により比較され、一致した場合に一致信号が出力され
る。
ラにより、転送サイクルごとに転送先アドレスがインク
リメントされてアドレスバスの下位部に出力される。ま
た、レジスタにはＤＭＡコントローラから出力される転
送先アドレス信号の最終値が予めセットされ、ＤＭＡコ
ントローラから出力された転送先アドレス信号とレジス
タにセットされている最終アドレス値とがコンパレータ
により比較され、一致した場合に一致信号が出力され
る。
【００１０】さらに、コンパレータの出力信号はディレ
イラインを介してからフリップ・フロップのクロックと
して入力され、また、予め複数の転送先アドレスが転送
順に格納されたＦＩＦＯバッファの出力がフリップ・フ
ロップに入力され、フリップ・フロップの出力値が転送
先アドレス信号としてアドレスバスの上位部に出力され
る。同時にＤＭＡコントローラのオートイニシャライズ
機能によりアドレスバスの下位部に初期値が再設定され
る。それにより、バス空間内のウィンドウ領域が狭い場
合でもウィンドウ領域以上のデータを連続して転送可能
になる。
イラインを介してからフリップ・フロップのクロックと
して入力され、また、予め複数の転送先アドレスが転送
順に格納されたＦＩＦＯバッファの出力がフリップ・フ
ロップに入力され、フリップ・フロップの出力値が転送
先アドレス信号としてアドレスバスの上位部に出力され
る。同時にＤＭＡコントローラのオートイニシャライズ
機能によりアドレスバスの下位部に初期値が再設定され
る。それにより、バス空間内のウィンドウ領域が狭い場
合でもウィンドウ領域以上のデータを連続して転送可能
になる。
【００１１】第３の発明においては、ＤＭＡコントロー
ラにより、転送サイクルごとに転送先アドレスがインク
リメントされてアドレスバスの下位部に出力される。ま
た、ＤＭＡコントローラへ入力されるクロックはクロッ
クカウンタによりカウントされ、カウント値がＤＭＡコ
ントローラから出力される転送先アドレス信号の最終値
に対応するクロック数をカウントするとカウントアップ
信号が出力される。さらに、クロックカウンタから出力
されたカウントアップ信号がカウントされ、そのカウン
ト値が転送先アドレス信号としてアドレスバスの上位部
に出力される。同時にＤＭＡコントローラのオートイニ
シャライズ機能によりアドレスバスの下位部に初期値が
再設定される。それにより、バス空間内のウィンドウ領
域が狭い場合でもウィンドウ領域以上のデータを連続し
て転送可能になる。
ラにより、転送サイクルごとに転送先アドレスがインク
リメントされてアドレスバスの下位部に出力される。ま
た、ＤＭＡコントローラへ入力されるクロックはクロッ
クカウンタによりカウントされ、カウント値がＤＭＡコ
ントローラから出力される転送先アドレス信号の最終値
に対応するクロック数をカウントするとカウントアップ
信号が出力される。さらに、クロックカウンタから出力
されたカウントアップ信号がカウントされ、そのカウン
ト値が転送先アドレス信号としてアドレスバスの上位部
に出力される。同時にＤＭＡコントローラのオートイニ
シャライズ機能によりアドレスバスの下位部に初期値が
再設定される。それにより、バス空間内のウィンドウ領
域が狭い場合でもウィンドウ領域以上のデータを連続し
て転送可能になる。
【００１２】
【実施例】以下、図に沿って本発明の実施例を説明す
る。図１は第１の発明に係る第１の実施例の構成を示す
ブロック図であり、図２はその動作を示すタイミング図
である。図１において、１はＤＭＡコントローラ（ＤＭ
ＡＣ）、２はレジスタ、３はコンパレータ、４はマップ
レジスタとして機能するカウンタである。ここで、図８
と同様にアドレス空間Ａからアドレス空間Ｂにウィンド
ウを介してＤＭＡ転送する場合を想定して転送手順を説
明する。
る。図１は第１の発明に係る第１の実施例の構成を示す
ブロック図であり、図２はその動作を示すタイミング図
である。図１において、１はＤＭＡコントローラ（ＤＭ
ＡＣ）、２はレジスタ、３はコンパレータ、４はマップ
レジスタとして機能するカウンタである。ここで、図８
と同様にアドレス空間Ａからアドレス空間Ｂにウィンド
ウを介してＤＭＡ転送する場合を想定して転送手順を説
明する。
【００１３】（１）レジスタ２に転送先ウィンドウの終
了アドレスの下位アドレスとして００００ｈを設定す
る。 （２）データバスから、カウンタ４に上位アドレス（Ａ
１６〜Ａ２３）をセットして、ロードクロックを与え
る。 （３）ＤＭＡコントローラ１に転送元スタートアドレス
（Ａ０００００ｈ）、転送回数（任意）をセットする。 （４）ＤＭＡコントローラ１に転送先スタートアドレス
（Ｃ０００００ｈ）、転送回数（８０００ｈ）をセット
し、オートイニシャライズ機能を有効にする。なお、転
送は１６ビット単位とする。
了アドレスの下位アドレスとして００００ｈを設定す
る。 （２）データバスから、カウンタ４に上位アドレス（Ａ
１６〜Ａ２３）をセットして、ロードクロックを与え
る。 （３）ＤＭＡコントローラ１に転送元スタートアドレス
（Ａ０００００ｈ）、転送回数（任意）をセットする。 （４）ＤＭＡコントローラ１に転送先スタートアドレス
（Ｃ０００００ｈ）、転送回数（８０００ｈ）をセット
し、オートイニシャライズ機能を有効にする。なお、転
送は１６ビット単位とする。
【００１４】（５）ＤＭＡ転送をスタートする。 （６）ＤＭＡコントローラ１が下位アドレス（Ａ０〜Ａ
１５）をインクリメントしながら、データを転送する。 （７）下位アドレスが００００ｈになると、コンパレー
タ３のＥＱ端子がアクティブとなり、カウンタ４がイン
クリメント（あるいはデクリメント）され、マップレジ
スタ値が更新される。同時に、ＤＭＡコントローラ１の
オートイニシャライズ機能により、転送先スタートアド
レス、転送回数が自動的に再設定される。すなわち、初
期設定値が再設定される。
１５）をインクリメントしながら、データを転送する。 （７）下位アドレスが００００ｈになると、コンパレー
タ３のＥＱ端子がアクティブとなり、カウンタ４がイン
クリメント（あるいはデクリメント）され、マップレジ
スタ値が更新される。同時に、ＤＭＡコントローラ１の
オートイニシャライズ機能により、転送先スタートアド
レス、転送回数が自動的に再設定される。すなわち、初
期設定値が再設定される。
【００１５】（８）以後、（６）と（７）の動作を繰り
返す。 （９）転送元の転送回数が設定値に達すると、ＤＭＡ転
送を終了する。 なお、図２はこれらの動作により、下位アドレス（Ａ０
〜Ａ１５）の値が最大値に達し、次いで上位アドレス
（Ａ１６〜Ａ２３）の値がインクリメントされるときの
経過を示し、図中の＊ＲＤ，＊ＷＴは、ＤＭＡコントロ
ーラ１に入力されるリード／ライト信号である。
返す。 （９）転送元の転送回数が設定値に達すると、ＤＭＡ転
送を終了する。 なお、図２はこれらの動作により、下位アドレス（Ａ０
〜Ａ１５）の値が最大値に達し、次いで上位アドレス
（Ａ１６〜Ａ２３）の値がインクリメントされるときの
経過を示し、図中の＊ＲＤ，＊ＷＴは、ＤＭＡコントロ
ーラ１に入力されるリード／ライト信号である。
【００１６】図３は第２の発明に係る第２の実施例の構
成を示すブロック図であり、図４はその動作を示すタイ
ミング図である。図３において、１はＤＭＡコントロー
ラ、２はレジスタ、３はコンパレータ、５はＦＩＦＯバ
ッファ、６はディレイライン、７はマップレジスタとし
て機能するフリップフロップである。ここで、図８と同
様にアドレス空間Ａからアドレス空間Ｂにウィンドウを
介してＤＭＡ転送する場合を想定して転送手順を説明す
る。
成を示すブロック図であり、図４はその動作を示すタイ
ミング図である。図３において、１はＤＭＡコントロー
ラ、２はレジスタ、３はコンパレータ、５はＦＩＦＯバ
ッファ、６はディレイライン、７はマップレジスタとし
て機能するフリップフロップである。ここで、図８と同
様にアドレス空間Ａからアドレス空間Ｂにウィンドウを
介してＤＭＡ転送する場合を想定して転送手順を説明す
る。
【００１７】（１）レジスタ２に転送先ウィンドウの終
了アドレスの下位アドレスとして００００ｈを設定す
る。 （２）データバスから、ＦＩＦＯバッファ５に上位アド
レス（Ａ１６〜Ａ２３）を転送する順序で設定、すなわ
ち転送先のマップレジスタ値を設定する。 （３）ＤＭＡコントローラ１に転送元スタートアドレス
（Ａ０００００ｈ）、転送回数（任意）をセットする。
了アドレスの下位アドレスとして００００ｈを設定す
る。 （２）データバスから、ＦＩＦＯバッファ５に上位アド
レス（Ａ１６〜Ａ２３）を転送する順序で設定、すなわ
ち転送先のマップレジスタ値を設定する。 （３）ＤＭＡコントローラ１に転送元スタートアドレス
（Ａ０００００ｈ）、転送回数（任意）をセットする。
【００１８】（４）ＤＭＡコントローラ１に転送先スタ
ートアドレス（Ｃ０００００ｈ）、転送回数（８０００
ｈ）をセットし、オートイニシャライズ機能を有効にす
る。なお、転送は１６ビット単位とする。 （５）クロックＣＬＫＡをＦＩＦＯバッファ５およびデ
ィレイライン６に入力して、ＦＩＦＯバッファ５のデー
タをフリップフロップ７にラッチさせて、ＤＭＡ転送を
スタートする。
ートアドレス（Ｃ０００００ｈ）、転送回数（８０００
ｈ）をセットし、オートイニシャライズ機能を有効にす
る。なお、転送は１６ビット単位とする。 （５）クロックＣＬＫＡをＦＩＦＯバッファ５およびデ
ィレイライン６に入力して、ＦＩＦＯバッファ５のデー
タをフリップフロップ７にラッチさせて、ＤＭＡ転送を
スタートする。
【００１９】（６）ＤＭＡコントローラ１が下位アドレ
ス（Ａ０〜Ａ１５）をインクリメントしながら、データ
を転送する。 （７）下位アドレスが００００ｈになると、コンパレー
タ３のＥＱ端子がアクティブとなり、同時にＦＩＦＯバ
ッファ５からのデータをフリップフロップ７がラッチし
てマップレジスタ値を更新する。同時に、ＤＭＡコント
ローラ１のオートイニシャライズ機能により、転送先ス
タートアドレス、転送回数が自動的に再設定される。 （８）以後、（６）と（７）の動作を繰り返す。 （９）転送元の転送回数が設定値に達すると、ＤＭＡ転
送を終了する。
ス（Ａ０〜Ａ１５）をインクリメントしながら、データ
を転送する。 （７）下位アドレスが００００ｈになると、コンパレー
タ３のＥＱ端子がアクティブとなり、同時にＦＩＦＯバ
ッファ５からのデータをフリップフロップ７がラッチし
てマップレジスタ値を更新する。同時に、ＤＭＡコント
ローラ１のオートイニシャライズ機能により、転送先ス
タートアドレス、転送回数が自動的に再設定される。 （８）以後、（６）と（７）の動作を繰り返す。 （９）転送元の転送回数が設定値に達すると、ＤＭＡ転
送を終了する。
【００２０】なお、図４はこれらの動作により、下位ア
ドレス（Ａ０〜Ａ１５）の値が最大値に達し、次いで上
位アドレス（Ａ１６〜Ａ２３）の値がインクリメントさ
れるときの経過を示し、図中の＊ＲＤ，＊ＷＴは、ＤＭ
Ａコントローラ１に入力されるリード／ライト信号であ
る。また、図４中に示されるように、ディレイライン６
を設けたことで、ＣＬＫＡがＦＩＦＯ出力よりも遅延す
る。つまり、ディレイライン６は、フリップフロップ７
のセットアップ、ホールドタイムを満足するために設け
たものである。この実施例は、ＦＩＦＯバッファ５に予
め設定された転送順で転送が開始されるため、マップレ
ジスタ値を不連続な領域に設定することが可能である。
ドレス（Ａ０〜Ａ１５）の値が最大値に達し、次いで上
位アドレス（Ａ１６〜Ａ２３）の値がインクリメントさ
れるときの経過を示し、図中の＊ＲＤ，＊ＷＴは、ＤＭ
Ａコントローラ１に入力されるリード／ライト信号であ
る。また、図４中に示されるように、ディレイライン６
を設けたことで、ＣＬＫＡがＦＩＦＯ出力よりも遅延す
る。つまり、ディレイライン６は、フリップフロップ７
のセットアップ、ホールドタイムを満足するために設け
たものである。この実施例は、ＦＩＦＯバッファ５に予
め設定された転送順で転送が開始されるため、マップレ
ジスタ値を不連続な領域に設定することが可能である。
【００２１】図５は第３の発明に係る第３の実施例の構
成を示すブロック図であり、図６はその動作を示すタイ
ミング図である。図５において、１はＤＭＡコントロー
ラ、８はカウンタ、９はマップレジスタとして機能する
カウンタである。ここで、図８と同様にアドレス空間Ａ
からアドレス空間Ｂにウィンドウを介してＤＭＡ転送す
る場合を想定して転送手順を説明する。
成を示すブロック図であり、図６はその動作を示すタイ
ミング図である。図５において、１はＤＭＡコントロー
ラ、８はカウンタ、９はマップレジスタとして機能する
カウンタである。ここで、図８と同様にアドレス空間Ａ
からアドレス空間Ｂにウィンドウを介してＤＭＡ転送す
る場合を想定して転送手順を説明する。
【００２２】（１）データバスより、カウンタ９に転送
先のマップレジスタ値を設定する。 （２）ＤＭＡコントローラ１に転送元スタートアドレス
（Ａ０００００ｈ）、転送回数（任意）をセットする。 （３）ＤＭＡコントローラ１に転送先スタートアドレス
（Ｃ０００００ｈ）、転送回数（００ＦＦｈ）をセット
し、オートイニシャライズ機能を有効にする。 （４）ＤＭＡ転送をスタートする。 （５）ＤＭＡコントローラ１は下位アドレス（Ａ０〜Ａ
１５）をインクリメントしながら、データを転送する。
先のマップレジスタ値を設定する。 （２）ＤＭＡコントローラ１に転送元スタートアドレス
（Ａ０００００ｈ）、転送回数（任意）をセットする。 （３）ＤＭＡコントローラ１に転送先スタートアドレス
（Ｃ０００００ｈ）、転送回数（００ＦＦｈ）をセット
し、オートイニシャライズ機能を有効にする。 （４）ＤＭＡ転送をスタートする。 （５）ＤＭＡコントローラ１は下位アドレス（Ａ０〜Ａ
１５）をインクリメントしながら、データを転送する。
【００２３】（６）ここで、１ＲＯＷアドレス分の転送
にＦＦｈ回要すると仮定しておくと、カウンタ８のＲＣ
Ｏ出力がアクティブになることによりカウンタ９が更新
され、マップレジスタ値である上位アドレス（Ａ１６〜
Ａ２３）が更新される。 （７）同時にＤＭＡコントローラ１のオートイニシャラ
イズ機能により、転送先スタートアドレス、転送回数が
自動的に再設定される。 （８）以後、（６）と（７）の動作を繰り返す。 （９）転送元の転送回数が設定値に達すると、ＤＭＡ転
送を終了する。
にＦＦｈ回要すると仮定しておくと、カウンタ８のＲＣ
Ｏ出力がアクティブになることによりカウンタ９が更新
され、マップレジスタ値である上位アドレス（Ａ１６〜
Ａ２３）が更新される。 （７）同時にＤＭＡコントローラ１のオートイニシャラ
イズ機能により、転送先スタートアドレス、転送回数が
自動的に再設定される。 （８）以後、（６）と（７）の動作を繰り返す。 （９）転送元の転送回数が設定値に達すると、ＤＭＡ転
送を終了する。
【００２４】なお、図６はこれらの動作により、下位ア
ドレス（Ａ０〜Ａ１５）の値が最大値に達し、次いで上
位アドレス（Ａ１６〜Ａ２３）の値がインクリメントさ
れるときの経過を示し、図中の＊ＲＤ，＊ＷＴは、ＤＭ
Ａコントローラ１に入力されるリード／ライト信号、＊
ＲＡＳ（ＲＯＷ ＡＤＲＥＳＳ ＳＴＲＯＢＥ）は、カ
ウンタ８に入力されるクロックである。この実施例は、
カウンタ８が＊ＲＡＳをカウントすることにより、ＤＭ
Ａコントローラ１内のアドレスカウンタのカウントと同
じタイミングでクロックがカウントされる。また、その
ためＤＲＡＭ（ダイナミックメモリ）を使い、ＲＡＳ単
位でデータ転送する場合に、この実施例は有効である。
ドレス（Ａ０〜Ａ１５）の値が最大値に達し、次いで上
位アドレス（Ａ１６〜Ａ２３）の値がインクリメントさ
れるときの経過を示し、図中の＊ＲＤ，＊ＷＴは、ＤＭ
Ａコントローラ１に入力されるリード／ライト信号、＊
ＲＡＳ（ＲＯＷ ＡＤＲＥＳＳ ＳＴＲＯＢＥ）は、カ
ウンタ８に入力されるクロックである。この実施例は、
カウンタ８が＊ＲＡＳをカウントすることにより、ＤＭ
Ａコントローラ１内のアドレスカウンタのカウントと同
じタイミングでクロックがカウントされる。また、その
ためＤＲＡＭ（ダイナミックメモリ）を使い、ＲＡＳ単
位でデータ転送する場合に、この実施例は有効である。
【００２５】このようにして、これら各実施例は、図８
のアドレス空間ＡのNo. １，２，３・・・の転送をする
場合に、図７のようにマップレジスタの再設定にともな
うＤＭＡ転送の中断がなくなり、連続してデータ転送を
続けることが可能となる。なお、各実施例は、ＤＭＡコ
ントローラによるメモリ−メモリ転送を想定している
が、Ｉ／Ｏ−メモリ転送についても適用可能である。
のアドレス空間ＡのNo. １，２，３・・・の転送をする
場合に、図７のようにマップレジスタの再設定にともな
うＤＭＡ転送の中断がなくなり、連続してデータ転送を
続けることが可能となる。なお、各実施例は、ＤＭＡコ
ントローラによるメモリ−メモリ転送を想定している
が、Ｉ／Ｏ−メモリ転送についても適用可能である。
【００２６】
【発明の効果】以上述べたように第１の発明によれば、
ＤＭＡコントローラから出力される下位の転送先アドレ
スが最終値となると、上位のアドレスバスへのアドレス
信号がインクリメントされることにより、ＤＭＡ転送が
中断されなくなる。それにより、バス空間内のウィンド
ウ領域が狭い場合でもウィンドウ領域以上のデータを連
続して転送可能になり、データ転送の効率が向上する。
ＤＭＡコントローラから出力される下位の転送先アドレ
スが最終値となると、上位のアドレスバスへのアドレス
信号がインクリメントされることにより、ＤＭＡ転送が
中断されなくなる。それにより、バス空間内のウィンド
ウ領域が狭い場合でもウィンドウ領域以上のデータを連
続して転送可能になり、データ転送の効率が向上する。
【００２７】第２の発明によれば、ＤＭＡコントローラ
から出力される下位の転送先アドレスが最終値となる
と、予めセットされている次のアドレス信号が上位のア
ドレスバスに出力されることにより、ＤＭＡ転送が中断
されなくなる。それにより、バス空間内のウィンドウ領
域が狭い場合でもウィンドウ領域以上のデータを連続し
て転送可能になり、データ転送の効率が向上する。ま
た、特にこの発明では、不連続なアドレスの転送先にデ
ータを転送することが可能となる。
から出力される下位の転送先アドレスが最終値となる
と、予めセットされている次のアドレス信号が上位のア
ドレスバスに出力されることにより、ＤＭＡ転送が中断
されなくなる。それにより、バス空間内のウィンドウ領
域が狭い場合でもウィンドウ領域以上のデータを連続し
て転送可能になり、データ転送の効率が向上する。ま
た、特にこの発明では、不連続なアドレスの転送先にデ
ータを転送することが可能となる。
【００２８】第３の発明によれば、ＤＭＡコントローラ
から出力される下位の転送先アドレスが最終値に到達し
たことを別のカウンタによりカウントし、上位のアドレ
スバスへのアドレス信号がインクリメントされることに
より、ＤＭＡ転送が中断されなくなりデータ転送が連続
して行われる。それにより、バス空間内のウィンドウ領
域が狭い場合でもウィンドウ領域以上のデータを連続し
て転送可能になり、データ転送の効率が向上する。ま
た、特にこの発明では、メモリにＤＲＡＭを用いている
場合の適用が可能となる。
から出力される下位の転送先アドレスが最終値に到達し
たことを別のカウンタによりカウントし、上位のアドレ
スバスへのアドレス信号がインクリメントされることに
より、ＤＭＡ転送が中断されなくなりデータ転送が連続
して行われる。それにより、バス空間内のウィンドウ領
域が狭い場合でもウィンドウ領域以上のデータを連続し
て転送可能になり、データ転送の効率が向上する。ま
た、特にこの発明では、メモリにＤＲＡＭを用いている
場合の適用が可能となる。
【図１】第１の発明に係る第１の実施例の構成を示すブ
ロック図である。
ロック図である。
【図２】図１の実施例の動作を示すタイミング図であ
る。
る。
【図３】第２の発明に係る第２の実施例の構成を示すブ
ロック図である。
ロック図である。
【図４】図３の実施例の動作を示すタイミング図であ
る。
る。
【図５】第３の発明に係る第３の実施例の構成を示すブ
ロック図である。
ロック図である。
【図６】図５の実施例の動作を示すタイミング図であ
る。
る。
【図７】各実施例の転送サイクルの説明図である。
【図８】従来例のＤＭＡ転送を示す説明図である。
【図９】従来例のＤＭＡ転送の転送サイクルを示す説明
図である。
図である。
１ ＤＭＡコントローラ ２ レジスタ ３ コンパレータ ４ カウンタ ５ ＦＩＦＯバッファ ６ ディレイライン ７ フリップフロップ ８，９ カウンタ
Claims (3)
- 【請求項１】 オートイニシャライズ機能を備え転送サ
イクルごとに転送先アドレスをインクリメントしてアド
レスバスの下位部に出力するＤＭＡコントローラと、 ＤＭＡコントローラから出力される転送先アドレス信号
の最終値が予めセットされたレジスタと、 ＤＭＡコントローラから出力された転送先アドレス信号
とレジスタにセットされている最終アドレス値とを比較
し一致した場合に一致信号を出力するコンパレータと、 一致信号をカウントし得られたカウント値を転送先アド
レス信号としアドレスバスの上位部に出力するカウンタ
と、 を備えたことを特徴とするデータ転送装置。 - 【請求項２】 オートイニシャライズ機能を備え転送サ
イクルごとに転送先アドレスをインクリメントしてアド
レスバスの下位部に出力するＤＭＡコントローラと、 ＤＭＡコントローラから出力される転送先アドレス信号
の最終値が予めセットされたレジスタと、 ＤＭＡコントローラから出力された転送先アドレス信号
とレジスタにセットされている最終アドレス値とを比較
し一致した場合に一致信号を出力するコンパレータと、 予め複数の転送先アドレスが転送順に格納されるＦＩＦ
Ｏバッファと、 コンパレータの出力側に接続されたディレイラインと、 ディレイラインの出力を入力クロックとしＦＩＦＯバッ
ファの出力を入力信号とし、出力値を転送先アドレス信
号としてアドレスバスの上位部に出力するフリップ・フ
ロップと、 を備えたことを特徴とするデータ転送装置。 - 【請求項３】 オートイニシャライズ機能を備え転送サ
イクルごとに転送先アドレスをインクリメントしてアド
レスバスの下位部に出力するＤＭＡコントローラと、 ＤＭＡコントローラへ入力されるクロックをカウント
し、ＤＭＡコントローラから出力される転送先アドレス
信号の最終値に対応するクロック数をカウントするとカ
ウントアップ信号を出力するクロックカウンタと、 クロックカウンタのカウントアップ信号をカウントしそ
のカウント値を転送先アドレス信号としてアドレスバス
の上位部に出力するカウンタと、 を備えたことを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1998294A JPH07210496A (ja) | 1994-01-20 | 1994-01-20 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1998294A JPH07210496A (ja) | 1994-01-20 | 1994-01-20 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210496A true JPH07210496A (ja) | 1995-08-11 |
Family
ID=12014394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1998294A Withdrawn JPH07210496A (ja) | 1994-01-20 | 1994-01-20 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07210496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100586585B1 (ko) * | 1999-01-25 | 2006-06-02 | 주식회사신도리코 | 병렬 처리 선입선출을 이용한 직접 메모리 액세스 방법 |
-
1994
- 1994-01-20 JP JP1998294A patent/JPH07210496A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100586585B1 (ko) * | 1999-01-25 | 2006-06-02 | 주식회사신도리코 | 병렬 처리 선입선출을 이용한 직접 메모리 액세스 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |