JPH07121507A - 離散コサイン変換装置 - Google Patents
離散コサイン変換装置Info
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- JPH07121507A JPH07121507A JP5267376A JP26737693A JPH07121507A JP H07121507 A JPH07121507 A JP H07121507A JP 5267376 A JP5267376 A JP 5267376A JP 26737693 A JP26737693 A JP 26737693A JP H07121507 A JPH07121507 A JP H07121507A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】 （修正有）
【目的】 装置全体のサイズを小さくする。
【構成】 ２Ｎ個の入力データのうち、偶数次のＮ個の
データの同一桁のビット値をアドレスとし、このアドレ
スに同一桁のビット値と変換行列成分との積和データが
格納されている第１の記憶手段６ａ、奇数次のＮ個のデ
ータの同一桁のビット値をアドレスとし、このアドレス
に同一桁のビット値と変換行列成分との積和データが格
納されている第２の記憶手段６ｂ、順方向変換の際は第
２の記憶手段からの読出しデータのうち１部のデータを
そのまま出力し、逆方向変換の際は上記１部のデータを
反転して出力する反転手段７1 ，７2 、第１の記憶手段
からの読出しデータを累積加算する第１の累積加算手
段、並びに第２の記憶手段からの読出しデータから上記
１部のデータを除いた残りのデータ及び反転手段の出力
を各々累積加算する第２の累積加算手段を備え、第１の
記憶手段には順方向変換と逆方向変換とで異なるデータ
を記憶し、第２の記憶手段には同一のデータを記憶す
る。
データの同一桁のビット値をアドレスとし、このアドレ
スに同一桁のビット値と変換行列成分との積和データが
格納されている第１の記憶手段６ａ、奇数次のＮ個のデ
ータの同一桁のビット値をアドレスとし、このアドレス
に同一桁のビット値と変換行列成分との積和データが格
納されている第２の記憶手段６ｂ、順方向変換の際は第
２の記憶手段からの読出しデータのうち１部のデータを
そのまま出力し、逆方向変換の際は上記１部のデータを
反転して出力する反転手段７1 ，７2 、第１の記憶手段
からの読出しデータを累積加算する第１の累積加算手
段、並びに第２の記憶手段からの読出しデータから上記
１部のデータを除いた残りのデータ及び反転手段の出力
を各々累積加算する第２の累積加算手段を備え、第１の
記憶手段には順方向変換と逆方向変換とで異なるデータ
を記憶し、第２の記憶手段には同一のデータを記憶す
る。
Description
【０００１】
【産業上の利用分野】本発明は、離散コサイン変換装置
に関するもので、特に画像データの圧縮や伸長に使用さ
れるものである。
に関するもので、特に画像データの圧縮や伸長に使用さ
れるものである。
【０００２】
【従来の技術】近年の半導体技術の進歩に加えて画像デ
ータの符号化の国際標準が固まったことで、画像データ
圧縮伸長用専用ＬＳＩの開発が行われている。画像デー
タ圧縮伸長方式の規格の中心は２次元の離散コサイン変
換である。Ｎ×Ｎ点の２次元の順方向の離散コサイン変
換は、次式で示される。
ータの符号化の国際標準が固まったことで、画像データ
圧縮伸長用専用ＬＳＩの開発が行われている。画像デー
タ圧縮伸長方式の規格の中心は２次元の離散コサイン変
換である。Ｎ×Ｎ点の２次元の順方向の離散コサイン変
換は、次式で示される。
【０００３】
【数１】 ここでｘ（ｉ，ｊ）（ｉ，ｊ＝０，１，…，Ｎ−１）は
原信号（画像データ）、Ｘ（ｕ，ｖ）（ｕ，ｖ＝０，
１，…，Ｎ−１）は変換された係数である。そして、ｕ
＝ｖ＝０のときＣ（０）＝Ｃ（０）＝２-1/2で、ｕ，ｖ
≠０のときＣ（ｕ）＝Ｃ（ｖ）＝１である。
原信号（画像データ）、Ｘ（ｕ，ｖ）（ｕ，ｖ＝０，
１，…，Ｎ−１）は変換された係数である。そして、ｕ
＝ｖ＝０のときＣ（０）＝Ｃ（０）＝２-1/2で、ｕ，ｖ
≠０のときＣ（ｕ）＝Ｃ（ｖ）＝１である。
【０００４】又、逆方向の離散コサイン変換は次の
（２）式によって表わされる。
（２）式によって表わされる。
【０００５】
【数２】 今、Ｘ（ｕ，ｖ）を第ｕ行、第ｖ列の成分とするＮ×Ｎ
の大きさの行列をＸとし、ｘ（ｉ，ｊ）を第ｉ行、第ｊ
行の成分とするＮ×Ｎの大きさの行列をｘとし、 Ｃu,i ＝（２／Ｎ）1/2 Ｃ（ｕ）ｃｏｓ（（２ｉ＋１）
ｕπ／Ｎ） を第ｕ行、第ｉ列の成分とするＮ×Ｎの大きさの行列を
変換行列Ｃとすると、上述の（１）式および（２）式は
各々（３）式および（４）式のように表わされる。
の大きさの行列をＸとし、ｘ（ｉ，ｊ）を第ｉ行、第ｊ
行の成分とするＮ×Ｎの大きさの行列をｘとし、 Ｃu,i ＝（２／Ｎ）1/2 Ｃ（ｕ）ｃｏｓ（（２ｉ＋１）
ｕπ／Ｎ） を第ｕ行、第ｉ列の成分とするＮ×Ｎの大きさの行列を
変換行列Ｃとすると、上述の（１）式および（２）式は
各々（３）式および（４）式のように表わされる。
【０００６】 Ｘ＝Ｃ・ｘ・Ｃt ……（３） ｘ＝Ｃt ・Ｘ・Ｃ ……（４） ここでＣt は行列Ｃの転置行列を表わす。（３）および
（４）式から分かるように２次元の離散コサイン変換は
１次元の離散コサイン変換を２回行うことによっても達
成することができる。
（４）式から分かるように２次元の離散コサイン変換は
１次元の離散コサイン変換を２回行うことによっても達
成することができる。
【０００７】一般に画像圧縮伸長で用いられる２次元の
離散コサイン変換は垂直８画素×水平８画素のブロック
を１ブロックとして変換を行う場合が多いのでＮ＝８の
場合を例にとって説明する。この場合、変換行列Ｃは８
×８の行列となるから、単純に４０９６回の積和演算を
行う必要があった。このため、大量の積和演算を小規模
回路で高速に行なうことが離散コサイン変換専用のＬＳ
Ｉを実現する上で重要な問題点となっていた。
離散コサイン変換は垂直８画素×水平８画素のブロック
を１ブロックとして変換を行う場合が多いのでＮ＝８の
場合を例にとって説明する。この場合、変換行列Ｃは８
×８の行列となるから、単純に４０９６回の積和演算を
行う必要があった。このため、大量の積和演算を小規模
回路で高速に行なうことが離散コサイン変換専用のＬＳ
Ｉを実現する上で重要な問題点となっていた。
【０００８】この大量の積和演算を効率良く行う技術が
知られている。この技術は２次元離散コサイン変換を、
行方向と列方向の２つの１次元離散コサイン変換に分解
して行うものである。上記技術においては、まず、入力
データは行方向の１次元離散コサイン変換が施され、そ
の演算結果は転置ＲＡＭによって転置されて記憶され
る。そして、この転置されたデータは列方向の１次元離
散コサイン変換によって変換され、２次元離散コサイン
変換の係数が得られる。又、上記の技術においては、１
次元離散コサイン変換には高速アルゴリズムが用いられ
ており、この高速アルゴリズムによる順方向の離散コサ
イン変換は次の（５），（６）式で表わされる。
知られている。この技術は２次元離散コサイン変換を、
行方向と列方向の２つの１次元離散コサイン変換に分解
して行うものである。上記技術においては、まず、入力
データは行方向の１次元離散コサイン変換が施され、そ
の演算結果は転置ＲＡＭによって転置されて記憶され
る。そして、この転置されたデータは列方向の１次元離
散コサイン変換によって変換され、２次元離散コサイン
変換の係数が得られる。又、上記の技術においては、１
次元離散コサイン変換には高速アルゴリズムが用いられ
ており、この高速アルゴリズムによる順方向の離散コサ
イン変換は次の（５），（６）式で表わされる。
【０００９】
【数３】 ここで、Ａ＝ｃｏｓ（π／４）、Ｂ＝ｃｏｓ（π／
８）、Ｃ＝ｓｉｎ（π／８）、Ｄ＝ｃｏｓ（π／１
６）、Ｅ＝ｃｏｓ（３π／１６）、Ｆ＝ｓｉｎ（３π／
１６）、Ｇ＝ｓｉｎ（π／１６）となる変換行列成分で
あって、ｘi （ｉ＝０，１，…，７）は原信号、Ｘ
j （ｊ＝０，１，…，７）は変換係数を表している。
８）、Ｃ＝ｓｉｎ（π／８）、Ｄ＝ｃｏｓ（π／１
６）、Ｅ＝ｃｏｓ（３π／１６）、Ｆ＝ｓｉｎ（３π／
１６）、Ｇ＝ｓｉｎ（π／１６）となる変換行列成分で
あって、ｘi （ｉ＝０，１，…，７）は原信号、Ｘ
j （ｊ＝０，１，…，７）は変換係数を表している。
【００１０】又、逆方向の離散コサイン変換は次の
（７）、（８）式で表される。
（７）、（８）式で表される。
【００１１】
【数４】 上述の（５）、（６）、（７）、（８）式を用いて分散
演算を行う従来の順逆両用の離散コサイン変換装置の構
成を図５に示す。この離散コサイン変換装置は、データ
入力装置１と、加算器３1 ，…３4 と、減算器４1 ，…
４4 と、選択スイッチ５1 ，…５8 と、リードオンリメ
モリ６ａ，６ｄと、パイプラインレジスタ８1 ，…８16
と、加算器９1 ，…９8 と、パイプラインレジスタ１０
1 ，…１０8 と、加算器１１1 ，…１１8 と、レジスタ
１２1 ，…１２8 と、加算器１７1 ，…１７4 と、減算
器１８1 ，…１８4 と、選択スイッチ２１1 ，…２１8
と、出力レジスタ２２1 ，…２２8 とを有している。
演算を行う従来の順逆両用の離散コサイン変換装置の構
成を図５に示す。この離散コサイン変換装置は、データ
入力装置１と、加算器３1 ，…３4 と、減算器４1 ，…
４4 と、選択スイッチ５1 ，…５8 と、リードオンリメ
モリ６ａ，６ｄと、パイプラインレジスタ８1 ，…８16
と、加算器９1 ，…９8 と、パイプラインレジスタ１０
1 ，…１０8 と、加算器１１1 ，…１１8 と、レジスタ
１２1 ，…１２8 と、加算器１７1 ，…１７4 と、減算
器１８1 ，…１８4 と、選択スイッチ２１1 ，…２１8
と、出力レジスタ２２1 ，…２２8 とを有している。
【００１２】データ入力装置１は外部から入力される入
力データ、例えば順方向変換の場合は画像データｘ0 ，
…ｘ7 、逆方向変換の場合は変換係数Ｘ0 ，…Ｘ7 を保
持するものであって、例えば図６に示すようにパラレル
シリアル変換を行う直交メモリ（Corner Turn Memory）
を２バンクにした構成となっている。上記直交メモリは
８個のワードＷＯＲＤ0 ，…ＷＯＲＤ7 を有しており、
ワードＷＯＲＤi （ｉ＝０，…７）には入力データｘi
又はＸi を保持する。したがって、各ワードは入力デー
タのビット数と同数のビット数を有している。例えば、
入力データｘi又はＸi が１６ビットのデータとすれ
ば、直交メモリの各ワードのビット数は１６となる。一
般に直交メモリは書込みはワード方向に行い、読み出し
はビット方向に１列に行うため、パラレルシリアル変換
を行うことができる。図７に示すデータ入力装置におい
ては、まず８個の入力データｘ0 ，…ｘ7 又はＸ0 ，…
ｘ7がＡバンクの直交メモリに書き込まれ、この書き込
まれたデータの読み出し中に次の８個の入力データがＢ
バンクの直交メモリに書き込まれる。したがってデータ
入力を連続的に行うことができる。なお、この際の読み
出しは１サイクルに２ビットずつ入力データが読み出さ
れる。そして、この読み出しは下位ビットから順に行わ
れる。今、入力データの各々が１６ビットとすれば入力
データが完全に読み出されるのに８サイクルが必要とな
る。又、データ入力装置１は図５に示すように８個の出
力端２1 …２8 を有しており、出力端２i （ｉ＝１，…
８）からは各サイクル毎に入力データｘi 又はＸi の２
桁の２ビットデータが出力される。例えば、入力データ
（ｘi 又はＸi ）をｄ15ｄ14…ｄ1 ｄ0 とすればｊ（ｊ
＝１、…８）サイクル時には出力端２i からは２桁の２
ビットデータｄ2j-1ｄ2j-2が出力される。
力データ、例えば順方向変換の場合は画像データｘ0 ，
…ｘ7 、逆方向変換の場合は変換係数Ｘ0 ，…Ｘ7 を保
持するものであって、例えば図６に示すようにパラレル
シリアル変換を行う直交メモリ（Corner Turn Memory）
を２バンクにした構成となっている。上記直交メモリは
８個のワードＷＯＲＤ0 ，…ＷＯＲＤ7 を有しており、
ワードＷＯＲＤi （ｉ＝０，…７）には入力データｘi
又はＸi を保持する。したがって、各ワードは入力デー
タのビット数と同数のビット数を有している。例えば、
入力データｘi又はＸi が１６ビットのデータとすれ
ば、直交メモリの各ワードのビット数は１６となる。一
般に直交メモリは書込みはワード方向に行い、読み出し
はビット方向に１列に行うため、パラレルシリアル変換
を行うことができる。図７に示すデータ入力装置におい
ては、まず８個の入力データｘ0 ，…ｘ7 又はＸ0 ，…
ｘ7がＡバンクの直交メモリに書き込まれ、この書き込
まれたデータの読み出し中に次の８個の入力データがＢ
バンクの直交メモリに書き込まれる。したがってデータ
入力を連続的に行うことができる。なお、この際の読み
出しは１サイクルに２ビットずつ入力データが読み出さ
れる。そして、この読み出しは下位ビットから順に行わ
れる。今、入力データの各々が１６ビットとすれば入力
データが完全に読み出されるのに８サイクルが必要とな
る。又、データ入力装置１は図５に示すように８個の出
力端２1 …２8 を有しており、出力端２i （ｉ＝１，…
８）からは各サイクル毎に入力データｘi 又はＸi の２
桁の２ビットデータが出力される。例えば、入力データ
（ｘi 又はＸi ）をｄ15ｄ14…ｄ1 ｄ0 とすればｊ（ｊ
＝１、…８）サイクル時には出力端２i からは２桁の２
ビットデータｄ2j-1ｄ2j-2が出力される。
【００１３】出力端２1 の出力（ｘ0 又はＸ0 ）は加算
器３1 、減算器４4 、および選択スイッチ５1 に送ら
れ、出力端２2 の出力（ｘ1 又はＸ1 ）は加算器３2 、
減算器４3 、および選択スイッチ５2 に送られる。出力
端２3 の出力（ｘ2 又はＸ2 ）は加算器３3 、減算器４
2 および選択スイッチ５3 に送られ、出力端２4 の出力
（ｘ3 又はＸ3 ）は加算器３4 、減算器４1 、および選
択スイッチ５4 に送られる。又、出力端２5 の出力（ｘ
4 又はＸ4 ）は加算器３4 、減算器４1 、および選択ス
イッチ５5 に送られ、出力端２6 の出力（ｘ5 又は
Ｘ5 ）は加算器３5 、減算器４2 、および選択スイッチ
５6 に送られる。出力端２7 の出力（ｘ6 又はＸ6 ）は
加算器３2 、減算器４3 、および選択スイッチ５7 に送
られ、出力端２8 の出力（ｘ7 又はＸ7 ）は加算器
３1 、減算器４4 、および選択スイッチ５8に送られ
る。
器３1 、減算器４4 、および選択スイッチ５1 に送ら
れ、出力端２2 の出力（ｘ1 又はＸ1 ）は加算器３2 、
減算器４3 、および選択スイッチ５2 に送られる。出力
端２3 の出力（ｘ2 又はＸ2 ）は加算器３3 、減算器４
2 および選択スイッチ５3 に送られ、出力端２4 の出力
（ｘ3 又はＸ3 ）は加算器３4 、減算器４1 、および選
択スイッチ５4 に送られる。又、出力端２5 の出力（ｘ
4 又はＸ4 ）は加算器３4 、減算器４1 、および選択ス
イッチ５5 に送られ、出力端２6 の出力（ｘ5 又は
Ｘ5 ）は加算器３5 、減算器４2 、および選択スイッチ
５6 に送られる。出力端２7 の出力（ｘ6 又はＸ6 ）は
加算器３2 、減算器４3 、および選択スイッチ５7 に送
られ、出力端２8 の出力（ｘ7 又はＸ7 ）は加算器
３1 、減算器４4 、および選択スイッチ５8に送られ
る。
【００１４】加算器３1 は出力端２1 および２8 の出力
の和（ｘ0 ＋ｘ7 、又はＸ0 ＋Ｘ7）を演算してその演
算結果を選択スイッチ５1 に送出し、加算器３2 は出力
端２2 および２7 の出力の和（ｘ1 ＋ｘ6 、又はＸ1 ＋
Ｘ6 ）を演算してその演算結果を選択スイッチ５3 に送
出する。又、加算器３3 は出力端２3 および２6 の出力
の和（ｘ2 ＋ｘ5 、又はＸ2 ＋Ｘ5 ）を演算してその演
算結果を選択スイッチ５5 に送出し、加算器３4 は出力
端２4 および２5 の出力の和（ｘ3 ＋ｘ4 、又はＸ3 ＋
Ｘ4 ）を演算してその演算結果を選択スイッチ５7 に送
出する。一方、減算器４1 は出力端２1 と２8 の出力の
差（ｘ0 −ｘ7 、又はＸ0 −Ｘ7 ）を演算してその演算
結果を選択スイッチ５8 に送出し、減算器４2 は出力端
２2 と２7 の出力の差（ｘ1 −ｘ6 、又はＸ1 −Ｘ6 ）
を演算してその演算結果を選択スイッチ５6 に送出す
る。又、減算器４3 は出力端２3 と２6 の出力の差（ｘ
2 −ｘ5 、又はＸ2 −Ｘ5 ）を演算してその演算結果を
選択スイッチ５4 に送出し、減算器４4 は出力端２4 と
２5 の出力の差（ｘ3 −ｘ4 、又はＸ3 −Ｘ4 ）を演算
してその演算結果を選択スイッチ５2 に送出する。
の和（ｘ0 ＋ｘ7 、又はＸ0 ＋Ｘ7）を演算してその演
算結果を選択スイッチ５1 に送出し、加算器３2 は出力
端２2 および２7 の出力の和（ｘ1 ＋ｘ6 、又はＸ1 ＋
Ｘ6 ）を演算してその演算結果を選択スイッチ５3 に送
出する。又、加算器３3 は出力端２3 および２6 の出力
の和（ｘ2 ＋ｘ5 、又はＸ2 ＋Ｘ5 ）を演算してその演
算結果を選択スイッチ５5 に送出し、加算器３4 は出力
端２4 および２5 の出力の和（ｘ3 ＋ｘ4 、又はＸ3 ＋
Ｘ4 ）を演算してその演算結果を選択スイッチ５7 に送
出する。一方、減算器４1 は出力端２1 と２8 の出力の
差（ｘ0 −ｘ7 、又はＸ0 −Ｘ7 ）を演算してその演算
結果を選択スイッチ５8 に送出し、減算器４2 は出力端
２2 と２7 の出力の差（ｘ1 −ｘ6 、又はＸ1 −Ｘ6 ）
を演算してその演算結果を選択スイッチ５6 に送出す
る。又、減算器４3 は出力端２3 と２6 の出力の差（ｘ
2 −ｘ5 、又はＸ2 −Ｘ5 ）を演算してその演算結果を
選択スイッチ５4 に送出し、減算器４4 は出力端２4 と
２5 の出力の差（ｘ3 −ｘ4 、又はＸ3 −Ｘ4 ）を演算
してその演算結果を選択スイッチ５2 に送出する。
【００１５】選択スイッチ５1 は順方向変換の場合には
加算器３1 の出力（ｘ0 ＋ｘ7 ）を、逆方向変換の場合
には出力端２1 の出力（Ｘ0 ）を選択して出力する。選
択スイッチ５2 は順方向変換の場合には減算器４4 の出
力（ｘ0 −ｘ7 ）を、逆方向変換の場合には出力端２2
の出力（Ｘ1 ）を選択して出力する。選択スイッチ５3
は順方向変換の場合には加算器３2 の出力（ｘ1 ＋
ｘ6 ）を、逆方向変換の場合には出力端２3 の出力（Ｘ
2 ）を選択して出力する。選択スイッチ５4 は順方向変
換の場合には減算器４3 の出力（ｘ1 −ｘ6 ）を、逆方
向変換の場合には出力端２4 の出力（Ｘ3 ）を選択して
出力する。又、選択スイッチ５5 は順方向変換の場合に
は加算器３3 の出力（ｘ2 ＋ｘ5 ）を、逆方向変換の場
合には変換器２5 の出力（Ｘ4 ）を選択して出力する。
選択スイッチ５6 は順方向変換の場合には減算器４2 の
出力（ｘ2 −ｘ5 ）を、逆方向変換の場合には出力端２
6 の出力（Ｘ5 ）を選択して出力する。選択スイッチ５
7 は順方向変換の場合には加算器３4 の出力（ｘ3 ＋ｘ
4 ）を、逆方向変換の場合には出力端２7 の出力
（Ｘ6）を選択して出力する。選択スイッチ５8 は順方
向変換の場合には減算器４1 の出力（ｘ3 −ｘ4 ）を、
逆方向変換の場合には出力端２8 の出力（Ｘ7 ）を選択
して出力する。
加算器３1 の出力（ｘ0 ＋ｘ7 ）を、逆方向変換の場合
には出力端２1 の出力（Ｘ0 ）を選択して出力する。選
択スイッチ５2 は順方向変換の場合には減算器４4 の出
力（ｘ0 −ｘ7 ）を、逆方向変換の場合には出力端２2
の出力（Ｘ1 ）を選択して出力する。選択スイッチ５3
は順方向変換の場合には加算器３2 の出力（ｘ1 ＋
ｘ6 ）を、逆方向変換の場合には出力端２3 の出力（Ｘ
2 ）を選択して出力する。選択スイッチ５4 は順方向変
換の場合には減算器４3 の出力（ｘ1 −ｘ6 ）を、逆方
向変換の場合には出力端２4 の出力（Ｘ3 ）を選択して
出力する。又、選択スイッチ５5 は順方向変換の場合に
は加算器３3 の出力（ｘ2 ＋ｘ5 ）を、逆方向変換の場
合には変換器２5 の出力（Ｘ4 ）を選択して出力する。
選択スイッチ５6 は順方向変換の場合には減算器４2 の
出力（ｘ2 −ｘ5 ）を、逆方向変換の場合には出力端２
6 の出力（Ｘ5 ）を選択して出力する。選択スイッチ５
7 は順方向変換の場合には加算器３4 の出力（ｘ3 ＋ｘ
4 ）を、逆方向変換の場合には出力端２7 の出力
（Ｘ6）を選択して出力する。選択スイッチ５8 は順方
向変換の場合には減算器４1 の出力（ｘ3 −ｘ4 ）を、
逆方向変換の場合には出力端２8 の出力（Ｘ7 ）を選択
して出力する。
【００１６】リードオンリメモリ（以下、ＲＯＭともい
う）６ａ，６ｄは分散演算を行うのに用いられる、積和
演算の結果を格納した読出し専用メモリである。ＲＯＭ
６ａには偶数次係数、ＲＯＭ６ｄには奇数次係数の積和
データが格納されている。そして各ＲＯＭ６ａ，６ｄは
各々第１から第４までの４個のメモリ部を有している。
う）６ａ，６ｄは分散演算を行うのに用いられる、積和
演算の結果を格納した読出し専用メモリである。ＲＯＭ
６ａには偶数次係数、ＲＯＭ６ｄには奇数次係数の積和
データが格納されている。そして各ＲＯＭ６ａ，６ｄは
各々第１から第４までの４個のメモリ部を有している。
【００１７】これらの第１乃至第４のメモリ部は順方向
変換の場合と逆方向変換の場合とで格納するデータが異
なるので、図６に示すような２バンク構成のＲＯＭであ
る。これはコンタクトプログラムのＲＯＭであり、ワー
ド線４２にゲートが接続されているＮＭＯＳトランジス
タをメモリセルとし、上記トランジスタのビット線４３
と反対側のドレインが４本のプログラム線４６，４７，
４８，４９のうちのどのプログラム線によって接続され
ているかによってプログラムされるものである。
変換の場合と逆方向変換の場合とで格納するデータが異
なるので、図６に示すような２バンク構成のＲＯＭであ
る。これはコンタクトプログラムのＲＯＭであり、ワー
ド線４２にゲートが接続されているＮＭＯＳトランジス
タをメモリセルとし、上記トランジスタのビット線４３
と反対側のドレインが４本のプログラム線４６，４７，
４８，４９のうちのどのプログラム線によって接続され
ているかによってプログラムされるものである。
【００１８】選択スイッチ５i （ｉ＝１，…８）の出力
である連続した２桁の２ビットデータのうちの下位ビッ
トデータをｙai-1、上位ビットデータをｙbi-1とする
と、ＲＯＭ６ａの第１乃至第４のメモリ部の各々は選択
スイッチ５1 ，５3 ，５5 ，５7 の出力ｙa0，ｙb0，ｙ
a2，ｙb2，ｙa4，ｙb4，ｙa6，ｙb6に基づいて、下位の
４ビットデータｙa0，ｙa2，ｙa4，ｙa6および上位の４
ビットデータｙb0，ｙb2，ｙb4，ｙb6を各々アドレスと
するメモリセルに格納されている２個の積和データを出
力する。又ＲＯＭ６ｄの第１乃至第４のメモリ部の各々
は選択スイッチ５2 ，５4 ，５6 ，５8 の出力ｙa1，ｙ
b1，ｙa3，ｙb3，ｙa5，ｙb5，ｙa7，ｙb7に基づいて、
下位の４ビットデータｙa1，ｙa3，ｙa5，ｙa7および上
位の４ビットデータｙb1，ｙb3，ｙb5，ｙb7を各々アド
レスとするメモリセルに格納されている２個の積和デー
タを出力する。例えば、ＲＯＭ６ａの第１のメモリ部
の、アドレスがｙ0 ，ｙ2 ，ｙ4 ，ｙ6 であるメモリセ
ルには、順方向変換の場合は（５）式の右辺第１行の積
和に対応するデータ、すなわち、 （Ａｙ0 ＋Ａｙ2 ＋Ａｙ4 ＋Ａｙ6 ）／２ が格納され、逆方向変換の場合は（７）式の右辺第１項
第１行の積和に対応するデータ、すなわち （Ａｙ0 ＋Ｂｙ2 ＋Ａｙ4 ＋Ｃｙ6 ）／２ が格納されている。そして下位および上位ビットに対応
する積和データはパイプラインレジスタ８1 および８2
に各々読出され保持される。
である連続した２桁の２ビットデータのうちの下位ビッ
トデータをｙai-1、上位ビットデータをｙbi-1とする
と、ＲＯＭ６ａの第１乃至第４のメモリ部の各々は選択
スイッチ５1 ，５3 ，５5 ，５7 の出力ｙa0，ｙb0，ｙ
a2，ｙb2，ｙa4，ｙb4，ｙa6，ｙb6に基づいて、下位の
４ビットデータｙa0，ｙa2，ｙa4，ｙa6および上位の４
ビットデータｙb0，ｙb2，ｙb4，ｙb6を各々アドレスと
するメモリセルに格納されている２個の積和データを出
力する。又ＲＯＭ６ｄの第１乃至第４のメモリ部の各々
は選択スイッチ５2 ，５4 ，５6 ，５8 の出力ｙa1，ｙ
b1，ｙa3，ｙb3，ｙa5，ｙb5，ｙa7，ｙb7に基づいて、
下位の４ビットデータｙa1，ｙa3，ｙa5，ｙa7および上
位の４ビットデータｙb1，ｙb3，ｙb5，ｙb7を各々アド
レスとするメモリセルに格納されている２個の積和デー
タを出力する。例えば、ＲＯＭ６ａの第１のメモリ部
の、アドレスがｙ0 ，ｙ2 ，ｙ4 ，ｙ6 であるメモリセ
ルには、順方向変換の場合は（５）式の右辺第１行の積
和に対応するデータ、すなわち、 （Ａｙ0 ＋Ａｙ2 ＋Ａｙ4 ＋Ａｙ6 ）／２ が格納され、逆方向変換の場合は（７）式の右辺第１項
第１行の積和に対応するデータ、すなわち （Ａｙ0 ＋Ｂｙ2 ＋Ａｙ4 ＋Ｃｙ6 ）／２ が格納されている。そして下位および上位ビットに対応
する積和データはパイプラインレジスタ８1 および８2
に各々読出され保持される。
【００１９】又、ＲＯＭ６ａの第２のメモリ部の、アド
レスがｙ0 ，ｙ2 ，ｙ4 ，ｙ6 であるメモリセルには、
順方向変換の場合は（５）式の右辺第２行の積和に対応
するデータ、すなわち （Ｂｙ0 ＋Ｃｙ2 −Ｃｙ4 −Ｂｙ6 ）／２ が格納され、逆方向変換の場合は（７）式の右辺第１項
第２行の積和に対応するデータ、すなわち （Ａｙ0 −Ｃｙ2 −Ａｙ4 ＋Ｂｙ6 ）／２ が格納されている。そして下位および上位ビットに対応
する積和データはレジスタ８3 および８4 に各々読出さ
れ保持される。
レスがｙ0 ，ｙ2 ，ｙ4 ，ｙ6 であるメモリセルには、
順方向変換の場合は（５）式の右辺第２行の積和に対応
するデータ、すなわち （Ｂｙ0 ＋Ｃｙ2 −Ｃｙ4 −Ｂｙ6 ）／２ が格納され、逆方向変換の場合は（７）式の右辺第１項
第２行の積和に対応するデータ、すなわち （Ａｙ0 −Ｃｙ2 −Ａｙ4 ＋Ｂｙ6 ）／２ が格納されている。そして下位および上位ビットに対応
する積和データはレジスタ８3 および８4 に各々読出さ
れ保持される。
【００２０】又ＲＯＭ６ａの第３のメモリ部の、アドレ
スがｙ0 ，ｙ2 ，ｙ4 ，ｙ6 であるメモリセルには、順
方向変換の場合は（５）式の右辺第３行の積和に対応す
る積和データ、すなわち （Ａｙ0 −Ａｙ2 −Ａｙ4 ＋Ａｙ6 ）／２ が格納され、逆方向変換の場合は（７）式の右辺第１項
第３行の積和に対応する積和データ、すなわち、 （Ａｙ0 −Ｂｙ2 ＋Ａｙ4 −Ｃｙ6 ）／２ が格納されている。そして、下位および上位ビットに対
応する積和データはレジスタ８5 および８6 に各々読出
され保持される。
スがｙ0 ，ｙ2 ，ｙ4 ，ｙ6 であるメモリセルには、順
方向変換の場合は（５）式の右辺第３行の積和に対応す
る積和データ、すなわち （Ａｙ0 −Ａｙ2 −Ａｙ4 ＋Ａｙ6 ）／２ が格納され、逆方向変換の場合は（７）式の右辺第１項
第３行の積和に対応する積和データ、すなわち、 （Ａｙ0 −Ｂｙ2 ＋Ａｙ4 −Ｃｙ6 ）／２ が格納されている。そして、下位および上位ビットに対
応する積和データはレジスタ８5 および８6 に各々読出
され保持される。
【００２１】又ＲＯＭ６ａの第４のメモリ部の、アドレ
スがｙ0 ，ｙ2 ，ｙ4 ，ｙ6 であるメモリセルには、順
方向変換の場合は（５）式の右辺第４行の積和に対応す
る積和データ、すなわち （Ｃｙ0 −Ｂｙ2 ＋Ｂｙ4 −Ｃｙ6 ）／２ が格納され、逆方向変換の場合は（７）式の右辺第１項
第４行の積和に対応するデータ、すなわち （Ａｙ0 ＋Ｃｙ2 −Ａｙ4 −Ｂｙ6 ）／２ が格納されている。そして下位および上位ビットに対応
する積和データはレジスタ８7 および８8 に各々読出さ
れ保持される。
スがｙ0 ，ｙ2 ，ｙ4 ，ｙ6 であるメモリセルには、順
方向変換の場合は（５）式の右辺第４行の積和に対応す
る積和データ、すなわち （Ｃｙ0 −Ｂｙ2 ＋Ｂｙ4 −Ｃｙ6 ）／２ が格納され、逆方向変換の場合は（７）式の右辺第１項
第４行の積和に対応するデータ、すなわち （Ａｙ0 ＋Ｃｙ2 −Ａｙ4 −Ｂｙ6 ）／２ が格納されている。そして下位および上位ビットに対応
する積和データはレジスタ８7 および８8 に各々読出さ
れ保持される。
【００２２】又ＲＯＭ６ｄの第１のメモリ部の、アドレ
スがｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、順
方向変換の場合は（６）式の右辺第１行の積和に対応す
る積和データ、すなわち （Ｄｙ1 ＋Ｅｙ3 ＋Ｆｙ5 ＋Ｇｙ7 ）／２ が格納され、逆方向変換の場合は（８）式の右辺第２項
第４行の積和に対応する積和データ、すなわち （Ｄｙ1 ＋Ｅｙ3 ＋Ｆｙ5 ＋Ｇｙ7 ）／２ が格納されている。そして下位および上位ビットに対応
する積和データはレジスタ８9 および８10に各々読出さ
れ保持される。
スがｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、順
方向変換の場合は（６）式の右辺第１行の積和に対応す
る積和データ、すなわち （Ｄｙ1 ＋Ｅｙ3 ＋Ｆｙ5 ＋Ｇｙ7 ）／２ が格納され、逆方向変換の場合は（８）式の右辺第２項
第４行の積和に対応する積和データ、すなわち （Ｄｙ1 ＋Ｅｙ3 ＋Ｆｙ5 ＋Ｇｙ7 ）／２ が格納されている。そして下位および上位ビットに対応
する積和データはレジスタ８9 および８10に各々読出さ
れ保持される。
【００２３】又ＲＯＭ６ｄの第２のメモリ部の、アドレ
スがｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、順
方向変換の場合は（６）式の右辺第２行の積和に対応す
る積和データ、すなわち （Ｅｙ1 −Ｇｙ3 −Ｄｙ5 −Ｆｙ7 ）／２ が格納され、逆方向変換の場合は（８）式の右辺第２項
第３行の積和に対応する積和データ、すなわち （Ｆｙ1 −Ｄｙ3 ＋Ｇｙ5 ＋Ｅｙ7 ）／２ が格納されている。そして下位ビットおよび上位ビット
に対応する積和データはトランジスタ８11および８12に
各々読出され保持される。
スがｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、順
方向変換の場合は（６）式の右辺第２行の積和に対応す
る積和データ、すなわち （Ｅｙ1 −Ｇｙ3 −Ｄｙ5 −Ｆｙ7 ）／２ が格納され、逆方向変換の場合は（８）式の右辺第２項
第３行の積和に対応する積和データ、すなわち （Ｆｙ1 −Ｄｙ3 ＋Ｇｙ5 ＋Ｅｙ7 ）／２ が格納されている。そして下位ビットおよび上位ビット
に対応する積和データはトランジスタ８11および８12に
各々読出され保持される。
【００２４】又ＲＯＭ６ｄの第３のメモリ部の、アドレ
スがｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、順
方向変換の場合は（６）式の右辺第３行の積和に対応す
る積和データ、すなわち （Ｆｙ1 −Ｄｙ3 ＋Ｇｙ5 ＋Ｅｙ7 ）／２ が格納され、逆方向変換の場合は（８）式の右辺第２項
第２行の積和に対応する積和データ、すなわち （−Ｇｙ1 ＋Ｆｙ3 −Ｆｙ5 ＋Ｄｙ7 ）／２ が格納されている。そして下位ビットおよび上位ビット
に対応する積和データはレジスタ８13および８14に各々
読出され保持される。
スがｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、順
方向変換の場合は（６）式の右辺第３行の積和に対応す
る積和データ、すなわち （Ｆｙ1 −Ｄｙ3 ＋Ｇｙ5 ＋Ｅｙ7 ）／２ が格納され、逆方向変換の場合は（８）式の右辺第２項
第２行の積和に対応する積和データ、すなわち （−Ｇｙ1 ＋Ｆｙ3 −Ｆｙ5 ＋Ｄｙ7 ）／２ が格納されている。そして下位ビットおよび上位ビット
に対応する積和データはレジスタ８13および８14に各々
読出され保持される。
【００２５】又ＲＯＭ６ｄの第４のメモリ部の、アドレ
スがｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、順
方向変換の場合は（６）式の右辺第４行の積和に対応す
る積和データ、すなわち （Ｇｙ1 −Ｆｙ3 ＋Ｅｙ5 −Ｄｙ7 ）／２ が格納され、逆方向変換の場合は（８）式の右辺第２項
第１行の積和に対応する積和データ、すなわち （−Ｅｙ1 ＋Ｇｙ3 ＋Ｄｙ5 ＋Ｆｙ7 ）／２ が格納されている。そして下位および上位ビットに対応
する積和データはレジスタ８15および８16に各々読出さ
れ保持される。
スがｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、順
方向変換の場合は（６）式の右辺第４行の積和に対応す
る積和データ、すなわち （Ｇｙ1 −Ｆｙ3 ＋Ｅｙ5 −Ｄｙ7 ）／２ が格納され、逆方向変換の場合は（８）式の右辺第２項
第１行の積和に対応する積和データ、すなわち （−Ｅｙ1 ＋Ｇｙ3 ＋Ｄｙ5 ＋Ｆｙ7 ）／２ が格納されている。そして下位および上位ビットに対応
する積和データはレジスタ８15および８16に各々読出さ
れ保持される。
【００２６】以上述べたことから分かるようにＲＯＭ６
ａおよび６ｄの第１乃至第４のメモリ部の各サイズは、
積和データの語長を１６ビットとすると、１６ワード×
２4ビット＝１６ワード×１６ビットとなる。
ａおよび６ｄの第１乃至第４のメモリ部の各サイズは、
積和データの語長を１６ビットとすると、１６ワード×
２4ビット＝１６ワード×１６ビットとなる。
【００２７】レジスタ８2i-1（ｉ＝１，…８）の出力で
ある下位ビットに対応する積和データａi と、レジスタ
８2iの出力である上位ビットに対応する積和データｂi
とは加算器９i において加算され、その和（ａi ＋２・
ｂi ）はパイプラインレジスタ１０i に送出され、保持
される。そして、この保持されたデータは累積加算する
ための加算器１１i を介してレジスタ１２i に送られ、
累積加算される。この累積加算は、離散コサイン変換器
の入力（ｘi-1 又はＸi-1 ）が１６ビットであって、パ
ラレルシリアル変換器２i から１サイクルに下位ビット
から順に２ビットずつ読出されるので、８サイクルで完
了することになる。そして第ｊ（ｊ＝１，…８）サイク
ルの累積加算を行う場合は、第ｊ−１サイクルの累積加
算の終了値をｚj-1 とし、第ｊサイクルにおけるレジス
タ１０i の出力をＣj とすると、第ｊサイクルにおける
累積加算の終了値ｚj は ｚj ＝２j-1 ・Ｃj ＋ｚj-1 となる。
ある下位ビットに対応する積和データａi と、レジスタ
８2iの出力である上位ビットに対応する積和データｂi
とは加算器９i において加算され、その和（ａi ＋２・
ｂi ）はパイプラインレジスタ１０i に送出され、保持
される。そして、この保持されたデータは累積加算する
ための加算器１１i を介してレジスタ１２i に送られ、
累積加算される。この累積加算は、離散コサイン変換器
の入力（ｘi-1 又はＸi-1 ）が１６ビットであって、パ
ラレルシリアル変換器２i から１サイクルに下位ビット
から順に２ビットずつ読出されるので、８サイクルで完
了することになる。そして第ｊ（ｊ＝１，…８）サイク
ルの累積加算を行う場合は、第ｊ−１サイクルの累積加
算の終了値をｚj-1 とし、第ｊサイクルにおけるレジス
タ１０i の出力をＣj とすると、第ｊサイクルにおける
累積加算の終了値ｚj は ｚj ＝２j-1 ・Ｃj ＋ｚj-1 となる。
【００２８】したがって、累積加算が完了した場合を考
えると、レジスタ１２1 には順方向変換の場合、（５）
式の右辺第１行の積和、すなわち ｛Ａ（ｘ0 ＋ｘ7 ）＋Ａ（ｘ1 ＋ｘ6 ）＋Ａ（ｘ2 ＋ｘ5 ） ＋Ａ（ｘ3 ＋ｘ4 ）｝／２ …（９） が保持され、逆方向変換の場合、（７）式の右辺第１項
第１行の積和、すなわち （ＡＸ0 ＋ＢＸ2 ＋ＡＸ4 ＋ＣＸ6 ）／２ …（10） が保持される。
えると、レジスタ１２1 には順方向変換の場合、（５）
式の右辺第１行の積和、すなわち ｛Ａ（ｘ0 ＋ｘ7 ）＋Ａ（ｘ1 ＋ｘ6 ）＋Ａ（ｘ2 ＋ｘ5 ） ＋Ａ（ｘ3 ＋ｘ4 ）｝／２ …（９） が保持され、逆方向変換の場合、（７）式の右辺第１項
第１行の積和、すなわち （ＡＸ0 ＋ＢＸ2 ＋ＡＸ4 ＋ＣＸ6 ）／２ …（10） が保持される。
【００２９】又レジスタ１２2 には順方向変換の場合、
（５）式の右辺第２行の積和、すなわち ｛Ｂ（ｘ0 ＋ｘ7 ）＋Ｃ（ｘ1 ＋ｘ6 ）−Ｃ（ｘ2 ＋ｘ5 ） −Ｂ（ｘ3 ＋ｘ4 ）｝／２ …（11） が保持され、逆方向変換の場合、（７）式の右辺第１項
第２行の積和、すなわち （ＡＸ0 −ＣＸ2 −ＡＸ4 ＋ＢＸ6 ）／２ …（12） が保持される。
（５）式の右辺第２行の積和、すなわち ｛Ｂ（ｘ0 ＋ｘ7 ）＋Ｃ（ｘ1 ＋ｘ6 ）−Ｃ（ｘ2 ＋ｘ5 ） −Ｂ（ｘ3 ＋ｘ4 ）｝／２ …（11） が保持され、逆方向変換の場合、（７）式の右辺第１項
第２行の積和、すなわち （ＡＸ0 −ＣＸ2 −ＡＸ4 ＋ＢＸ6 ）／２ …（12） が保持される。
【００３０】又レジスタ１２3 には順方向変換の場合、
（５）式の右辺第３行の積和、すなわち ｛Ａ（ｘ0 ＋ｘ7 ）−Ａ（ｘ1 ＋ｘ6 ）−Ａ（ｘ2 ＋ｘ5 ） ＋Ａ（ｘ3 ＋ｘ4 ）｝／２ …（13） が保持され、逆方向変換の場合、（７）式の右辺第１項
第３行の積和、すなわち （ＡＸ0 −ＢＸ2 ＋ＡＸ4 −ＣＸ6 ）／２ …（14） が保持される。
（５）式の右辺第３行の積和、すなわち ｛Ａ（ｘ0 ＋ｘ7 ）−Ａ（ｘ1 ＋ｘ6 ）−Ａ（ｘ2 ＋ｘ5 ） ＋Ａ（ｘ3 ＋ｘ4 ）｝／２ …（13） が保持され、逆方向変換の場合、（７）式の右辺第１項
第３行の積和、すなわち （ＡＸ0 −ＢＸ2 ＋ＡＸ4 −ＣＸ6 ）／２ …（14） が保持される。
【００３１】又レジスタ１２4 には順方向変換の場合、
（５）式の右辺第４行の積和、すなわち ｛Ｃ（ｘ0 ＋ｘ7 ）−Ｂ（ｘ1 ＋ｘ6 ）＋Ｂ（ｘ2 ＋ｘ5 ） −Ｃ（ｘ3 ＋ｘ4 ）｝／２ …（15） が保持され、逆方向変換の場合、（７）式の右辺第１項
第４行の積和、すなわち （ＡＸ0 ＋ＣＸ2 −ＡＸ4 −ＢＸ6 ）／２ …（16） が保持される。
（５）式の右辺第４行の積和、すなわち ｛Ｃ（ｘ0 ＋ｘ7 ）−Ｂ（ｘ1 ＋ｘ6 ）＋Ｂ（ｘ2 ＋ｘ5 ） −Ｃ（ｘ3 ＋ｘ4 ）｝／２ …（15） が保持され、逆方向変換の場合、（７）式の右辺第１項
第４行の積和、すなわち （ＡＸ0 ＋ＣＸ2 −ＡＸ4 −ＢＸ6 ）／２ …（16） が保持される。
【００３２】又レジスタ１２5 には順方向変換の場合、
（６）式の右辺第１行の積和、すなわち ｛Ｄ（ｘ0 −ｘ7 ）＋Ｅ（ｘ1 −ｘ6 ）＋Ｆ（ｘ2 −ｘ5 ） ＋Ｇ（ｘ3 −ｘ4 ）｝／２ …（17） が保持され、逆方向変換の場合、（８）式の右辺第２項
第４行の積和、すなわち （ＤＸ1 ＋ＥＸ3 ＋ＦＸ5 ＋ＧＸ7 ）／２ …（18） が保持される。
（６）式の右辺第１行の積和、すなわち ｛Ｄ（ｘ0 −ｘ7 ）＋Ｅ（ｘ1 −ｘ6 ）＋Ｆ（ｘ2 −ｘ5 ） ＋Ｇ（ｘ3 −ｘ4 ）｝／２ …（17） が保持され、逆方向変換の場合、（８）式の右辺第２項
第４行の積和、すなわち （ＤＸ1 ＋ＥＸ3 ＋ＦＸ5 ＋ＧＸ7 ）／２ …（18） が保持される。
【００３３】又レジスタ１２6 には順方向変換の場合、
（６）式の右辺第２行の積和、すなわち ｛Ｅ（ｘ0 −ｘ7 ）−Ｇ（ｘ1 −ｘ6 ）−Ｄ（ｘ2 −ｘ5 ） −Ｆ（ｘ3 −ｘ4 ）｝／２ …（19） が保持され、逆方向変換の場合、（８）式の右辺第２項
第３行の積和、すなわち （ＦＸ1 −ＤＸ3 ＋ＧＸ5 ＋ＥＸ7 ）／２ …（20） が保持される。
（６）式の右辺第２行の積和、すなわち ｛Ｅ（ｘ0 −ｘ7 ）−Ｇ（ｘ1 −ｘ6 ）−Ｄ（ｘ2 −ｘ5 ） −Ｆ（ｘ3 −ｘ4 ）｝／２ …（19） が保持され、逆方向変換の場合、（８）式の右辺第２項
第３行の積和、すなわち （ＦＸ1 −ＤＸ3 ＋ＧＸ5 ＋ＥＸ7 ）／２ …（20） が保持される。
【００３４】又レジスタ１２7 には順方向変換の場合、
（６）式の右辺第３行の積和、すなわち ｛Ｆ（ｘ0 −ｘ7 ）−Ｄ（ｘ1 −ｘ6 ）＋Ｇ（ｘ2 −ｘ5 ） ＋Ｅ（ｘ3 −ｘ4 ）｝／２ …（21） が保持され、逆方向変換の場合、（８）式の右辺第２項
第２行の積和、すなわち （−ＧＸ1 ＋ＦＸ3 −ＥＸ5 ＋ＤＸ7 ）／２ …（22） が保持される。
（６）式の右辺第３行の積和、すなわち ｛Ｆ（ｘ0 −ｘ7 ）−Ｄ（ｘ1 −ｘ6 ）＋Ｇ（ｘ2 −ｘ5 ） ＋Ｅ（ｘ3 −ｘ4 ）｝／２ …（21） が保持され、逆方向変換の場合、（８）式の右辺第２項
第２行の積和、すなわち （−ＧＸ1 ＋ＦＸ3 −ＥＸ5 ＋ＤＸ7 ）／２ …（22） が保持される。
【００３５】又レジスタ１２8 には順方向変換の場合、
（６）式の右辺第４行の積和、すなわち ｛Ｇ（ｘ0 −ｘ7 ）−Ｆ（ｘ1 −ｘ6 ）＋Ｅ（ｘ2 −ｘ5 ） −Ｄ（ｘ3 −ｘ4 ）｝／２ …（23） が保持され、逆方向変換の場合、（８）式の右辺第２項
第１行の積和、すなわち （−ＥＸ1 ＋ＣＸ3 ＋ＤＸ5 ＋ＦＸ7 ）／２ …（24） が保持される。
（６）式の右辺第４行の積和、すなわち ｛Ｇ（ｘ0 −ｘ7 ）−Ｆ（ｘ1 −ｘ6 ）＋Ｅ（ｘ2 −ｘ5 ） −Ｄ（ｘ3 −ｘ4 ）｝／２ …（23） が保持され、逆方向変換の場合、（８）式の右辺第２項
第１行の積和、すなわち （−ＥＸ1 ＋ＣＸ3 ＋ＤＸ5 ＋ＦＸ7 ）／２ …（24） が保持される。
【００３６】そして、加算器１７1 はレジスタ１２1 と
レジスタ１２5 の出力の和を演算し、加算器１７2 はレ
ジスタ１２2 とレジスタ１２6 の出力の和を演算する。
また加算器１７3 はレジスタ１２3 とレジスタ１２7 の
出力の和を演算し、加算器１７4 はレジスタ１２4 とレ
ジスタ１２8 の出力の和を演算する。
レジスタ１２5 の出力の和を演算し、加算器１７2 はレ
ジスタ１２2 とレジスタ１２6 の出力の和を演算する。
また加算器１７3 はレジスタ１２3 とレジスタ１２7 の
出力の和を演算し、加算器１７4 はレジスタ１２4 とレ
ジスタ１２8 の出力の和を演算する。
【００３７】一方、減算器１８1 はレジスタ１２4 の出
力とレジスタ１２5 の出力との差を演算し、減算器１８
2 はレジスタ１２3 の出力とレジスタ１２6 の出力との
差を演算する。また減算器１８3 はレジスタ１２2 の出
力とレジスタ１２7 の出力との差を演算し、減算器１８
4 はレジスタ１２1 の出力とレジスタ１２8 の出力との
差を演算する。
力とレジスタ１２5 の出力との差を演算し、減算器１８
2 はレジスタ１２3 の出力とレジスタ１２6 の出力との
差を演算する。また減算器１８3 はレジスタ１２2 の出
力とレジスタ１２7 の出力との差を演算し、減算器１８
4 はレジスタ１２1 の出力とレジスタ１２8 の出力との
差を演算する。
【００３８】選択スイッチ２１1 は順方向変換の場合に
レジスタ１２1 の出力Ｘ0 を選択し、逆方向変換の場合
に加算器１７1 の出力ｘ0 を選択して出力レジスタ２２
1 に送出する。また選択スイッチ２１2 は順方向変換の
場合にレジスタ１２2 の出力Ｘ2 を選択し、逆方向変換
の場合に加算器１７2 の出力ｘ2 を選択して出力レジス
タ２２3 に送出する。
レジスタ１２1 の出力Ｘ0 を選択し、逆方向変換の場合
に加算器１７1 の出力ｘ0 を選択して出力レジスタ２２
1 に送出する。また選択スイッチ２１2 は順方向変換の
場合にレジスタ１２2 の出力Ｘ2 を選択し、逆方向変換
の場合に加算器１７2 の出力ｘ2 を選択して出力レジス
タ２２3 に送出する。
【００３９】選択スイッチ２１3 は順方向変換の場合に
レジスタ１２3 の出力Ｘ4 を選択し、逆方向変換の場合
に加算器１７3 の出力ｘ4 を選択して出力レジスタ２２
5 に送出する。また選択スイッチ２１4 は順方向変換の
場合にレジスタ１２4 の出力Ｘ6 を選択し、逆方向変換
の場合に加算器１７4 の出力ｘ6 を選択して出力レジス
タ２２7 に送出する。
レジスタ１２3 の出力Ｘ4 を選択し、逆方向変換の場合
に加算器１７3 の出力ｘ4 を選択して出力レジスタ２２
5 に送出する。また選択スイッチ２１4 は順方向変換の
場合にレジスタ１２4 の出力Ｘ6 を選択し、逆方向変換
の場合に加算器１７4 の出力ｘ6 を選択して出力レジス
タ２２7 に送出する。
【００４０】選択スイッチ２１5 は順方向変換の場合に
レジスタ１２5 の出力Ｘ1 を選択し、逆方向変換の場合
に減算器１８1 の出力ｘ1 を選択して出力レジスタ２２
1 に送出する。また選択スイッチ２１6 は順方向変換の
場合にレジスタ１２6 の出力Ｘ3 を選択し、逆方向変換
の場合に減算器１８2 の出力ｘ3 を選択して出力レジス
タ２２4 に送出する。
レジスタ１２5 の出力Ｘ1 を選択し、逆方向変換の場合
に減算器１８1 の出力ｘ1 を選択して出力レジスタ２２
1 に送出する。また選択スイッチ２１6 は順方向変換の
場合にレジスタ１２6 の出力Ｘ3 を選択し、逆方向変換
の場合に減算器１８2 の出力ｘ3 を選択して出力レジス
タ２２4 に送出する。
【００４１】選択スイッチ２１7 は順方向変換の場合に
レジスタ１２7 の出力Ｘ5 を選択し、逆方向変換の場合
に減算器１８3 の出力ｘ5 を選択して出力レジスタ２２
6 に送出される。また選択スイッチ２１8 は順方向変換
の場合にレジスタ１２8 の出力Ｘ7 を選択し、逆方向変
換の場合に減算器１８4 の出力ｘ7 を選択して出力レジ
スタ２２8 に送出する。
レジスタ１２7 の出力Ｘ5 を選択し、逆方向変換の場合
に減算器１８3 の出力ｘ5 を選択して出力レジスタ２２
6 に送出される。また選択スイッチ２１8 は順方向変換
の場合にレジスタ１２8 の出力Ｘ7 を選択し、逆方向変
換の場合に減算器１８4 の出力ｘ7 を選択して出力レジ
スタ２２8 に送出する。
【００４２】したがって、出力レジスタ２２i （ｉ＝
１，…８）には順方向変換の場合には変換後のデータＸ
i-1 が保持され、逆方向変換の場合には変換後のデータ
ｘi-1が保持されて順次外部に出力されることになる。
１，…８）には順方向変換の場合には変換後のデータＸ
i-1 が保持され、逆方向変換の場合には変換後のデータ
ｘi-1が保持されて順次外部に出力されることになる。
【００４３】
【発明が解決しようとする課題】上述の分散演算方式を
用いた従来の離散コサイン変換装置においては、リード
オンリメモリ６ａ，６ｄを順変換と逆変換とで共用する
ために、順変換と逆変換とで格納データを換えることの
できる２バンク構成のコンタクトプログラム方式を用い
ている。２バンク構成のメモリは制御線が４本必要なた
めに面積が大きくなり、これにより離散コサイン変換装
置のサイズも大きくなるという問題があった。
用いた従来の離散コサイン変換装置においては、リード
オンリメモリ６ａ，６ｄを順変換と逆変換とで共用する
ために、順変換と逆変換とで格納データを換えることの
できる２バンク構成のコンタクトプログラム方式を用い
ている。２バンク構成のメモリは制御線が４本必要なた
めに面積が大きくなり、これにより離散コサイン変換装
置のサイズも大きくなるという問題があった。
【００４４】本発明は上記事情を考慮してなされたもの
であって、サイズを可及的に小さくすることのできる離
散コサイン変換装置を提供することを目的とする。
であって、サイズを可及的に小さくすることのできる離
散コサイン変換装置を提供することを目的とする。
【００４５】
【課題を解決するための手段】本発明による離散コサイ
ン変換装置は、番号付けされた２Ｎ個の入力データのう
ち偶数次のＮ個のデータの同一桁のビット値をアドレス
とし、このアドレスに前記同一桁のビット値と変換行列
成分との積和データが格納されている第１の記憶手段
と、前記２Ｎ個の入力データのうち奇数次のＮ個のデー
タの同一桁のビット値をアドレスとし、このアドレスに
前記同一桁のビット値と変換行列成分との積和データが
格納されている第２の記憶手段と、順方向変換の際には
前記第２の記憶手段からの読出しデータのうち１部のデ
ータをそのまま出力し、逆方向変換の際には前記１部の
データを反転して出力する反転手段と、前記第１の記憶
手段からの読出しデータを累積加算する第１の累積加算
手段と、前記第２の記憶手段からの読出しデータから前
記１部のデータを除いた残りのデータおよび前記反転手
段の出力を各々累積加算する第２の累積加算手段と、を
備え、前記第１の記憶手段には順方向変換と逆方向変換
とでは異なるデータが記憶され前記第２の記憶手段は同
一のデータが記憶されていることを特徴とする。
ン変換装置は、番号付けされた２Ｎ個の入力データのう
ち偶数次のＮ個のデータの同一桁のビット値をアドレス
とし、このアドレスに前記同一桁のビット値と変換行列
成分との積和データが格納されている第１の記憶手段
と、前記２Ｎ個の入力データのうち奇数次のＮ個のデー
タの同一桁のビット値をアドレスとし、このアドレスに
前記同一桁のビット値と変換行列成分との積和データが
格納されている第２の記憶手段と、順方向変換の際には
前記第２の記憶手段からの読出しデータのうち１部のデ
ータをそのまま出力し、逆方向変換の際には前記１部の
データを反転して出力する反転手段と、前記第１の記憶
手段からの読出しデータを累積加算する第１の累積加算
手段と、前記第２の記憶手段からの読出しデータから前
記１部のデータを除いた残りのデータおよび前記反転手
段の出力を各々累積加算する第２の累積加算手段と、を
備え、前記第１の記憶手段には順方向変換と逆方向変換
とでは異なるデータが記憶され前記第２の記憶手段は同
一のデータが記憶されていることを特徴とする。
【００４６】
【作用】このように構成された本発明の離散コサイン変
換装置によれば、第２の記憶手段に格納されているデー
タは順方向変換と逆方向変換との間で共用可能となり、
これにより変換装置のサイズを従来の場合に比べて小さ
くすることができる。
換装置によれば、第２の記憶手段に格納されているデー
タは順方向変換と逆方向変換との間で共用可能となり、
これにより変換装置のサイズを従来の場合に比べて小さ
くすることができる。
【００４７】
【実施例】本発明による離散コサイン変換装置の第１の
実施例の構成を図１に示す。この実施例の離散コサイン
変換装置は図５に示す従来の離散コサイン変換装置にお
いて、ＲＯＭ６ｄの代わりにＲＯＭ６ｂを、加算器１７
1 ，…１７4 の代わりに加算器１３1 ，…１３4 を、減
算器１８2 ，…１８4 の代わりに減算器１４1 ，…１４
4 を、選択スイッチ２１1 ，…２１8 の代わりに選択ス
イッチ１９1 ，…１９8 を用い、更に補数生成器７1 ，
７2 を新たに設けたものである。
実施例の構成を図１に示す。この実施例の離散コサイン
変換装置は図５に示す従来の離散コサイン変換装置にお
いて、ＲＯＭ６ｄの代わりにＲＯＭ６ｂを、加算器１７
1 ，…１７4 の代わりに加算器１３1 ，…１３4 を、減
算器１８2 ，…１８4 の代わりに減算器１４1 ，…１４
4 を、選択スイッチ２１1 ，…２１8 の代わりに選択ス
イッチ１９1 ，…１９8 を用い、更に補数生成器７1 ，
７2 を新たに設けたものである。
【００４８】補数生成器７i （ｉ＝１，２）は順方向変
換の場合にはＲＯＭ６ｂから送出される２個のｎ（この
例ではｎ＝１６）ビットデータをそのまま出力し、逆方
向変換の場合には上記２個のｎビットデータの２の補数
を各々生成して出力する。この補数生成器７i は例えば
図３（ａ）に示す回路によって構成される。図３（ａ）
において、ｎビットデータをｄn-1 ｄn-2 …ｄ1 ｄ0 と
すると、補数生成器７i は、２ｎ−１個のＯＲ回路と、
２ｎ個のＡＮＤ回路と、２ｎ個の排他的論理和回路とか
らなっている。そして、制御信号は順方向変換の場合に
は“Ｌ”であり逆方向変換の場合には“Ｈ”となる。又
キャリー入力は逆方向変換の場合に“Ｌ”となる信号で
ある。このような図３（ａ）に示す構成において、順方
向変換の場合は排他的論理和回路から入力データと同一
のデータが出力され、逆方向変換の場合は２の補数が出
力される。なお、図３（ａ）においては２の補数を生成
したが、図３（ｂ）又は（ｃ）に示すように１の補数を
生成する補数生成器を用いてもよい。この場合は、次段
の加算器３５（図１の実施例では加算器９i ）において
最下位ビット（ＬＳＢ）にキャリー入力をする必要があ
る。
換の場合にはＲＯＭ６ｂから送出される２個のｎ（この
例ではｎ＝１６）ビットデータをそのまま出力し、逆方
向変換の場合には上記２個のｎビットデータの２の補数
を各々生成して出力する。この補数生成器７i は例えば
図３（ａ）に示す回路によって構成される。図３（ａ）
において、ｎビットデータをｄn-1 ｄn-2 …ｄ1 ｄ0 と
すると、補数生成器７i は、２ｎ−１個のＯＲ回路と、
２ｎ個のＡＮＤ回路と、２ｎ個の排他的論理和回路とか
らなっている。そして、制御信号は順方向変換の場合に
は“Ｌ”であり逆方向変換の場合には“Ｈ”となる。又
キャリー入力は逆方向変換の場合に“Ｌ”となる信号で
ある。このような図３（ａ）に示す構成において、順方
向変換の場合は排他的論理和回路から入力データと同一
のデータが出力され、逆方向変換の場合は２の補数が出
力される。なお、図３（ａ）においては２の補数を生成
したが、図３（ｂ）又は（ｃ）に示すように１の補数を
生成する補数生成器を用いてもよい。この場合は、次段
の加算器３５（図１の実施例では加算器９i ）において
最下位ビット（ＬＳＢ）にキャリー入力をする必要があ
る。
【００４９】一方ＲＯＭ６ｂは奇数次係数の積和演算結
果を格納してあり、従来の場合と同様に第１乃至第４の
メモリ部を有している。しかし、このＲＯＭ６ｂの第１
乃至第４のメモリ部は各々従来の場合と異なり図３に示
すような２本のプログラム線４４，４５によってプログ
ラムされる１バンク構成のＲＯＭとなっている。したが
って順方向変換であるか又は逆方向変換であるかを問わ
ず同一の値となる。そしてＲＯＭ６ｂの第１乃至第４の
メモリ部の各々は選択スイッチ５2 ，５4 ，５6 ，５8
の出力ｙa1, ｙb1，ｙa3，ｙb3，ｙa5，ｙb5，ｙa7，ｙ
b7に基づいて、下位の４ビットデータｙa1, ｙa3，
ｙa5，ｙa7および上位の４ビットデータｙb1，ｙb3，ｙ
b5，ｙb7を各々アドレスとするメモリセルに格納されて
いる２個の積和データを出力する。例えばＲＯＭ６ｂの
第１のメモリ部の、アドレスがｙ1 ，ｙ3 ，ｙ5 ，ｙ7
であるメモリセルには、（６）式の右辺第１行の積和に
対応する積和データ、すなわち （Ｄｙ1 ＋Ｅｙ3 ＋Ｆｙ5 ＋Ｇｙ7 ）／２ が格納されている。そして下位ビットおよび上位ビット
に対応する積和データがレジスタ８9 および８10に各々
読出され保持される。
果を格納してあり、従来の場合と同様に第１乃至第４の
メモリ部を有している。しかし、このＲＯＭ６ｂの第１
乃至第４のメモリ部は各々従来の場合と異なり図３に示
すような２本のプログラム線４４，４５によってプログ
ラムされる１バンク構成のＲＯＭとなっている。したが
って順方向変換であるか又は逆方向変換であるかを問わ
ず同一の値となる。そしてＲＯＭ６ｂの第１乃至第４の
メモリ部の各々は選択スイッチ５2 ，５4 ，５6 ，５8
の出力ｙa1, ｙb1，ｙa3，ｙb3，ｙa5，ｙb5，ｙa7，ｙ
b7に基づいて、下位の４ビットデータｙa1, ｙa3，
ｙa5，ｙa7および上位の４ビットデータｙb1，ｙb3，ｙ
b5，ｙb7を各々アドレスとするメモリセルに格納されて
いる２個の積和データを出力する。例えばＲＯＭ６ｂの
第１のメモリ部の、アドレスがｙ1 ，ｙ3 ，ｙ5 ，ｙ7
であるメモリセルには、（６）式の右辺第１行の積和に
対応する積和データ、すなわち （Ｄｙ1 ＋Ｅｙ3 ＋Ｆｙ5 ＋Ｇｙ7 ）／２ が格納されている。そして下位ビットおよび上位ビット
に対応する積和データがレジスタ８9 および８10に各々
読出され保持される。
【００５０】又ＲＯＭ６ｂの第２のメモリ部の、アドレ
スが、ｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、
（６）式の右辺第２項の積和に対応する積和データ、す
なわち （Ｅｙ1 −Ｇｙ3 −Ｄｙ5 −Ｆｙ7 ）／２ が格納されている。そして下位ビットおよび上位ビット
に対応する積和データは補数生成器７1 に送られて順方
向変換の場合はそのままレジスタ８11および８12に各々
出力され、逆方向変換の場合は２の補数が演算されてレ
ジスタ８11および８12に各々出力される。
スが、ｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、
（６）式の右辺第２項の積和に対応する積和データ、す
なわち （Ｅｙ1 −Ｇｙ3 −Ｄｙ5 −Ｆｙ7 ）／２ が格納されている。そして下位ビットおよび上位ビット
に対応する積和データは補数生成器７1 に送られて順方
向変換の場合はそのままレジスタ８11および８12に各々
出力され、逆方向変換の場合は２の補数が演算されてレ
ジスタ８11および８12に各々出力される。
【００５１】又ＲＯＭ６ｂの第３のメモリ部の、アドレ
スがｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、
（６）式の右辺第３行の積和に対応する積和データ、す
なわち （Ｆｙ1 −Ｄｙ3 ＋Ｇｙ5 ＋Ｅｙ7 ）／２ が格納されている。そして下位ビットおよび上位ビット
に対応する積和データがレジスタ８13および８14に各々
読出され保持される。
スがｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、
（６）式の右辺第３行の積和に対応する積和データ、す
なわち （Ｆｙ1 −Ｄｙ3 ＋Ｇｙ5 ＋Ｅｙ7 ）／２ が格納されている。そして下位ビットおよび上位ビット
に対応する積和データがレジスタ８13および８14に各々
読出され保持される。
【００５２】ＲＯＭ６ｂの第４のメモリ部の、アドレス
が、ｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、
（６）式の右辺第４行の積和に対応する積和データ、す
なわち （Ｇｙ1 −Ｆｙ3 ＋Ｅｙ5 −Ｄｙ7 ）／２ が格納されている。そして下位ビットおよび上位ビット
に対応する積和データは補数生成器７2 に送られて順方
向変換の場合はそのままレジスタ８15および８16に各々
出力され、逆方向変換の場合は２の補数が演算されてレ
ジスタ８15および８16に各々出力される。
が、ｙ1 ，ｙ3 ，ｙ5 ，ｙ7 であるメモリセルには、
（６）式の右辺第４行の積和に対応する積和データ、す
なわち （Ｇｙ1 −Ｆｙ3 ＋Ｅｙ5 −Ｄｙ7 ）／２ が格納されている。そして下位ビットおよび上位ビット
に対応する積和データは補数生成器７2 に送られて順方
向変換の場合はそのままレジスタ８15および８16に各々
出力され、逆方向変換の場合は２の補数が演算されてレ
ジスタ８15および８16に各々出力される。
【００５３】レジスタ８2i-1（ｉ＝１，…８）の出力で
ある下位ビットに対応する積和データａi と、レジスタ
８2iの出力である上位ビットに対応する積和データとは
加算器９i において加算され、その和（ａi ＋２・
ｂi ）はパイプラインレジスタ１０i に送出され、保持
される。そして、この保持されたデータは累積加算する
ための加算器１１i を介してレジスタ１２i に送られ、
累積加算される。
ある下位ビットに対応する積和データａi と、レジスタ
８2iの出力である上位ビットに対応する積和データとは
加算器９i において加算され、その和（ａi ＋２・
ｂi ）はパイプラインレジスタ１０i に送出され、保持
される。そして、この保持されたデータは累積加算する
ための加算器１１i を介してレジスタ１２i に送られ、
累積加算される。
【００５４】したがって累積加算が完了すると、従来の
場合と同様にレジスタ１２1 ，１２2 ，１２3 ，１２4
には、順方向変換の場合（９），（11），（13），（1
5）式の積和データが各々保持され、逆方向変換の場合
（10），（12），（14），（16）式の積和データが各々
保持される。又レジスタ１２5 ，１２6 ，１２7 ，１８
8 には順方向変換の場合、従来の場合と同様に（17），
（19），（21），（23）式の積和データが各々保持され
る。しかし、逆方向変換の場合は従来の場合と異なり、
レジスタ１２5 ，１２6 ，１２7 ，１２8 には（18），
（24），（20），（22）式の積和データが各々保持され
る。
場合と同様にレジスタ１２1 ，１２2 ，１２3 ，１２4
には、順方向変換の場合（９），（11），（13），（1
5）式の積和データが各々保持され、逆方向変換の場合
（10），（12），（14），（16）式の積和データが各々
保持される。又レジスタ１２5 ，１２6 ，１２7 ，１８
8 には順方向変換の場合、従来の場合と同様に（17），
（19），（21），（23）式の積和データが各々保持され
る。しかし、逆方向変換の場合は従来の場合と異なり、
レジスタ１２5 ，１２6 ，１２7 ，１２8 には（18），
（24），（20），（22）式の積和データが各々保持され
る。
【００５５】そして、加算器１３1 はレジスタ１２1 と
レジスタ１２5 の出力の和を演算し、加算器１３2 はレ
ジスタ１２2 とレジスタ１２7 の出力の和を演算する。
また加算器１３3 はレジスタ１２3 とレジスタ１２8 の
出力の和を演算し、加算器１３4 はレジスタ１２4 とレ
ジスタ１２6 の出力の和を演算する。
レジスタ１２5 の出力の和を演算し、加算器１３2 はレ
ジスタ１２2 とレジスタ１２7 の出力の和を演算する。
また加算器１３3 はレジスタ１２3 とレジスタ１２8 の
出力の和を演算し、加算器１３4 はレジスタ１２4 とレ
ジスタ１２6 の出力の和を演算する。
【００５６】一方、減算器１４1 はレジスタ１２4 の出
力とレジスタ１２6 の出力の差を演算し、減算器１４2
はレジスタ１２3 の出力とレジスタ１２8 の出力の差を
演算する。また減算器１４3 はレジスタ１２2 の出力と
レジスタ１２7 の出力の差を演算し、減算器１４4 はレ
ジスタ１２1 の出力とレジスタ１２5 の出力の差を演算
する。
力とレジスタ１２6 の出力の差を演算し、減算器１４2
はレジスタ１２3 の出力とレジスタ１２8 の出力の差を
演算する。また減算器１４3 はレジスタ１２2 の出力と
レジスタ１２7 の出力の差を演算し、減算器１４4 はレ
ジスタ１２1 の出力とレジスタ１２5 の出力の差を演算
する。
【００５７】選択スイッチ１９1 は順方向変換の場合に
レジスタ１２1 の出力Ｘ0 を選択し、逆方向変換の場合
に加算器１３1 の出力ｘ0 を選択して出力レジスタ２２
1 に送出する。また選択スイッチ１９2 は順方向変換の
場合にレジスタ１２2 の出力Ｘ2 を選択し、逆方向変換
の場合に加算器１３2 の出力ｘ2 を選択して出力レジス
タ２２3 に送出する。
レジスタ１２1 の出力Ｘ0 を選択し、逆方向変換の場合
に加算器１３1 の出力ｘ0 を選択して出力レジスタ２２
1 に送出する。また選択スイッチ１９2 は順方向変換の
場合にレジスタ１２2 の出力Ｘ2 を選択し、逆方向変換
の場合に加算器１３2 の出力ｘ2 を選択して出力レジス
タ２２3 に送出する。
【００５８】選択スイッチ１９3 は順方向変換の場合に
レジスタ１２3 の出力Ｘ4 を選択し、逆方向変換の場合
に加算器１３3 の出力ｘ4 を選択して出力レジスタ２２
5 に送出する。また選択スイッチ１９4 は順方向変換の
場合にレジスタ１２4 の出力Ｘ6 を選択し、逆方向変換
の場合に加算器１３4 の出力ｘ6 を選択して出力レジス
タ２２7 に送出する。
レジスタ１２3 の出力Ｘ4 を選択し、逆方向変換の場合
に加算器１３3 の出力ｘ4 を選択して出力レジスタ２２
5 に送出する。また選択スイッチ１９4 は順方向変換の
場合にレジスタ１２4 の出力Ｘ6 を選択し、逆方向変換
の場合に加算器１３4 の出力ｘ6 を選択して出力レジス
タ２２7 に送出する。
【００５９】選択スイッチ１９5 は順方向変換の場合に
レジスタ１２5 の出力Ｘ1 を選択し、逆方向変換の場合
に減算器１４1 の出力ｘ1 を選択して出力レジスタ２２
2 に送出する。また選択スイッチ１９6 は順方向変換の
場合にレジスタ１２6 の出力Ｘ3 を選択し、逆方向変換
の場合に減算器１４2 の出力ｘ3 を選択して出力レジス
タ２２4 に送出する。
レジスタ１２5 の出力Ｘ1 を選択し、逆方向変換の場合
に減算器１４1 の出力ｘ1 を選択して出力レジスタ２２
2 に送出する。また選択スイッチ１９6 は順方向変換の
場合にレジスタ１２6 の出力Ｘ3 を選択し、逆方向変換
の場合に減算器１４2 の出力ｘ3 を選択して出力レジス
タ２２4 に送出する。
【００６０】選択スイッチ１９7 は順方向変換の場合に
レジスタ１２7 の出力Ｘ5 を選択し、逆方向変換の場合
に減算器１４3 の出力ｘ5 を選択して出力レジスタ２２
6 に送出する。また選択スイッチ１９8 は順方向変換の
場合にレジスタ１２8 の出力Ｘ7 を選択し、逆方向変換
の場合に減算器１４4 の出力ｘ7 を選択して出力レジス
タ２２8 に送出する。
レジスタ１２7 の出力Ｘ5 を選択し、逆方向変換の場合
に減算器１４3 の出力ｘ5 を選択して出力レジスタ２２
6 に送出する。また選択スイッチ１９8 は順方向変換の
場合にレジスタ１２8 の出力Ｘ7 を選択し、逆方向変換
の場合に減算器１４4 の出力ｘ7 を選択して出力レジス
タ２２8 に送出する。
【００６１】したがって、出力レジスタ２２i （ｉ＝
１，…８）には順方向変換の場合には変換後のデータＸ
i-1 が保持され、逆方向変換の場合には変換後のデータ
ｘi-1が保持されて順次外部に出力される。
１，…８）には順方向変換の場合には変換後のデータＸ
i-1 が保持され、逆方向変換の場合には変換後のデータ
ｘi-1が保持されて順次外部に出力される。
【００６２】以上説明したように本実施例によれば、奇
数次係数に関する積和データがＲＯＭ６ｂにおいて順方
向変換と逆方向変換との場合で共用することが可能とな
る。これによりＲＯＭ６ｂのメモリセルを１バンク構造
とすることができ、ＲＯＭ６ｂのサイズを小さくするこ
とができる。なお、本実施例においては、補数生成器７
1 ，７2 が設けられているが、この補数生成器の占有面
積はそれほど大きくない。したがって変換装置全体とし
ては占有面積（サイズ）を従来の場合に比べて小さくす
ることができる。
数次係数に関する積和データがＲＯＭ６ｂにおいて順方
向変換と逆方向変換との場合で共用することが可能とな
る。これによりＲＯＭ６ｂのメモリセルを１バンク構造
とすることができ、ＲＯＭ６ｂのサイズを小さくするこ
とができる。なお、本実施例においては、補数生成器７
1 ，７2 が設けられているが、この補数生成器の占有面
積はそれほど大きくない。したがって変換装置全体とし
ては占有面積（サイズ）を従来の場合に比べて小さくす
ることができる。
【００６３】次に本発明による離散コサイン変換装置の
第２の実施例の構成を図２に示す。この実施例の離散コ
サイン変換装置は図１に示す第１の実施例において、補
数生成器７1 ，７2 の代わりに補数生成器７3 ，７
4 を、加算器１３1 ，…１３4 の代わりに減算器１
５1 ，…１５4 を、減算器１４1 ，…１４4 の代わりに
加算器１６1 ，…１６4 を、選択スイッチ１９1 ，…１
９8 の代わりに選択スイッチ２０1 ，…２０8 を設けた
ものである。そして、この変換装置は逆方向変換が下記
の（25），（26）式を用いて行うものである。
第２の実施例の構成を図２に示す。この実施例の離散コ
サイン変換装置は図１に示す第１の実施例において、補
数生成器７1 ，７2 の代わりに補数生成器７3 ，７
4 を、加算器１３1 ，…１３4 の代わりに減算器１
５1 ，…１５4 を、減算器１４1 ，…１４4 の代わりに
加算器１６1 ，…１６4 を、選択スイッチ１９1 ，…１
９8 の代わりに選択スイッチ２０1 ，…２０8 を設けた
ものである。そして、この変換装置は逆方向変換が下記
の（25），（26）式を用いて行うものである。
【００６４】
【数５】 （25），（26）式の変換式は各々（７），（８）式にお
いて右辺第２項の式の演算符号を反転するとともに第２
項の係数行列の成分を反転したものである。
いて右辺第２項の式の演算符号を反転するとともに第２
項の係数行列の成分を反転したものである。
【００６５】補数生成器７3 ，７4 は第１の実施例の補
数生成器７1 ，７2 と同一の機能を有している。補数生
成器７3 はＲＯＭ６ｂの第１のメモリ部の出力を、順方
向変換の場合にそのまま出力し、逆方向変換の場合に２
の補数を演算してレジスタ８9 ，８10に送出する。ま
た、補数生成器７4 はＲＯＭの第３のメモリ部の出力を
順方向変換の場合にそのまま出力し、逆方向変換の場合
に２の補数を演算してレジスタ８13，８14に送出する。
なお、第２の実施例においてはＲＯＭ６ｂの第２のメモ
リ部の出力はレジスタ８11，８12に直接に送出され、第
４のメモリ部の出力はレジスタ８15，８16に直接に送出
される。
数生成器７1 ，７2 と同一の機能を有している。補数生
成器７3 はＲＯＭ６ｂの第１のメモリ部の出力を、順方
向変換の場合にそのまま出力し、逆方向変換の場合に２
の補数を演算してレジスタ８9 ，８10に送出する。ま
た、補数生成器７4 はＲＯＭの第３のメモリ部の出力を
順方向変換の場合にそのまま出力し、逆方向変換の場合
に２の補数を演算してレジスタ８13，８14に送出する。
なお、第２の実施例においてはＲＯＭ６ｂの第２のメモ
リ部の出力はレジスタ８11，８12に直接に送出され、第
４のメモリ部の出力はレジスタ８15，８16に直接に送出
される。
【００６６】したがって、累積加算が完了すると、第１
の実施例の場合と同様にレジスタ１２1 ，１２2 ，１２
3 ，１２4 には、順方向変換の場合（９），（11），
（13），（15）式の積和データが各々保持され、逆方向
変換の場合（10），（12），（14），（16）式の積和デ
ータが各々保持される。又レジスタ１２5 ，１２6 ，１
２7 ，１２8 には順方向変換の場合、第１の実施例と同
様に（17），（19），（21），（23）式の積和データが
各々保持される。しかし逆方向変換の場合には、第１の
実施例の場合と異なり、レジスタ１２5 ，１２6 ，１２
7 ，１２8 には（18），（24），（20），（22）式の積
和データの符号を反転させたものが各々保持される。
の実施例の場合と同様にレジスタ１２1 ，１２2 ，１２
3 ，１２4 には、順方向変換の場合（９），（11），
（13），（15）式の積和データが各々保持され、逆方向
変換の場合（10），（12），（14），（16）式の積和デ
ータが各々保持される。又レジスタ１２5 ，１２6 ，１
２7 ，１２8 には順方向変換の場合、第１の実施例と同
様に（17），（19），（21），（23）式の積和データが
各々保持される。しかし逆方向変換の場合には、第１の
実施例の場合と異なり、レジスタ１２5 ，１２6 ，１２
7 ，１２8 には（18），（24），（20），（22）式の積
和データの符号を反転させたものが各々保持される。
【００６７】そして減算器１５1 はレジスタ１２1 の出
力とレジスタ１２5 の出力との差を演算し、減算器１５
2 はレジスタ１２2 の出力とレジスタ１２7 の出力との
差を演算する。また減算器１５3 はレジスタ１２3 の出
力とレジスタ１２8 の出力との差を演算し、減算器１５
4 はレジスタ１２4 の出力とレジスタ１２6 の出力との
差を演算する。
力とレジスタ１２5 の出力との差を演算し、減算器１５
2 はレジスタ１２2 の出力とレジスタ１２7 の出力との
差を演算する。また減算器１５3 はレジスタ１２3 の出
力とレジスタ１２8 の出力との差を演算し、減算器１５
4 はレジスタ１２4 の出力とレジスタ１２6 の出力との
差を演算する。
【００６８】一方、加算器１６1 はレジスタ１２4 の出
力とレジスタ１２6 の出力との和を演算し、加算器１６
2 はレジスタ１２3 の出力とレジスタ１２8 の出力との
和を演算する。また加算器１６3 はレジスタ１２2 の出
力とレジスタ１２7 の出力との和を演算し、加算器１６
4 はレジスタ１２1 の出力とレジスタ１２5 の出力との
和を演算する。
力とレジスタ１２6 の出力との和を演算し、加算器１６
2 はレジスタ１２3 の出力とレジスタ１２8 の出力との
和を演算する。また加算器１６3 はレジスタ１２2 の出
力とレジスタ１２7 の出力との和を演算し、加算器１６
4 はレジスタ１２1 の出力とレジスタ１２5 の出力との
和を演算する。
【００６９】選択スイッチ２０1 は順方向変換の場合に
レジスタ１２1 の出力Ｘ0 を選択し、逆方向変換の場合
に減算器１５1 の出力ｘ0 を選択して出力レジスタ２２
1 に送出する。また選択スイッチ２０2 は順方向変換の
場合にレジスタ１２2 の出力Ｘ2 を選択し、逆方向変換
の場合に減算器１５2 の出力ｘ2 を選択して出力レジス
タ２２3 に送出する。
レジスタ１２1 の出力Ｘ0 を選択し、逆方向変換の場合
に減算器１５1 の出力ｘ0 を選択して出力レジスタ２２
1 に送出する。また選択スイッチ２０2 は順方向変換の
場合にレジスタ１２2 の出力Ｘ2 を選択し、逆方向変換
の場合に減算器１５2 の出力ｘ2 を選択して出力レジス
タ２２3 に送出する。
【００７０】選択スイッチ２０3 は順方向変換の場合に
レジスタ１２3 の出力Ｘ4 を選択し、逆方向変換の場合
に減算器１５3 の出力ｘ4 を選択して出力レジスタ２２
5 に送出する。また選択スイッチ２０4 は順方向変換の
場合にレジスタ１２4 の出力Ｘ6 を選択し、逆方向変換
の場合に減算器１５4 の出力ｘ6 を選択して出力レジス
タ２２7 に送出する。
レジスタ１２3 の出力Ｘ4 を選択し、逆方向変換の場合
に減算器１５3 の出力ｘ4 を選択して出力レジスタ２２
5 に送出する。また選択スイッチ２０4 は順方向変換の
場合にレジスタ１２4 の出力Ｘ6 を選択し、逆方向変換
の場合に減算器１５4 の出力ｘ6 を選択して出力レジス
タ２２7 に送出する。
【００７１】選択スイッチ２０5 は順方向変換の場合に
レジスタ１２5 の出力Ｘ1 を選択し、逆方向変換の場合
に加算器１６1 の出力ｘ1 を選択して出力レジスタ２２
2 に送出する。また選択スイッチ２０6 は順方向変換の
場合にレジスタ１２6 の出力Ｘ3 を選択し、逆方向変換
の場合に加算器１６2 の出力ｘ3 を選択して出力レジス
タ２２4 に送出する。
レジスタ１２5 の出力Ｘ1 を選択し、逆方向変換の場合
に加算器１６1 の出力ｘ1 を選択して出力レジスタ２２
2 に送出する。また選択スイッチ２０6 は順方向変換の
場合にレジスタ１２6 の出力Ｘ3 を選択し、逆方向変換
の場合に加算器１６2 の出力ｘ3 を選択して出力レジス
タ２２4 に送出する。
【００７２】選択スイッチ２０7 は順方向変換の場合に
レジスタ１２7 の出力Ｘ5 を選択し、逆方向変換の場合
に加算器１６3 の出力ｘ5 を選択して出力レジスタ２２
6 に送出する。また選択スイッチ２０8 は順方向変換の
場合にレジスタ１２8 の出力Ｘ7 を選択し、逆方向変換
の場合に加算器１６4 の出力ｘ7 を選択して出力レジス
タ２２8 に送出する。
レジスタ１２7 の出力Ｘ5 を選択し、逆方向変換の場合
に加算器１６3 の出力ｘ5 を選択して出力レジスタ２２
6 に送出する。また選択スイッチ２０8 は順方向変換の
場合にレジスタ１２8 の出力Ｘ7 を選択し、逆方向変換
の場合に加算器１６4 の出力ｘ7 を選択して出力レジス
タ２２8 に送出する。
【００７３】したがって、出力レジスタ２２i （ｉ＝
１，…８）には順方向変換の場合には変換後のデータＸ
i-1 が保持され、逆方向変換の場合には変換後のデータ
ｘi-1が保持されて順次外部に出力される。
１，…８）には順方向変換の場合には変換後のデータＸ
i-1 が保持され、逆方向変換の場合には変換後のデータ
ｘi-1が保持されて順次外部に出力される。
【００７４】この第２の実施例も第１の実施例と同様の
効果を有することは言うまでもない。
効果を有することは言うまでもない。
【００７５】
【発明の効果】以上述べたように本発明によればサイズ
を従来の場合に比べて小さくすることができる。
を従来の場合に比べて小さくすることができる。
【図１】本発明の第１の実施例の構成を示すブロック
図。
図。
【図２】本発明の第２の実施例の構成を示すブロック
図。
図。
【図３】補数生成器の具体例を示す回路図。
【図４】１バンク構造のＲＯＭの構成を示す回路図。
【図５】従来の離散コサイン変換装置の構成を示すブロ
ック図。
ック図。
【図６】２バンク構造のＲＯＭの構成を示す回路図。
【図７】データ入力装置の構成の具体例を示す模式図。
１i データ入力装置 ２i （ｉ＝１，…８） データ入力装置の出力端 ３i （ｉ＝１，…４） 加算器 ４i （ｉ＝１，…４） 減算器 ５i （ｉ＝１，…８） 選択スイッチ ６ａ ＲＯＭ ６ｂ ＲＯＭ ７i （ｉ＝１，２） 補数生成器 ８i （ｉ＝１，…１６） パイプラインレジスタ ９i （ｉ＝１，…８） 加算器 １０i （ｉ＝１，…８） パイプラインレジスタ １１i （ｉ＝１，…８） 加算器 １２i （ｉ＝１，…８） レジスタ １３i （ｉ＝１，…４） 加算器 １４i （ｉ＝１，…４） 減算器 １９i （ｉ＝１，…８） 選択スイッチ ２２i （ｉ＝１，…８） 出力レジスタ
Claims (1)
- 【請求項１】番号付けされた２Ｎ個の入力データのうち
偶数次のＮ個のデータの同一桁のビット値をアドレスと
し、このアドレスに前記同一桁のビット値と変換行列成
分との積和データが格納されている第１の記憶手段と、 前記２Ｎ個の入力データのうち奇数次のＮ個のデータの
同一桁のビット値をアドレスとし、このアドレスに前記
同一桁のビット値と変換行列成分との積和データが格納
されている第２の記憶手段と、 順方向変換の際には前記第２の記憶手段からの読出しデ
ータのうち１部のデータをそのまま出力し、逆方向変換
の際には前記１部のデータを反転して出力する反転手段
と、 前記第１の記憶手段からの読出しデータを累積加算する
第１の累積加算手段と、 前記第２の記憶手段からの読出しデータから前記１部の
データを除いた残りのデータおよび前記反転手段の出力
を各々累積加算する第２の累積加算手段と、 を備え、 前記第１の記憶手段には順方向変換と逆方向変換とでは
異なるデータが記憶され前記第２の記憶手段は同一のデ
ータが記憶されていることを特徴とする離散コサイン変
換装置。
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- 1994-10-26 US US08/329,382 patent/US5598361A/en not_active Expired - Fee Related
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