JPH07200539A - 二次元ｄｃｔ演算装置 - Google Patents

Abstract

(57)【要約】 【目的】 従来より規模の小さい回路構成で二次元DCT/
IDCTを計算する。 【構成】 一段目の一次元DCT器と中間バッファと二段
目の一次元DCT器により構成され、この三つの部分がパ
イプライン動作する。8×8画素ブロック行列を第0,7,1,
6,2,5,3,4行及び第0,7,1,6,2,5,3,4列の順に外部から読
み込む。DCT係数を書き込む際にも簡単なアドレス変換
により順番を入れ替える。また従来分布アリスメティッ
ク法によっていた一次元DCTをROMを利用した定数乗算器
と累算器により構成する。これにより中間バッファが四
分の一に削減され、演算器の構成が簡単になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号処理装置において
二次元離散余弦変換（DCT(Discrete CosineTransform)
と略す）と離散余弦逆変換（IDCT(Inverse Discrete Co
sine Transform)と略す）との何れかを演算する演算装
置に関する。

【０００２】

【従来の技術】画像や音声の圧縮／伸長など多くの信号
処理分野において高速なDCT演算が求められている。DCT
は処理演算量が膨大であるため、これを実時間で処理す
るために大きな回路規模が必要である。従来の二次元DC
T演算装置は、例えば公告特許平5-26229号公報、米国特
許第 4791598号（1988年12月13日）及びM.T.Sun,L.Wu,a
nd M.L. Liou,"A Concurrent Architecture for VLSI I
mplementation of Discrete Cosine Transform," IEEET
rans. on Circuits and Systems,Vol. CAS-34,No.8,pp.
992-994,Aug. 1987、及びM.T. Sun,T.C. Chen,A. Gottl
ieb,L. Wu,and M.L. Liou,"A 16x16 Discrete Cosine T
ransform Chip," Visual Commun. and Image Process.
II,SPIE,Vol. 845,pp. 13-18,Oct. 1987、及びM.T. Su
n,T.C. Chen,and A. M. Gottlieb,"VLSI Implementatio
n of a 16×16 Discrete Cosine Transform," IEEE Tra
ns. Circuits and Systems,Vol. CAS-36,pp. 610-617,A
pr. 1989、及びT.C. Chen,M.T. Sun,and A. M. Gottlie
b,"VLSI Implementation of a 16x16 DCT," ICASSP 88,
Intl. Conf. Acoust.,Speech, and Signal Process.,p
p. 1973-1976,Apr. 1988に示されている。

【０００３】（図１０），（図１１），（図１２）は従
来例の構成図を示す。従来例はN×Nの二次元DCTについ
て述べているが、ここでは簡単のために8×8の場合に限
定する。また画素データ，内部数値表現及びDCT係数は1
6ビットから8ビット程度の固定小数点数であるとする。
（図１０）において、２０３は第一の列N×1 DCTプロセ
サである。２０５はN×N変換メモリである。２０７は第
二の行N×1 DCTプロセサである。２０９はタイミング及
び制御信号発生器である。２１１，２１２はタイミング
及び制御信号である。２１６は読み取り／書き込みアド
レス及び制御回路である。２１４は読み取り／書き込み
アドレス及び制御信号である。（図１１）において、３
１３は入力レジスタである。３１５はホールディングレ
ジスタである。３８１と３８３はそれぞれN/2個の直列
加算器と直列減算器である。３１７はRAC(ROM and accu
mulator)である。３１９は出力レジスタである。３８
５，３８７はN/2ビットバスである。４４５，４４７は1
6ワードROMである。４４９は加算器である。４５１は加
算／減算器である。４５３はシフトレジスタである。

【０００４】従来例では、8×8のDCTに対して4ビットの
RACを用いるとしているが、16ビット画素データを処理
するためには直列加算器３８１，直列減算器３８３，RA
C３１７などがシフトレジスタなど他の部分の倍の周波
数で動作せねばならない（詳細については上記論文に記
載されている。）。全体に同一の周波数が供給される場
合、（図１２）に示す8ビットのRACが必要である。

【０００５】

【発明が解決しようとする課題】しかしながら上記従来
技術の二次元DCT演算装置は、二つの一次元DCT演算装置
とN×N語の行-列転置用の変換メモリを必要とするた
め、これらハードウェアが費やす素子数，回路面積，消
費電力は大きいという問題点があった。また上記従来技
術の二次元DCT演算装置は、分布アリスメティック(dist
ributed arithmetic)法を用いてビット直列にDCT演算を
行うため、多数の内部バッファとシフトレジスタが必要
であるという問題点があった。

【０００６】本発明は、上記問題点に鑑み、従来の二次
元DCT演算装置と同等の性能を保ちながらより少ないハ
ードウェアで構成される新規の二次元DCT演算装置を提
供することを目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に本発明の二次元DCT演算装置は、二段の一次元DCT演算
手段を備え、N×N個の成分を有するデータ行列に対して
二次元離散余弦変換を演算し、変換結果の行列の各成分
を外部メモリに書き込む二次元DCT演算装置であって、
二次元DCTの対象となるデータ行列を、（数１）に示す
読み出し番号順に対応する成分を一成分ずつ読み出す読
み出し手段と、前記読み出し手段によって読み出された
二成分ずつに対して第一段目の一次元DCTを行い、変換
結果を一列分ずつ生成する第一の一次元DCT演算手段
と、前記第一の一次元DCT演算手段が生成した二列分の
それぞれの成分を、行順に二成分ずつ読み出してゆく第
二の読み出し手段と、前記第二の読み出し手段によって
読み出された二成分に第二段目の一次元DCTを行い、変
換結果の行列を生成する第二の一次元DCT演算手段と、
前記第二の一次元DCT演算手段が生成した変換結果の行
列を一成分ずつ外部メモリに書き込む書き込み手段とを
備えている。

【０００８】また、前記第一の一次元DCT手段は、第一
の加減算手段と、第一の定数乗算手段と、第一の累算手
段とを有し、第一の加減算手段は、読み出し手段によっ
て読み出された二成分同士の加算及び減算を行い、第一
の定数乗算手段は、第一段目の一次元DCTにおける一行
×一列の積和計算において、第一の加減算手段による加
算結果及び減算結果を乗数とする部分積を全て求め、第
一の累算手段は、加減算結果一列分の第一の定数乗算手
段の部分積の累算値を求めて、求めた累算値を第二の読
み出し手段に出力し、前記第二の一次元DCT手段は、第
二の加減算手段と、第二の定数乗算手段と、第二の累算
手段とを有し、第二の加減算手段は、第二の読み出し手
段によって読み出された二成分同士の加算及び減算を行
い、第二の定数乗算手段は、第二段目の一次元DCTにお
ける一行×一列の積和計算において、第二の加減算手段
による加算結果及び減算結果を乗数とする部分積を全て
求めて、第二の累算手段は、加減算結果一行分の第一の
定数乗算手段の部分積の累算値を求めて、求めた累算値
を書き込み手段に出力してもよい。

【０００９】また、前記第一の加減算手段は、二段のシ
フトレジスタと、第一の入力バッファと、第二の入力バ
ッファと、第一の加減算器とを有し、二段のシフトレジ
スタは、一成分ずつシフトして、読み出し手段によって
読み出された入力信号系列の二成分を保持し、第一の入
力バッファは、二段のシフトレジスタが二回シフトする
度に前段の保持する一成分を受け取り、第二の入力バッ
ファは、二段のシフトレジスタが二回シフトする度に後
段の保持する一成分を受け取り、第一の加減算器は、第
一の入力バッファ及び第二の入力バッファ内の二成分同
士の加算及び減算を交互に行い、第一の定数乗算手段
は、前記第一の加減算器に接続されるN/2個の第一の定
数乗算器を有し、各々の第一の定数乗算器は、第一段目
の一次元DCTにおける一行×一列の積和計算において、
第一の加減算器による加算結果及び減算結果を乗数と
し、所定の行列の一成分を被乗数とする部分積を求め
て、前記第一の累算手段は、前記N/2個の定数乗算器の
それぞれに対応して接続されるN/2個の第一の加算器
と、当該N/2個の第一の加算器のそれぞれに対応して接
続されるN/2個の二段のシフトレジスタとを有し、各々
の第一の加算器は、第一の定数乗算器が出力した積と、
二段のシフトレジスタの後段から出力される成分とを加
算し、各々の二段のシフトレジスタは、第一の加算器が
出力した成分をシフトしながら二成分保持し、保持した
二成分を一成分ずつシフトすることで後段の出力を第一
の加算器にフィードバックして、N×2回シフトした後
に、当該一列中の二成分を一度に第二の読み出し手段に
出力してもよい。

【００１０】また、前記第二の読み出し手段は、一列バ
ッファと、第一のN段の並列／直列変換用のシフトレジ
スタと、第二のN段の並列／直列変換用のシフトレジス
タとを有し、一列バッファは、第一の一次元DCT演算手
段によって順次生成される一列分の成分を、一列おきに
受け取って保持し、保持している成分の次の列の成分が
第一の一次元DCT演算手段から出力されると、それまで
保持していた一列分の成分を第一のN段の並列／直列変
換用のシフトレジスタに一度に出力し、第一のN段の並
列／直列変換用のシフトレジスタは、前記一列バッファ
が出力した一列分の成分を保持し、保持した一列分の成
分のシフトを一成分ずつ行い、当該一列分の成分を一成
分ずつ第二の一次元DCT演算手段に出力してゆき、第二
のN段の並列／直列変換用のシフトレジスタは、第一の
一次元DCT演算手段が出力した一列分の成分で、一列バ
ッファが受け取らなかったものを保持し、保持した一列
分の成分のシフトを一成分ずつ行い、当該一列分の成分
を一成分ずつ第二の一次元DCT演算手段に出力してもよ
い。

【００１１】また、前記第二の加減算手段は、第二の読
み出し手段が出力した二成分同士の加算及び減算を交互
に行い、前記第二の定数乗算手段は、前記第二の加減算
手段と接続されるN/2個の第二の定数乗算器を有し、各
々の第二の定数乗算器は、第二段目の一次元DCTにおけ
る一行×一列の積和計算において、第二の加減算手段に
よる加算結果及び減算結果を乗数とし、所定の行列の一
行中の一成分を被乗数とする部分積を求めて、前記第二
の累算手段は、前記N/2個の第二の定数乗算器のそれぞ
れに対応して接続されるN/2個の第二の加算器と、当該N
/2個の第二の加算器に対応して接続されるN/2個のN×2
段のシフトレジスタとを有し、各々の第二の加算器は、
第二の定数乗算器が出力した積と、N×2段のシフトレジ
スタの最終段から出力される成分とを加算し、各々のN
×2段のシフトレジスタは、第二の加算器が出力した成
分をシフトしながら二列分保持し、保持した成分を一成
分ずつシフトすることで最終段の出力を第二の加算器に
フィードバックして、N×N回シフトした後に、当該二列
分の成分を一成分ずつ書き込み手段に出力してもよい。

【００１２】また、前記累算手段は、更にN/2個のN×2
段のシフトレジスタのうち、所定の一個を除くN/2-1個
の最終段に接続されるN/2-1個の出力バッファと、出力
選択器とを有し、N/2-1個の出力バッファは、N×2段の
シフトレジスタからなり、接続されるシフトレジスタか
ら一成分ずつ出力される二列分の成分をシフトを行いな
がら保持し、保持している成分を一成分ずつ順次出力選
択器に出力してゆき、出力選択器は、それぞれのN×2段
のシフトレジスタ及びN/2-1個の出力バッファの出力を
選択して出力してもよい。

【００１３】また、前記定数乗算器は、所定の行列の成
分の倍数を予め格納しているROMを有していてもよい。
また、前記定数乗算器は、所定の行列として第一段目及
び第二段目の一次元DCTに用いられる定数行列の成分及
び／又は第一段目及び第二段目の離散余弦逆変換に用い
られる定数行列の成分を予め格納していることを特徴と
してもよい。

【００１４】前記読み出し手段は、読み出し列生成手段
と、読み出し行生成手段と、読み出しアドレス生成手段
とを備え、読み出し列生成手段は、読み出すべき成分
の、N×Nの成分を持つデータ行列における列番号を指定
し、読み出し行生成手段は、読み出し列生成手段が指定
した列における読み出しを行う成分の行番号を指定し、
読み出しアドレス生成手段は、読み出し列生成手段が生
成した列番号と、読み出し行生成手段が生成した行番号
とから、読み出すべき成分の外部メモリ中のアドレスを
生成してもよい。

【００１５】前記書き込み手段は、書き込み列生成手段
と、書き込み行生手段と、書き込みアドレス生成手段と
を有し、書き込み列生成手段は、演算結果の行列の成分
のうち、書き込みを行うものの列番号を生成し、書き込
み行生成手段は、書き込み列生成手段が生成した列番号
の列における、書き込みを行う成分の行番号を生成し、
書き込みアドレス生成手段は、書き込み行生成手段が生
成した行番号と、書き込み列生成手段が生成した列番号
とから、演算行列の各成分を書き込むための外部メモリ
中のアドレスを生成してもよい。

【００１６】

【作用】上記の手段により本発明の二次元DCT演算装置
において、読み出し手段によって二次元DCTの対象とな
るデータ行列が（数１）に示す読み出し番号順に一成分
ずつ読み出される。読み出し手段によって読み出された
二成分ずつに対して第一の一次元DCT演算手段が作動
し、第一段目の一次元DCTが行われ、変換結果が一列分
ずつ生成される。前記第一の一次元DCT演算手段が生成
した二列分のそれぞれの成分が第二の読み出し手段によ
って行順に二成分ずつ読み出されてゆく。前記第二の読
み出し手段によって読み出された二成分に、第二の一次
元DCT演算手段によって第二段目の一次元DCTが行われ、
変換結果の行列が生成される。前記第二の一次元DCT演
算手段が生成した変換結果の行列が、書き込み手段によ
って一成分ずつ外部メモリに書き込まれる。

【００１７】また、上記手段により本発明の第一の一次
元DCT手段は、第一の加減算手段と、第一の定数乗算手
段と、第一の累算手段とを有し、読み出し手段によって
読み出された二成分同士の加算及び減算が、第一の加減
算手段によって行われ、第一段目の一次元DCTにおける
一行×一列の積和計算における第一の加減算手段による
加算結果及び減算結果を乗数とする部分積が第一の定数
乗算手段によって全て求められる。加減算結果一列分の
第一の定数乗算手段の部分積の累算値が第一の累算手段
によって求められ、求められた累算値が第二の読み出し
手段に出力される。

【００１８】また、上記手段により本発明の第二の一次
元DCT手段は、第二の加減算手段と、第二の定数乗算手
段と、第二の累算手段とを有し、第二の読み出し手段に
よって読み出された二成分同士の加算及び減算が、第二
の加減算手段によって行われ、第二段目の一次元DCTに
おける一行×一列の積和計算における第二の加減算手段
による加算結果及び減算結果を乗数とする部分積が第二
の定数乗算手段によって全て求められ、加減算結果一行
分の第一の定数乗算手段の部分積の累算値が第二の累算
手段によって求められ、求められた累算値が書き込み手
段に出力される。

【００１９】また、前記第一の加減算手段は、二段のシ
フトレジスタと、第一の入力バッファと、第二の入力バ
ッファと、第一の加減算器とを有し、二段のシフトレジ
スタが一成分ずつシフトすることにより、読み出し手段
によって読み出された入力信号系列の二成分が保持され
る。二段のシフトレジスタが二回シフトする度に前段の
保持する一成分が、第一の入力バッファによって受け取
られる。二段のシフトレジスタが二回シフトする度に後
段の保持する一成分が、第二の入力バッファによって受
け取られ、第一の入力バッファ及び第二の入力バッファ
内の二成分同士の加算及び減算が、第一の加減算器によ
って交互に行われる。

【００２０】また、上記手段により本発明の第一の定数
乗算手段は、前記第一の加減算器に接続されるN/2個の
第一の定数乗算器を有し、第一の加減算器による加算結
果及び減算結果を乗数とし、所定の行列の一成分を被乗
数とする第一段目の一次元DCTにおける一行×一列の積
和計算における部分積が各々の第一の定数乗算器によっ
て求められる。

【００２１】また、上記手段により本発明の第一の累算
手段は、前記N/2個の定数乗算器のそれぞれに対応して
接続されるN/2個の第一の加算器と、当該N/2個の第一の
加算器のそれぞれに対応して接続されるN/2個の二段の
シフトレジスタとを有し、第一の定数乗算器が出力した
積と、二段のシフトレジスタの後段から出力される成分
との加算が、各々の第一の加算器によって行われる。第
一の加算器が出力した成分が各々の二段のシフトレジス
タによってシフトしながら二成分保持され、保持された
二成分が一成分ずつシフトされることで後段の出力が第
一の加算器にフィードバックされ、N×2回シフトした後
に、当該一列中の二成分が一度に第二の読み出し手段に
出力される。

【００２２】また、上記手段により本発明の第二の読み
出し手段は、一列バッファと、第一のN段の並列／直列
変換用のシフトレジスタと、第二のN段の並列／直列変
換用のシフトレジスタとを有し、一列バッファは、第一
の一次元DCT演算手段によって順次生成される一列分の
成分を、一列おきに受け取って保持し、保持している成
分の次の列の成分が第一の一次元DCT演算手段から出力
されると、それまで保持していた一列分の成分が第一の
N段の並列／直列変換用のシフトレジスタに一度に出力
され、第一のN段の並列／直列変換用のシフトレジスタ
は、前記一列バッファが出力した一列分の成分を保持
し、保持した一列分の成分のシフトを一成分ずつ行い、
当該一列分の成分が一成分ずつ第二の一次元DCT演算手
段に出力してゆき、第二のN段の並列／直列変換用のシ
フトレジスタは、第一の一次元DCT演算手段が出力した
一列分の成分で、一列バッファが受け取らなかったもの
を保持し、保持した一列分の成分のシフトを一成分ずつ
行い、当該一列分の成分が一成分ずつ第二の一次元DCT
演算手段に出力され、前記第二の加減算手段によって、
第二の読み出し手段が出力した二成分同士の加算及び減
算が交互に行われる。

【００２３】また、上記手段により本発明の第二の定数
乗算手段は、前記第二の加減算手段と接続されるN/2個
の第二の定数乗算器を有し、各々の第二の定数乗算器に
よって第二の加減算手段による加算結果及び減算結果を
乗数とし、所定の行列の一行中の一成分を被乗数とする
第二段目の一次元DCTにおける一行×一列の積和計算に
おける部分積が求められる。

【００２４】また、上記手段により本発明の第二の累算
手段は、前記N/2個の第二の定数乗算器のそれぞれに対
応して接続されるN/2個の第二の加算器と、当該N/2個の
第二の加算器に対応して接続されるN/2個のN×2段のシ
フトレジスタとを有し、第二の定数乗算器が出力した積
と、N×2段のシフトレジスタの最終段から出力される成
分とが各々の第二の加算器によって加算され、第二の加
算器が出力した成分が各々のN×2段のシフトレジスタに
よって二列分保持され、保持された成分は、一成分ずつ
シフトすることで最終段の出力を第二の加算器にフィー
ドバックされる。N×N回シフトした後に、当該二列分の
成分が一成分ずつ書き込み手段に出力される。

【００２５】また、上記手段により本発明の累算手段
は、更にN/2個のN×2段のシフトレジスタのうち、所定
の一個を除くN/2-1個の最終段に接続されるN/2-1個の出
力バッファと、出力選択器とを有し、接続されるシフト
レジスタから一成分ずつ出力される二列分の成分が、N/
2-1個の出力バッファによってシフトを行いながら保持
され、保持される成分が一成分ずつ順次出力選択器に出
力される。

【００２６】

【実施例】以下にDCTについての詳細な説明を行う。IDC
Tに対しては、同様に処理が可能であり、同等の演算装
置により計算できるので、IDCTの記述を省略する。以下
の説明中で、入力される信号系列をf_ijまたはf(i,j)
で、f_ijの一次元DCTをh_mnまたはh(m,n)で、f_ijの二次元
DCTをg_uvまたはg(u,v)で表す。本発明はN×Nの二次元DC
Tに関するが、8×8の場合について以下に説明を行う。
また画素データ，内部数値表現及びDCT係数は16ビット
以下の固定小数点数であるとする。

【００２７】DCTに対して幾つかの定義式が与えられる
が、ここでは典型的にMPEGやJPEGなどの画像符号化国際
標準で規定された定義式を参照する。即ち、8×8の二次
元DCTは次式で定義される。

【００２８】

【数２】

【００２９】

【数３】

【００３０】

【数４】

【００３１】

【数５】

【００３２】

【数６】

【００３３】

【数７】

【００３４】

【数８】

【００３５】

【数９】

【００３６】

【数１０】

【００３７】

【数１１】

【００３８】

【数１２】

【００３９】

【数１３】 （図１）は、上記の演算を行えるように構成された本発
明の実施例における二次元DCT演算装置の構成を示す図
である。二次元DCT演算装置は、第一のDCT演算部１００
と、中間バッファ１１０と、第二のDCT演算部１２０
と、アドレス生成部１３０とで構成される。

【００４０】アドレス生成部１３０は、線形読み出しア
ドレス生成部１３１と、線形書き込みアドレス生成部１
３５とで構成される。線形読み出しアドレス生成部１３
１は、列読み出しアドレスと行読み出しアドレスに基づ
き、外部線形メモリ中のN×Nの行列成分データ（本実施
例ではN=8）の線形アドレスを計算して、計算した線形
アドレスの成分を一成分ずつ第一のDCT演算部１００に
読み出す。

【００４１】（図２）は、線形読み出しアドレス生成部
１３１の構成を示す図である。線形読み出しアドレス生
成部１３１は、log₂N×2ビットカウンタ１３２と、行読
み出しアドレス生成部１３３と、列読み出しアドレス生
成部１３４とで構成される。log₂N×2ビットカウンタ１
３２は、クロックパルスを入力する入力端子と、log₂N
×2個の出力端子とが備えられ、クロックパルスが入力
される度にN×N回カウントを行う。本実施例においてN=
8であるから、log₂N×2ビットカウンタ１３２は、r0〜r
5の出力端子を備えており、0〜63の数値をr0〜r5の出力
端子に発生する。

【００４２】行読み出しアドレス生成部１３３は、log₂
N×2ビットカウンタ１３２が発生した数値の下位３ビッ
トを入力し、log₂N×2ビットカウンタ１３２にクロック
パルスが入力される度に行読み出しアドレスを発生す
る。log₂N×2ビットカウンタ１３２が発生した数値の下
位３ビットが0,1,2,3,4,5,6,7の順に増加すれば、行読
み出しアドレス生成部１３３は、一つの列の第0,7,1,6,
2,5,3,4行を読み出すための読み出しアドレスを発生さ
せる。

【００４３】列読み出しアドレス生成部１３４は、log₂
N×2ビットカウンタ１３２が発生した数値の上位３ビッ
トを入力し、この上位３ビットがカウントアップする度
に列読み出しアドレスを発生する。log₂N×2ビットカウ
ンタ１３２の出力端子の上位3ビットが0,1,2,3,4,5,6,7
をカウントすれば、列読み出しアドレス生成部１３４
は、第0,7,1,6,2,5,3,4列を読み出すための読み出しア
ドレスを発生させる。

【００４４】行読み出しアドレス生成部１３３，列読み
出しアドレス生成部１３４がこのようにして読み出しア
ドレスを発生させると、読む順序は列単位に、第0,7,1,
6,2,5,3,4列の順に、列の中では第0,7,1,6,2,5,3,4行の
順となる即ち、下の表に示す通りとなる。 1 17 33 49 57 41 25 9 3 19 35 51 59 43 27 11 5 21 37 53 61 45 29 13 7 23 39 55 63 47 31 15 8 24 40 56 64 48 32 16 6 22 38 54 62 46 30 14 4 20 36 52 60 44 28 12 2 18 34 50 58 42 26 10 第一のDCT演算部１００は、（数１２）に示す第一段目
の一次元DCT演算を64サイクルで行う。第一のDCT演算部
１００が行列Ｈの各成分の計算を行う順序を（図３）に
示す。図中のh₀₀の下に記されている"1+3+5+7"とは、h
₀₀は、1サイクル目に乗算を行い、3,5,7サイクル目に乗
算及び累算を行うことで計算されることを意味する。h
₆₇の下に記されている"57+59+61+63"とは、h₆₇は、57サ
イクル目に乗算を行い、59,61,63サイクル目に乗算及び
累算を行うことで計算されることを意味する。このよう
な順序で計算が行えるように第一のDCT演算部１００は
構成される。

【００４５】第一のDCT演算部１００は、入力シフトレ
ジスタ１０１，入力バッファ１０２，第一の加減算器１
０３，第一の定数乗算器１０４，第一の累算器１０５，
及び累算シフトレジスタ１０６で構成される。入力シフ
トレジスタ１０１は二成分のデータをシフトしながら格
納する二段のシフトレジスタで構成される。具体的に
は、入力シフトレジスタ１０１は、線形読み出しアドレ
ス生成部１３１によって外部線形メモリから読み出され
た一成分のデータを第一段目のレジスタに保持させる。
線形読み出しアドレス生成部１３１によって次の成分が
読み出されると、それまで保持していた内容を次段のレ
ジスタにシフトする。その結果、入力シフトレジスタ１
０１には、2サイクルで二成分が充填される。充填され
ると同時に入力シフトレジスタ１０１は、それまで保持
していた二成分分のデータを一度に入力バッファ１０２
に転送する。

【００４６】入力バッファ１０２は、入力シフトレジス
タ１０１が転送した二成分分のデータを、入力シフトレ
ジスタ１０１に次の二成分のデータが読み出されるまで
保持する（この保持は2サイクルの間行われる。）。次
の二成分分のデータが入力シフトレジスタ１０１に読み
出されると、入力バッファ１０２は、それまで保持して
いた二成分分のデータを第一の加減算器１０３に転送す
る。

【００４７】第一の加減算器１０３は、（数１２）の右
辺第一項の行列の各成分（f_0j＋f_{7 j}，f_0j−f_7j，f_1j＋f
_6j，f_1j−f_6j，f_2j＋f_5j，f_2j−f_5j，f_3j＋f_4j，f_3j−f
_4jj=0,・・・・・,7）の計算を行う。具体的には、第一の加
減算器１０３は入力バッファ１０２が転送した二成分分
のデータを受け取り、受け取った時点でこれらの二成分
のデータの加算を1サイクルで行い、加算結果を第一の
定数乗算器１０４のそれぞれの段の定数乗算器に出力す
る。出力後、第一の加減算器１０３は、二成分分のデー
タの減算を1サイクルで行い、減算結果を第一の定数乗
算器１０４のそれぞれの定数乗算器に出力する。このよ
うに第一の加減算器１０３は、それぞれの二成分分のデ
ータに対して加算と減算を交互に繰り返す。j列データ
に対する演算はサイクル順にf_0j＋f_7j，f_0j−f_7j，f_1j
＋f_6j，f_1j−f_6j，f_2j＋f_5j，f_2j−f_5j，f_3j＋f_4j，f_3j
−f_4jであり、これを順に第0,7,1,6,2,5,3,4列について
繰り返す。

【００４８】第一の定数乗算器１０４は、N/2個（四
つ）のROMより構成される。これらのROMには、（数１
２）の右辺第二項の行列成分と、（数１２）の右辺第一
項の行列成分との乗算値が予め格納されている。定数乗
算器１０４を構成するN/2個のROMは、第一の加減算器１
０３から出力される加算，減算結果を受け取り、格納し
ている乗算値のうち、第一の加減算器１０３から出力さ
れる（数１２）の右辺第二項の行列成分を被乗数とする
ものを取り出して、第一の累算器１０５のN/2個のそれ
ぞれの加算器に出力する。

【００４９】第一の累算器１０５は、N/2個の加算器か
ら構成される。第一の累算器１０５は、第一の定数乗算
器１０４が出力したN/2の積と、累算シフトレジスタ１
０６を経てフィードバックされるN/2の累算中の中間値
とを加算する。累算シフトレジスタ１０６は、N/2個の
二段のシフトレジスタから構成される。

【００５０】累算シフトレジスタ１０６は、行列Ｈの成
分の中間値を保持し、一列中の奇数，偶数行に対応する
N/2個の累算が一サイクル毎に交互に行われるようにシ
フト動作を行い、累算途中の中間値を第一の累算器１０
５へフィードバックする。このシフト動作をNサイクル
繰り返すことにより、累算シフトレジスタ１０６に行列
Ｈの一列分の成分が充填され、充填された時点で累算シ
フトレジスタ１０６は、一列分の全ての成分を中間バッ
ファ１１０に順次転送する。尚、図中のセルに書かれて
いる数字は、それぞれのレジスタに充填されている成分
が、一列中のどの行の成分であるかを示す。

【００５１】中間バッファ１１０は、一列バッファ１１
１と、二列シフトレジスタ１１２とで構成される。一列
バッファ１１１は、累算シフトレジスタ１０６が順次転
送する一列分のN個の成分を、一列おきに受け取り、行
列Ｈの次の一列分の成分が累算シフトレジスタ１０６に
計算されるまで、一列バッファ１１１は受け取った一列
分の成分を保持する。保持している一列分の次の一列分
の成分が累算シフトレジスタ１０６に計算されると、一
列バッファ１１１は、保持している一列分の成分を二列
シフトレジスタ１１２に一度に転送する。

【００５２】二列シフトレジスタ１１２は、N段の並列
／直列変換用のシフトレジスタが二列分並べられて構成
される。二列シフトレジスタ１１２を構成する二列分の
シフトレジスタは、累算シフトレジスタ１０６及び一列
バッファ１１１から転送される二列分の値を受け取る。
次に上記の二列分のシフトレジスタは、1サイクル毎に
シフトを行い、これらの成分を二成分ずつ第二のDCT演
算部１２０に転送してゆく。8サイクルで二列分の全て
の成分を第二のDCT演算部１２０に転送し終えると、二
列シフトレジスタ１１２は、次の二列分の成分を累算シ
フトレジスタ１０６，一列バッファ１１１から受け取
る。

【００５３】第二のDCT演算部１２０は、（数１３）に
示す第二段目の一次元DCT演算を64サイクルで行う。第
二のDCT演算部１００が行列Ｇの各成分の計算を行う順
序を（図４）に示す。図中のg₀₀の下に記されている"1+
17+33+49"とは、g₀₀は、1サイクル目に乗算を行い、17,
33,49サイクル目に乗算及び累算を行うことで計算され
ることを意味する。g₆₇の下に記されている"14+30+46+6
2"とは、g₆₇は、14サイクル目に乗算を行い、30,46,62
サイクル目に乗算及び累算を行うことで計算されること
を意味する。このような順序で計算が行えるように第二
のDCT演算部１２０は構成される。

【００５４】第二のDCT演算部１２０は、第二の加減算
器１２１，第二の定数乗算器１２２，第二の累算器１２
３，二列シフトレジスタ１２４ａ，１２４ｂ，１２４
ｃ，１２４ｄ，二列出力バッファ１２５ｂ，１２５ｃ，
１２５ｄで構成される。第二の加減算器１２１は、（数
１３）の右辺第一項の行列の各成分h_m,0＋h_m,7，h_m,0−
h_m,7，h_m,1＋h_m,6，h_m,1−h_m,6，h_m,2＋h_m,5，h_m,2−h
_m,5，h_m,3＋h_m,4，h_m,3−h_m,4(m=0,・・・・,7)の計算を行
う。具体的には、第二の加減算器１２１は二列シフトレ
ジスタ１１２が転送した二成分を受け取り、受け取った
時点でこれらの二成分の加算を1サイクルで行い、加算
結果を第一の第二の定数乗算器１２２に出力する。出力
後、第二の加減算器１２１は、二成分の減算を1サイク
ルで行い、減算結果を第二の定数乗算器１２２のそれぞ
れの定数乗算器に出力する。

【００５５】第二の定数乗算器１２２は、N/2個（四
つ）のROMより構成される。これらのROMは、（数１３）
の右辺第二項の行列成分と、（数１３）の右辺第一項の
行列成分との乗算値を予め格納している。第二の定数乗
算器１２２を構成するN/2個のROMは第二の加減算器１２
１から出力される加算，減算結果を受け取り、格納して
いる乗算値のうち、第二の加減算器１２１から出力され
る（数１３）の右辺第二項の行列成分を被乗数とするも
のを全て取り出して、第二の累算器１２３のN/2個のそ
れぞれの加算器に出力する。

【００５６】第二の累算器１２３は、N/2個の加算器か
ら構成される。第二の累算器１２３は、第二の定数乗算
器１２２が出力したN/2の積と、二列シフトレジスタ１
２４ａ，１２４ｂ，１２４ｃ，１２４ｄを経てフィード
バックされるN/2の累算中の中間値とを加算する。二列
シフトレジスタ１２４ａは、N×2段のシフトレジスタで
構成される。二列シフトレジスタ１２４ａは、行列Ｇの
成分の中間値を保持し、二列分の成分を求めるための累
算が、g_0v，g_0,v+1，g_1v，g_1,v+1，g_2v，g_2,v+1，g_3v，
g_3,v+1，g_4v，g_4,v+1，g_5v，g_5,v+1，g_6v，g_6,v+1，
g_7v，g_7,v+1 (v=0,2,4,6)の順に交互に行われるように
シフト動作を行い、累算途中の中間値を第二の累算器１
２３へフィードバックする。このシフト動作を64サイク
ル繰り返すことにより、二列シフトレジスタ１２４ａに
行列Ｇの二列分の成分が充填される。充填された時点で
二列シフトレジスタ１２４ａはシフト動作を行い、二列
分の成分を、1サイクル毎に１つずつ出力選択器１２６
に出力してゆき、N×2サイクルで、二列分の成分を全て
出力選択器１２６に出力する。尚、図中のセルに書かれ
ている数字は、それぞれのレジスタに充填されている成
分が、一列中のどの成分であるかを示す。二列シフトレ
ジスタ１２４ｂ，１２４ｃ，１２４ｄは、二列シフトレ
ジスタ１２４ａと同様の動作を行う。異なるのは、二列
シフトレジスタ１２４ｂ，１２４ｃ，１２４ｄは、出力
を二列出力バッファ１２５ｂ，１２５ｃ，１２５ｄに対
して行う点である。尚、図中のセルに書かれている数字
は、それぞれのレジスタに充填されている成分が、一列
中のどの成分であるかを示す。

【００５７】二列出力バッファ１２５ｂ，１２５ｃ，１
２５ｄは、二列シフトレジスタ１２４ｂ，１２４ｃ，１
２４ｄから出力される二列分の成分を一成分ずつ受け取
り、シフトを行いながら、N×2サイクルでこれらの成分
を全て格納する。二列シフトレジスタ１２４ａがN×2サ
イクルをかけて二列分の成分を全て出力選択器１２６に
出力した後に、二列出力バッファ１２５ｂ，１２５ｃ，
１２５ｄは、N×2サイクルをかけて、二列分の成分を出
力選択器１２６に順序出力してゆく。尚、図中のセルに
書かれている数字は、それぞれのレジスタに充填されて
いる成分が、一列中のどの成分であるかを示す。

【００５８】出力選択器１２６は、二列シフトレジスタ
１２４ａ，二列出力バッファ１２５ｂ，１２５ｃ，１２
５ｄから出力される行列Ｇの各成分を、外部線形メモリ
に選択出力する。線形書き込みアドレス生成部１３５
は、出力選択器１２６から出力される行列Ｇの各成分を
外部線形メモリに書き込むための、行書き込みアドレス
及び列書き込みアドレスを生成する。（図５）に、線形
書き込みアドレス生成部１３５の構成を示す。線形書き
込みアドレス生成部１３５には、log₂N×2ビットカウン
タ１３６が含まれており、log₂N×2ビットカウンタ１３
６の出力端子の順序が入れ替えられて外部に出力されて
いる。

【００５９】log₂N×2ビットカウンタ１３６は、log₂N
×2個の出力端子が備えられ、出力選択器１２６から行
列Ｇの各成分を受け取る毎にN×N回カウントを行う。本
実施例においてN=8であるから、log₂N×2ビットカウン
タ１３６は、0〜63の数値を出力端子u0〜u5に発生す
る。log₂N×2ビットカウンタ１３６が偶数値をカウント
する度に、行書き込みアドレスがインクリメントし、lo
g₂N×2ビットカウンタ１３６が奇数値をカウントする度
に列書き込みアドレスがインクリメントする。アドレス
を行書き込みアドレス，列書き込みアドレスを生成する
ことにより、行列Ｇの成分が以下に示す順序で外部線形
メモリに書き込まれる。 1 2 17 18 33 34 49 50 3 4 19 20 35 36 51 52 5 6 21 22 37 38 53 54 7 8 23 24 39 40 55 56 9 10 25 26 41 42 57 58 11 12 27 28 43 44 59 60 13 14 29 30 45 46 61 62 15 16 31 32 47 48 63 64 （図６）は、（図１）の第一の定数乗算器１０４，第二
の定数乗算器１２２と第一の累算器１０５，第二の累算
器１２３とを構成する各定数乗算器、加算器の詳細図で
ある。以下に定数乗算器１０４及び第一の定数累算器１
０５の構成の詳細について説明する。

【００６０】同図において、ROM５０１は四つの8×16語
の定数ROMからなり、（図１）の定数乗算器１０４，１
２２に相当する。ROM５０１に被乗数biと定数との積の
値はあらかじめ計算されて格納されている。更に詳しく
は、16ビット長の被乗数は4ビット毎に四つに区切ら
れ、この4ビット分と定数との積、つまり、定数の0〜15
の倍数が上記の定数ROMに格納されている（このように
格納することでROM５０１の容量は小さくなる。）。ま
た、（数１２）よりわかるように定数行列の半分の成分
は０（ゼロ）であり、一回の乗算で、被乗数biには四つ
の定数が乗ぜられるので、これらの四つの定数は共通の
アドレスに格納され、被乗数biが入力されると、これら
の四つの定数が取り出される。上記の一区切りの4ビッ
トと定数16ビットとの積は20ビット長であり、上記の四
つの定数が同一のアドレスに格納されるので、20×4＝8
0ビット長が一語のビット長となる。更にROMに格納され
る定数行列の成分の半分は0であるので、ROM５０１に
は、8×2⁴＝128語が格納される。第一の加減算器１０３
から出力される（数１２）の右辺第一項の行列の各成分
を上記のアドレス指定に用いることで、ROM５０１から1
6個の20ビット長の部分積が同時に取り出される。

【００６１】第一の累算器１０５は、5入力を二つの部
分和に桁上げ伝播なしに足し合わせるN/2個の桁上げ保
存加算器（以下CSA(carry save adder)と略す）及びN/2
個の桁上げ伝播加算器（以下CPA(carry propagate adde
r)と略す）で構成される。図中のCSA５０２は、5入力を
二つの部分和に桁上げ伝播なしに足し合わせる桁上げ保
存加算器である。（図７）に示すように、CSA５０２は
三段のCSAで構成される。ROM５０１から出力される20×
4ビットの積のそれぞれ20ビットを、下位のものから順
にm0,m1,m2,m3とすると、第一段目のCSAは、m0と累算値
とを加算する。第二段目のCSAは、第一段目のCSAの加算
結果と、m1を4ビット上位にずらしたものとを加算す
る。第三、四段目のCSAは、第二、三段目のCSAの加算結
果と、m2,m3を8ビット、12ビット上位にずらしたものを
加算する。尚、CSA５０２が行う以上の加算は、桁上げ
を保存したまま行われる。

【００６２】図中のCPA５０３は、CSA５０２から出力さ
れる加算出力（Ｓ）と桁上げ出力（Ｃ）とを加算する。
加算結果は、適当なビット幅に丸められ、累算シフトレ
ジスタ１０６に出力される。（図８）は、（図１）の二
列シフトレジスタ１２４ａ及び二列出力バッファ１２５
ｂ，１２５ｃ，１２５ｄのシフト制御信号のタイミング
を表わす図である。同図において、右方向に実行サイク
ル数、即ち時間を表わす。縦軸に０または１のシフト制
御信号の論理値を表わす。シフト制御信号が0の間二列
出力バッファ１２５ｂ，１２５ｃ，１２５ｄは成分を保
持し、シフト制御信号が1の間、二列シフトレジスタ１
２４ａ及び二列出力バッファ１２５ｂ，１２５ｃ，１２
５ｄはシフト動作を行い、二成分ずつ出力選択器１２６
に出力してゆく。

【００６３】以上のように構成された本実施例の二次元
DCT演算装置の動作を以下に説明する。本実施例の二次
元DCT演算装置は、外部線形メモリに対して読み出しを
行い、読み出しによって生成する8×8の行列ブロックか
らなる入力信号系列f_ijを受け取り、受け取った入力信
号系列に対してDCT演算を多段のパイプライン処理を施
し、結果のDCT係数系列を外部線形メモリに出力する。 (1) 行読み出しアドレス生成部１３３が行読み出しアド
レスを発生させる。列読み出しアドレス生成部１３３に
よる読み出し列の指定は一データを読み込む度に第0,7,
1,6,2,5,3,4行の順に変わり、これを繰り返す。 (2) 列読み出しアドレス生成部１３３が一列中の行番号
を全て発生すれば、列読み出しアドレス生成部１３４が
列読み出しアドレスを発生させる。列読み出しアドレス
による読み出し列の指定は、一データを一列分読み込む
度に第0,7,1,6,2,5,3,4列の順に変わり、これを繰り返
す。 (3) 列読み出しアドレスと行読み出しアドレスに基づ
き、外部線形メモリ中の行列成分データの線形アドレス
が計算される。 (4) 線形読み出しアドレス生成部１３１によって一サイ
クル毎に8×8行列が、一成分ずつ読み出され、入力信号
系列が一成分ずつ生成する。この入力信号系列を入力シ
フトレジスタ１０１はシフトしながら読み込む。読む順
序は列単位に、第0,7,1,6,2,5,3,4列の順に、列の中で
は第0,7,1,6,2,5,3,4行の順である。 1 17 33 49 57 41 25 9 3 19 35 51 59 43 27 11 5 21 37 53 61 45 29 13 7 23 39 55 63 47 31 15 8 24 40 56 64 48 32 16 6 22 38 54 62 46 30 14 4 20 36 52 60 44 28 12 2 18 34 50 58 42 26 10 (5) 入力シフトレジスタ１０１は、読み込んだ二成分分
のデータを入力バッファ１０２に一度に転送する。入力
バッファ１０２は2サイクルの間このデータを保持す
る。 (6) 第一の加減算器１０３は最初に加算を行い、次に減
算を行う。以降加算と減算を交互に繰り返す。j列デー
タに対する演算はサイクル順にf_0j＋f_7j,f_0j−f_7j,f_1j
＋f_6j,f_1j−f_6j,f_2j＋f_5j,f_2j−f_5j,f_3j＋f_4j,f_3j−f_4j
であり、これを順に第0,7,1,6,2,5,3,4列について繰り
返す。 (7) 第一の定数乗算器１０４は、（数１２）に基づいて
行列各成分の積を出力する。出力された積は、第一の累
算器１０５によって順次累積加算される。累算中の中間
値は、累算シフトレジスタ１０６に保持される。 (8) 累算シフトレジスタ１０６はシフトを行い、保持し
ている中間値を第一の累算器１０５にフィードバックす
る。上記積および累算のステップを4回繰り返せば一列
分の中間値が求められる。この中間値とは一次元DCT係
数である。一つの列中で第0,2,4,6行，第1,3,5,7行に関
する累算が交互に繰り返される。このようなシフトを64
サイクル繰り返せば、8×8行列の積が計算される。 (9) 累算シフトレジスタ１０６に二成分分の中間値が格
納されれば、これらを一列分の中間値として一列バッフ
ァ１１１に転送する。 (10) 累算シフトレジスタ１０６と一列バッファ１１１
とに二列分の中間値が格納されれば、二列シフトレジス
タ１１２に二列分の内容を一度に転送する。 (11) 二列シフトレジスタ１１２は、行番号0〜7の順に
シフトしながら、二成分のデータを第二の加減算器１２
１に出力する。第二の加減算器１２１は、それらの和ま
たは差を計算する。第二の加減算器１２１は最初に加算
を行い、次に減算を行う。以降加算と減算を交互に繰り
返す。m行データに対する演算は、サイクル毎に順にh
_m,0＋h_m,7，h_m,0−h_m,7，h_m,1＋h_m,6，h_m,1−h_m,6，h
_m,2＋h_m,5，h_m,2−h_m,5，h_m,3＋h_m,4，h_m,3−h_m,4(m=0,
・・・・,7)の計算を行う。 (12) 第二の定数乗算器１２２は、（数１３）に基づき
行列各成分の積を求め、求めた値を累算中の中間和に順
次累積加算する。 (13) 第二の累算器１２３で加算した結果を二列シフト
レジスタ１２４に出力する。二列シフトレジスタ１２４
は、加算結果を順次シフトしながら保持する。最初のサ
イクルで四つの二列シフトレジスタ１２４ａ，１２４
ｂ，１２４ｃ，１２４ｄそれぞれに第0,2,4,6列の第0行
の中間値が、次のサイクルで第1,3,5,7列の第0行の中間
値が保持され、以下これが交互に繰り返され行番号がイ
ンクリメントしてゆく。最初の16サイクルで行列の各成
分と計算される順番との関係を下の表に示す。同じ番号
の成分は同時に計算される。 1 2 1 2 1 2 1 2 3 4 3 4 3 4 3 4 5 6 5 6 5 6 5 6 7 8 7 8 7 8 7 8 9 10 9 10 9 10 9 10 11 12 11 12 11 12 11 12 13 14 13 14 13 14 13 14 15 16 15 16 15 16 15 16 上記16サイクルが四回繰り返されれば二次元DCTの演算
が完了する。各成分の位置に対し四回累算が行われる。 (14) 三つの二列出力バッファ１２５ｂ，１２５ｃ，１
２５ｄへそれぞれ三つの二列シフトレジスタ１２４ｂ，
１２４ｃ，１２４ｄは、保持している成分をシフトしな
がら出力する。二列シフトレジスタ１２４ａは上記の出
力バッファを介さずに出力選択器１２６に二成分を出力
してゆく。 (15) 線形書き込みアドレス生成部１３６で行書き込み
アドレス及び列書き込みアドレスを発生させる。行書き
込みアドレスは、二データを書き込む度に第0,0,1,1,2,
2,3,3,4,4,5,5,6,6,7,7行の順に変わり、この二列分の
指定を4回繰り返す。列書き込みアドレスは二データを
書き込む度に第0,1列の順に増加する。次の二列で第2,3
列を繰り返し、以後二列毎に第4,5列，第6,7列を指定す
る。 (16) 列書き込みアドレスと行書き込みアドレスに基づ
き、線形書き込みアドレス生成部１３６で外部線形メモ
リ中の行列成分データの線形アドレスを計算する。 (17)（図８）に示すように、出力選択器１２６は最初の
16サイクルで二列シフトレジスタ１２４ａ中に計算され
た二次元DCT係数を選択出力し、この間に三つの二列シ
フトレジスタ１２４ｂ，１２４ｃ，１２４ｄの内容は三
つの二列出力バッファ１２５ｂ，１２５ｃ，１２５ｄへ
シフトしながら転送される。以後三つの二列出力バッフ
ァ１２５ｂ，１２５ｃ，１２５ｄの内容が順次出力選択
器１２６で選択出力される。上記書き込みアドレスで制
御されるように、二次元DCT係数行列の中で書き込む順
序は下の表に示す通り。 1 2 17 18 33 34 49 50 3 4 19 20 35 36 51 52 5 6 21 22 37 38 53 54 7 8 23 24 39 40 55 56 9 10 25 26 41 42 57 58 11 12 27 28 43 44 59 60 13 14 29 30 45 46 61 62 15 16 31 32 47 48 63 64 以上のパイプライン処理のタイミングチャートを（図
９）に示す。尚、図中の1stDCTとは一段目の一次元DCT
を意味し、2nd DCT とは二段目の一次元DCT を意味す
る。上の多段のパイプライン処理は大きく次の三つの処
理部に分かれると見なせる。 第一段‥‥第一段目の一次元DCT演算部‥‥上の説明中
(1)〜(8)に相当 第二段‥‥中間バッファ‥‥上の説明中(9)〜(10)に相
当 第三段‥‥第二段目の一次元DCT演算部‥‥上の説明中
(11)〜(18)に相当 なお本実施例では8×8のDCTに関し記述したが、同じ算
法を用いて16×16などへ容易に拡張できる。またビット
幅や数表現も16ビット，固定小数点数だけでなく、32ビ
ット浮動小数点数などへ応用できる。また本実施例で
は、説明の便宜上列方向に読み出しを行うように述べた
が、定数行列Ｃを転置することにより上記の行と列に関
する記載を入れ替えた構成も実現できることはいうまで
もない。

【００６４】

【発明の効果】以上のように本発明の二次元DCT演算装
置によれば、N×N画素ブロックの中でデータの入出力順
序を最適に入れ替えることにより、より少ない回路規模
で同等の性能を発揮できる。画素ブロック単位で成分デ
ータの入出力順を入れ替えることはシステム構成上容易
に実現できる。また内部のシフトレジスタや中間バッフ
ァが削減されるため、DCT演算の潜伏時間(latency)が小
さくなる。更に従来の二次元DCT演算装置をより少ない
コストで実現し、且つデータを入力してから演算結果を
得るまでの潜伏時間を短縮するのでその実用的効果は大
きい。

【図面の簡単な説明】

【図１】本発明の二次元DCT演算装置の構成図である。

【図２】線形書き込みアドレス生成部１３１の構成図で
ある。

【図３】第一のDCT演算部１００が行う累算及び乗算の
順序を示す図である。

【図４】第二のDCT演算部１２０が行う累算及び乗算の
順序を示す図である。

【図５】線形書き込みアドレス生成部１３４の構成を示
す図である。

【図６】（図１）の定数乗算器１０４，１２２と累算器
１０５，１２３の詳細図である。

【図７】（図６）のCSA５０２の構成を示す図である。

【図８】（図１）の二列出力バッファ１２５ｂ，１２５
ｃ，１２５ｄのシフト制御信号のタイミングを示す図で
ある。

【図９】パイプライン処理のタイミングチャートであ
る。

【図１０】従来の二次元DCT演算装置のブロック図であ
る。

【図１１】（図１０）のN×1（特に8×1の場合）DCTプ
ロセッサ２０３，２０７の回路図である。

【図１２】（図１１）のRAC３１７のブロック図であ
る。

【符号の説明】

１０１ 入力シフトレジスタ １０２ 入力バッファ １０３，１２１ 加減算器 １０４，１２２ 定数乗算器 １０５，１２３ 累算器 １０６ 累積シフトレジスタ １１１ 一列バッファ １１２ 二列シフトレジスタ １２４ 二列シフトレジスタ １２５ 二列出力バッファ １２６ 出力選択器 １３１ 線形読み出しアドレス生成部 １３２，１３６ log₂N×2ビットカウンタ １３３ 行読み出しアドレス生成部 １３４ 列書き込みアドレス生成部 １３５ 線形書き込みアドレス生成部

Claims (10)

【特許請求の範囲】
1. 【請求項１】 二段の一次元DCT演算手段を備え、N×N
   個の成分を有するデータ行列に対して二次元離散余弦変
   換（DCT(Discrete Cosine Transform)と略す）を演算
   し、変換結果の行列の各成分を外部メモリに書き込む二
   次元DCT演算装置であって、 二次元DCTの対象となるデータ行列を、（数１）に示す
   読み出し番号順に対応する成分を一成分ずつ読み出す読
   み出し手段と、 【数１】 前記読み出し手段によって読み出された二成分ずつに対
   して第一段目の一次元DCTを行い、変換結果を一列分ず
   つ生成する第一の一次元DCT演算手段と、 前記第一の一次元DCT演算手段が生成した二列分のそれ
   ぞれの成分を、行順に二成分ずつ読み出してゆく第二の
   読み出し手段と、 前記第二の読み出し手段によって読み出された二成分に
   第二段目の一次元DCTを行い、変換結果の行列を生成す
   る第二の一次元DCT演算手段と、 前記第二の一次元DCT演算手段が生成した変換結果の行
   列を一成分ずつ外部メモリに書き込む書き込み手段と、 を備えることを特徴とする二次元DCT演算装置。
2. 【請求項２】 前記第一の一次元DCT手段は、第一の加
   減算手段と、第一の定数乗算手段と、第一の累算手段と
   を有し、 第一の加減算手段は、読み出し手段によって読み出され
   た二成分同士の加算及び減算を行い、 第一の定数乗算手段は、第一段目の一次元DCTにおける
   一行×一列の積和計算において、第一の加減算手段によ
   る加算結果及び減算結果を乗数とする部分積を全て求
   め、 第一の累算手段は、加減算結果一列分の第一の定数乗算
   手段の部分積の累算値を求めて、求めた累算値を第二の
   読み出し手段に出力し、 前記第二の一次元DCT手段は、第二の加減算手段と、第
   二の定数乗算手段と、第二の累算手段とを有し、 第二の加減算手段は、第二の読み出し手段によって読み
   出された二成分同士の加算及び減算を行い、 第二の定数乗算手段は、第二段目の一次元DCTにおける
   一行×一列の積和計算において、第二の加減算手段によ
   る加算結果及び減算結果を乗数とする部分積を全て求め
   て、 第二の累算手段は、加減算結果一行分の第一の定数乗算
   手段の部分積の累算値を求めて、求めた累算値を書き込
   み手段に出力することを特徴とする請求項１記載の二次
   元DCT演算装置。
3. 【請求項３】 前記第一の加減算手段は、二段のシフト
   レジスタと、第一の入力バッファと、第二の入力バッフ
   ァと、第一の加減算器とを有し、 二段のシフトレジスタは、 一成分ずつシフトして、読み出し手段によって読み出さ
   れた入力信号系列の二成分を保持し、 第一の入力バッファは、 二段のシフトレジスタが二回シフトする度に前段の保持
   する一成分を受け取り、 第二の入力バッファは、 二段のシフトレジスタが二回シフトする度に後段の保持
   する一成分を受け取り、第一の加減算器は、 第一の入力バッファ及び第二の入力バッファ内の二成分
   同士の加算及び減算を交互に行い、 第一の定数乗算手段は、前記第一の加減算器に接続され
   るN/2個の第一の定数乗算器を有し、 各々の第一の定数乗算器は、第一段目の一次元DCTにお
   ける一行×一列の積和計算において、第一の加減算器に
   よる加算結果及び減算結果を乗数とし、所定の行列の一
   成分を被乗数とする部分積を求めて、 前記第一の累算手段は、前記N/2個の定数乗算器のそれ
   ぞれに対応して接続されるN/2個の第一の加算器と、当
   該N/2個の第一の加算器のそれぞれに対応して接続され
   るN/2個の二段のシフトレジスタとを有し、 各々の第一の加算器は、第一の定数乗算器が出力した積
   と、二段のシフトレジスタの後段から出力される成分と
   を加算し、 各々の二段のシフトレジスタは、第一の加算器が出力し
   た成分をシフトしながら二成分保持し、保持した二成分
   を一成分ずつシフトすることで後段の出力を第一の加算
   器にフィードバックして、N×2回シフトした後に、当該
   一列中の二成分を一度に第二の読み出し手段に出力する
   ことを特徴とする請求項２記載の二次元DCT演算装置。
4. 【請求項４】 前記第二の読み出し手段は、一列バッフ
   ァと、第一のN段の並列／直列変換用のシフトレジスタ
   と、第二のN段の並列／直列変換用のシフトレジスタと
   を有し、 一列バッファは、第一の一次元DCT演算手段によって順
   次生成される一列分の成分を、一列おきに受け取って保
   持し、保持している成分の次の列の成分が第一の一次元
   DCT演算手段から出力されると、それまで保持していた
   一列分の成分を第一のN段の並列／直列変換用のシフト
   レジスタに一度に出力し、 第一のN段の並列／直列変換用のシフトレジスタは、前
   記一列バッファが出力した一列分の成分を保持し、保持
   した一列分の成分のシフトを一成分ずつ行い、当該一列
   分の成分を一成分ずつ第二の一次元DCT演算手段に出力
   してゆき、 第二のN段の並列／直列変換用のシフトレジスタは、第
   一の一次元DCT演算手段が出力した一列分の成分で、一
   列バッファが受け取らなかったものを保持し、保持した
   一列分の成分のシフトを一成分ずつ行い、当該一列分の
   成分を一成分ずつ第二の一次元DCT演算手段に出力して
   ゆくことを特徴とする請求項３記載の二次元DCT演算装
   置。
5. 【請求項５】 前記第二の加減算手段は、 第二の読み出し手段が出力した二成分同士の加算及び減
   算を交互に行い、 前記第二の定数乗算手段は、前記第二の加減算手段と接
   続されるN/2個の第二の定数乗算器を有し、 各々の第二の定数乗算器は、 第二段目の一次元DCTにおける一行×一列の積和計算に
   おいて、第二の加減算手段による加算結果及び減算結果
   を乗数とし、所定の行列の一行中の一成分を被乗数とす
   る部分積を求めて、 前記第二の累算手段は、 前記N/2個の第二の定数乗算器のそれぞれに対応して接
   続されるN/2個の第二の加算器と、当該N/2個の第二の加
   算器に対応して接続されるN/2個のN×2段のシフトレジ
   スタとを有し、 各々の第二の加算器は、第二の定数乗算器が出力した積
   と、N×2段のシフトレジスタの最終段から出力される成
   分とを加算し、 各々のN×2段のシフトレジスタは、第二の加算器が出力
   した成分をシフトしながら二列分保持し、保持した成分
   を一成分ずつシフトすることで最終段の出力を第二の加
   算器にフィードバックして、N×N回シフトした後に、当
   該二列分の成分を一成分ずつ書き込み手段に出力するこ
   とを特徴とする請求項４記載の二次元DCT演算装置。
6. 【請求項６】 前記累算手段は、更にN/2個のN×2段の
   シフトレジスタのうち、所定の一個を除くN/2-1個の最
   終段に接続されるN/2-1個の出力バッファと、出力選択
   器とを有し、 N/2-1個の出力バッファは、N×2段のシフトレジスタか
   らなり、接続されるシフトレジスタから一成分ずつ出力
   される二列分の成分をシフトを行いながら保持し、保持
   している成分を一成分ずつ順次出力選択器に出力してゆ
   き、 出力選択器は、それぞれのN×2段のシフトレジスタ及び
   N/2-1個の出力バッファの出力を選択して出力すること
   を特徴とする請求項５記載の二次元DCT演算装置。
7. 【請求項７】 前記定数乗算器は、 所定の行列の成分の倍数を予め格納しているROMを有し
   ていることを特徴とする請求項３から６記載の何れかの
   二次元DCT演算装置。
8. 【請求項８】 前記定数乗算器は、 所定の行列として第一段目及び第二段目の一次元DCTに
   用いられる定数行列の成分及び／又は第一段目及び第二
   段目の離散余弦逆変換（IDCT(Inverse Discrete Cosine
   Transform)と略す）に用いられる定数行列の成分を予
   め格納していることを特徴とする請求項７記載の二次元
   DCT演算装置。
9. 【請求項９】 前記読み出し手段は、読み出し列生成手
   段と、読み出し行生成手段と、読み出しアドレス生成手
   段とを備え、 読み出し列生成手段は、読み出すべき成分の、N×Nの成
   分を持つデータ行列における列番号を指定し、 読み出し行生成手段は、読み出し列生成手段が指定した
   列における読み出しを行う成分の行番号を指定する読み
   出しアドレス生成手段は、読み出し列生成手段が生成し
   た列番号と、読み出し行生成手段が生成した行番号とか
   ら、読み出すべき成分の外部メモリ中のアドレスを生成
   することを特徴とする二次元DCT演算装置。
10. 【請求項１０】 前記書き込み手段は、書き込み列生成
    手段と、書き込み行生手段と、書き込みアドレス生成手
    段とを有し、 書き込み列生成手段は、演算結果の行列の成分のうち、
    書き込みを行うものの列番号を生成し、 書き込み行生成手段は、書き込み列生成手段が生成した
    列番号の列における、書き込みを行う成分の行番号を生
    成し、 書き込みアドレス生成手段は、書き込み行生成手段が生
    成した行番号と、書き込み列生成手段が生成した列番号
    とから、演算行列の各成分を書き込むための外部メモリ
    中のアドレスを生成することを特徴とする請求項１から
    ９記載の何れかの二次元DCT演算装置。