JPH07121877A - 信号再生装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、実時間性を確保しつつ長穴記録ピッ
トの長さ補正を正確に行うことができ、構成が簡単でコ
スト的に安価な信号再生装置を提供する。 【構成】長穴記録ピットより再生される長穴記録信号の
立ち上がり、立ち下がりエッジに対応するエッジ信号を
エッジ検出ブロック２で検出すると、これらに同期した
再生クロックをＰＬＬ回路３、４で生成し、さらに各エ
ッジ信号をこれらに対応する再生クロックの立ち下がり
エッジによりデータセパレートしてデータセパレート
５、６よりパルス信号を生成し、長穴記録信号のＬレベ
ル期間が短いと、立ち下がりエッジ信号に応じデータセ
パレートされたパルス信号により長穴記録信号の立ち下
がりを基準にして立ち上がり位置を補正し、長穴記録信
号のＨレベル期間が短いと、立ち上がりエッジ信号に応
じデータセパレートされたパルス信号により長穴記録信
号の立ち上がりを基準として立ち下がり位置を補正す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、エッジ記録方式により
記録された長穴記録ピットのエッジ部分を検出して記録
信号を再生する信号再生装置に関するものである。

【０００２】

【従来の技術】従来、光ディスクなどの情報の記録方式
として、ピットの中心位置の間隔に記録情報の意味を持
たせるようにした短穴記録方式が、記録パワーの変動に
よるピットの大きさが多少変動しても、ピット間隔が変
わることがなく、記録パワーマージンが十分確保できる
などの理由により用いられていたが、最近、より高密度
の情報の記録要求にともなって、長穴記録方式が注目さ
れている。

【０００３】ところが、このような長穴記録方式の場合
は、記録パワー変動マージンが狭いという問題点があっ
た。何故なら、長穴記録方式は、記録ピットの長さに記
録情報の意味を持たせるようになっており、つまり、ピ
ットの両端のエッジ間隔に記録情報の意味が含まれるよ
うになっているためで、これにより記録パワーに僅かな
変動があっても、ピットの長さ変動が生じ、正しい情報
が再生不可能になることがあった。

【０００４】そこで、従来、このピット長の変動を再生
時に補正して、正しい情報を再生するための方法とし
て、特開平２−１８３４７１号公報に開示されるよう
に、長穴からなるピットのエッジの前縁部と後縁部をそ
れぞれ独立に検出し、それぞれのエッジに同期させた再
生クロックを再生情報として記憶手段に正規の順序関係
となるように一度格納し、その後、記憶手段より上記再
生クロックのいずれか、または別個のクロックを用いて
読み出しを行うようにしたもの、あるいは、特開平５−
７３９２０号公報に開示されるように、ドメインの片側
エッジに同期したクロックを再生し、反対側エッジとそ
の同期クロックとの位相差よりデューティズレを補正す
るようにしたものが知られている。

【０００５】

【発明が解決しようとする課題】ところが、特開平２−
１８３４７１号公報による方式では、再生情報を一度記
憶手段に格納するようにしており、再生情報の実時間性
が失われるため、ＶＦＯによる同期状態がはずれたか否
かを確認するデータ再生状態のチェックや、ＶＦＯの同
期外れの情報から欠陥部における情報の欠陥を補正する
データ再生系にフィードバックしてデータ再生を行うこ
とが難しく、また、記憶手段などが必要になるため回路
構成が複雑でコスト高となるという問題点があった。

【０００６】また、特開平２−１８３４７１号公報にお
ける方式では、可変遅延回路を使用して長さ補正をして
いるが、この可変遅延回路をアナログ的に制御する回路
の構成が複雑で、コスト高となるという問題点があっ
た。

【０００７】本発明は上記事情に鑑みてなされたもの
で、実時間性を確保しつつ長穴記録ピットの長さ補正を
正確に行うことができ、しかも構成が簡単でコスト的に
安価にできる信号再生装置を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】本発明によれば、記録媒
体の長穴記録ピットより再生される長穴記録信号の立ち
上がりエッジおよび立ち下がりエッジに対応するエッジ
信号を検出するエッジ検出手段と、このエッジ検出手段
により検出された立ち上がりおよび立ち下がりエッジ信
号にそれぞれ同期した再生クロックを生成する位相同期
手段と、前記エッジ検出手段により検出された立ち上が
りおよび立ち下がりエッジ信号とこれらエッジ信号に対
応する前記位相同期手段の再生クロックの立ち下がりエ
ッジによるデータセパレートにより生成されるパルス信
号を出力するデータセパレート手段と、前記長穴記録ピ
ットより再生される長穴記録信号のＬレベル期間が短い
場合は、前記立ち下がりエッジ信号に応じた前記データ
セパレート手段のパルス信号により前記長穴記録信号の
立ち下がりを基準にして立ち上がり位置を補正するとと
もに、前記長穴記録ピットより再生される長穴記録信号
のＨレベル期間が短い場合は、前記立ち上がりエッジ信
号に応じた前記データセパレート手段のパルス信号によ
り前記長穴記録信号の立ち上がりを基準として、立ち下
がり位置を補正する長穴記録ピット長さ補正手段とによ
り構成されている。

【０００９】また、本発明によれば、長穴記録ピット長
さ補正手段は、前記位相同期手段の各再生クロックの位
相を比較する位相比較手段を有し、該位相比較手段にて
前記立ち上がりエッジ信号に対応する再生クロックが前
記立ち下がりエッジ信号に対応する再生クロックより位
相が進んでいると判断すると、前記立ち下がりエッジ信
号に応じた前記データセパレート手段のパルス信号を補
正基準として前記立ち下がりエッジ信号に対応する再生
クロックと前記立ち上がりエッジ信号に応じた前記デー
タセパレート手段のパルス信号により長さ補正されたパ
ルス信号を生成し、前記位相比較手段にて前記立ち下が
りエッジ信号に対応する再生クロックが前記立ち上がり
エッジ信号に対応する再生クロックより位相が進んでい
ると判断すると、前記立ち上がりエッジ信号に応じた前
記データセパレート手段のパルス信号を補正基準として
前記立ち上がりエッジ信号に対応する再生クロックと前
記立ち下がりエッジ信号に応じた前記データセパレート
手段のパルス信号により長さ補正されたパルス信号を生
成するように構成されている。

【００１０】また、本発明によれば、長穴記録ピット長
さ補正手段は、前記位相同期手段での立ち下がりエッジ
信号または立ち上がりエッジ信号に対応する再生クロッ
クをカウントするデューティずれ検出手段を有し、前記
カウント値が前記長穴記録ピットより再生される長穴記
録信号のＬレベル期間が短いものに相当すると、前記立
ち下がりエッジ信号に応じた前記データセパレート手段
のパルス信号を補正基準として前記立ち下がりエッジ信
号に対応する再生クロックと前記立ち上がりエッジ信号
に応じた前記データセパレート手段のパルス信号により
長さ補正されたパルス信号を生成し、前記カウント値が
前記長穴記録ピットより再生される長穴記録信号のＨレ
ベル期間が短いものに相当すると、前記立ち上がりエッ
ジ信号に応じた前記データセパレート手段のパルス信号
を補正基準として前記立ち上がりエッジ信号に対応する
再生クロックと前記立ち下がりエッジ信号に応じた前記
データセパレート手段のパルス信号により長さ補正され
たパルス信号を生成するように構成されている。

【００１１】

【作用】この結果、本発明によれば、記録媒体の長穴記
録ピットより再生される長穴記録信号の立ち上がりエッ
ジおよび立ち下がりエッジに対応するエッジ信号が検出
されると、これら立ち上がりおよび立ち下がりエッジ信
号にそれぞれ同期した再生クロックが生成され、さら
に、立ち上がりおよび立ち下がりエッジ信号をこれらエ
ッジ信号に対応する再生クロックの立ち下がりエッジに
よりデータセパレートすることでパルス信号が生成さ
れ、この状態で、長穴記録ピットより再生される長穴記
録信号のＬレベル期間が短いと判断されると、立ち下が
りエッジ信号に応じデータセパレートされたパルス信号
により、長穴記録信号の立ち下がりを基準にして立ち上
がり位置が補正され、また、長穴記録ピットより再生さ
れる長穴記録信号のＨレベル期間が短いと判断される
と、立ち上がりエッジ信号に応じてデータセパレートさ
れたパルス信号により、長穴記録信号の立ち上がりを基
準として立ち下がり位置が補正されるようになるので、
実時間性を確保した状態での長穴記録ピットの長さ補正
を実現することができる。

【００１２】

【実施例】以下、本発明の実施例を図面に従い説明す
る。 （第１実施例）図１は、第１実施例の概略構成を示して
いる。図において、ＲＦは、図示しないディスクに長穴
記録ピット（以下、ドメインと称する。）として記録さ
れ、光学ピックアップにより再生される情報に相当する
高周波信号で、このＲＦ信号を２値化回路１に与えるよ
うにしている。

【００１３】この２値化回路１は、ＲＦ信号を論理レベ
ルの２値化信号ａに変換するものである。そして、この
２値化回路１の２値化信号ａをエッジ検出ブロック２に
与えるようにしている。

【００１４】エッジ検出ブロック２は、立ち下りエッジ
検出回路２１、パルス幅変換回路２２、立ち上りエッジ
検出回路２３、パルス幅変換回路２４を有している。こ
こで、立ち下りエッジ検出回路２１は、２値化回路１で
２値化されたＲＦ信号からドメインの立ち下がりエッジ
位置に対応したエッジ信号ｂを分離検出し、また、立ち
上りエッジ検出回路２３も、同様に２値化回路１で２値
化されたＲＦ信号からドメインの立ち上がりエッジ位置
に対応したエッジ信号ｃを分離検出するものである。そ
して、パルス幅変換回路２２、２４は、これら立ち下り
エッジ検出回路２１、立ち上りエッジ検出回路２３によ
り検出された立ち下がり、立ち上がりエッジ信号ｂ、ｃ
を所定幅のパルス信号ｅ、ｆに変換するためのものであ
る。この場合、パルス幅変換回路２２、２４では、変調
方式に応じて任意のパルス幅変換を行うもので、２−７
変調では、チャンネルクロック周期をＴ、ＲＦ信号の周
期を６Ｔとすると、（１／２）Ｔより大きく（５／２）
Ｔより小さい範囲の任意の幅のパルス信号への変換、１
−７変調では、チャンネルクロック周期をＴ、ＲＦ信号
の周期を４Ｔとすると、（１／２）Ｔより大きく（３／
２）Ｔより小さい範囲の任意の幅のパルス信号ｅ、ｆに
変換するようにしている。

【００１５】これらパルス幅変換回路２２、２４からの
出力ｅ、ｆを、それぞれ位相同期回路（以下、ＰＬＬ回
路と称する。）３、４に与えるようにしている。ＰＬＬ
回路３、４は、変調方式に応じた所定周期の再生クロッ
クｇ、ｈを生成するもので、この場合、２−７変調では
ＲＦ信号の周期６Ｔの１／６周期、１−７変調では、Ｒ
Ｆ信号の周期４Ｔの１／４周期の再生クロックをそれぞ
れ生成するようにしている。

【００１６】また、ＰＬＬ回路３は、立ち下りエッジ検
出回路２１により検出された立ち下がりエッジ信号に同
期して、また、ＰＬＬ回路４は、立ち上りエッジ検出回
路２３により検出された立ち上がりエッジ信号にそれぞ
れ同期してそれぞれ再生クロックを出力するようにして
いる。

【００１７】パルス幅変換回路２２の出力ｅとＰＬＬ回
路３の再生クロックｇを立ち下りエッジデータセパレー
タ５に与え、また、パルス幅変換回路２４の出力ｆとＰ
ＬＬ回路４の再生クロックｈを立ち上りエッジデータセ
パレータ６にそれぞれ与えるようにしている。

【００１８】この場合、立ち下りエッジデータセパレー
タ５は、図２に示すようなＤフリップフロップ５１とイ
ンバータ５２を有し、このフリップフロップ５１のＤ端
子にパルス幅変換回路２２の出力ｅを、ｃｋ端子にイン
バータ５２を介してＰＬＬ回路３の再生クロックｇを与
えることで、該再生クロックの立下がりに再同期させデ
ータセパレートを行ったパルス信号ｉを出力するように
している。また、立ち上りエッジデータセパレータ６に
ついても図２に示すようなＤフリップフロップを有し、
このフリップフロップのＤ端子にパルス幅変換回路２４
の出力ｆを、ｃｋ端子にＰＬＬ回路４の再生クロックｈ
を与えることで、該再生クロックの立下がりに再同期し
データセパレートを行ったパルス信号ｊを出力するよう
にしている。

【００１９】そして、立ち下りエッジデータセパレータ
５および立ち上りエッジデータセパレータ６の出力ｉ、
ｊと、ＰＬＬ回路３、４の再生クロックｇ、ｈをドメイ
ン長補正回路７に与えるようにしている。

【００２０】ドメイン長補正回路７は、図３に示すよう
にＰＬＬ回路３、４の再生クロックの位相を比較する位
相比較器７１の他に、アンドゲート７２、７３、７４、
７５、オアゲート７６、７７、７８、Ｄフリップフロッ
プ７９、８０、インバータ８１、８２を有するもので、
ＰＬＬ回路３の再生クロックｇよりＰＬＬ回路４の再生
クロックｈの位相が進んでいる場合は、立ち下りエッジ
データセパレータ５の出力信号ｉの立上がりエッジを基
準として長さ補正を行い、ＰＬＬ回路３の再生クロック
ｇがＰＬＬ回路４の再生クロックｈより位相が進んでい
る場合は、立ち上りエッジデータセパレータ６の出力信
号ｊの立上がりエッジを基準として長さ補正を行うよう
にしている。

【００２１】そして、これらの補正処理により正しい長
さのエッジ信号ｋ、ｌをオアゲート８に与えるようにし
ている。オアゲート８は、エッジ信号ｋ、ｌを合成して
最終的に正しい長さ情報を持ったデータ信号（ＳＹＤＡ
ＴＡ）を生成し、図示しない復調回路に送出すようにし
ている。

【００２２】また、ドメイン長補正回路７は、ＳＹＤＡ
ＴＡに同期した同期クロック信号（ＳＹＣＬＫ）も出力
するようにしている。次に、以上のように構成した実施
例を図４に示すタイミングチャートに基づいて説明す
る。

【００２３】いま、図示しない記録媒体より光学ヘッド
により再生される情報はＲＦ信号として２値化回路１に
送られ、ここで、飽和レベルに記録された信号中心でス
ライスされ論理レベルの２値化信号ａに変換される。

【００２４】ここで、仮に、記録信号がｄｕｔｙ５０％
の信号であれば、ＲＦ信号は点線で示される様にｄｕｔ
ｙ５０％で再生されるのが理想であるが、実際は、記録
時のレーザパワーの変動、記録媒体の感度のばらつき、
温度依存性などより必ずしも理想的にｄｕｔｙ５０％に
記録できないことがある。

【００２５】図４では、２−７変調の場合のＶＦＯ記録
領域の再生状態を示しており、従って、前記記録時の条
件が理想的であれば、ＲＦ信号は半周期が３Ｔのｄｕｔ
ｙ５０％の信号となるが、ここでは、ＲＦ信号のＬレベ
ル期間が短い側にｄｕｔｙがずれた状態を示している。

【００２６】２値化回路１の２値化信号ａは、エッジ検
出ブロック２の立ち下りエッジ検出回路２１および立ち
上りエッジ検出回路２３に送られ、立ち下りエッジ検出
回路２１よりドメインの立ち下がりエッジ位置に対応し
たエッジ信号ｂが出力され、立ち上りエッジ検出回路２
３よりドメインの立ち上がりエッジ位置に対応したエッ
ジ信号ｃが出力される。

【００２７】これらエッジ信号ｂ、ｃはパルス幅変換回
路２２、２４に各別に与えられると、この場合、２−７
変調で、チャンネルクロック周期をＴ、ＲＦ信号の周期
を６Ｔとすると、（１／２）Ｔより大きく（５／２）Ｔ
より小さい範囲、ここでは（１／２）Ｔより大きく（３
／２）Ｔより小さいパルス幅Ｔｅ、Ｔｆのパルス信号
ｅ、ｆとして変換される。

【００２８】これらパルス信号ｅ、ｆがＰＬＬ回路３、
４に与えられると、これらパルス信号ｅ、ｆにそれぞれ
に同期した再生クロックｇ、ｈが生成される。つまり、
この場合、ＰＬＬ回路３より生成されるクロックｇは、
その立ち上がりエッジがパルス幅変換回路２２の出力ｅ
の立ち上がりエッジと同位相となり、ＰＬＬ回路４より
生成されるクロックｈは、その立ち上がりエッジがパル
ス幅変換回路２４の出力ｆの立ち上がりエッジと同位相
となるように制御される。ここで、ＰＬＬ回路３、４に
て生成される再生クロックｇ、ｈは、変調方式が２−７
変調なので、ＲＦ信号の周期６Ｔの１／６周期のパルス
幅Ｔのクロックとなっている。

【００２９】そして、パルス幅変換回路２２の出力ｅと
ＰＬＬ回路３の再生クロックｇは、立ち下りエッジデー
タセパレータ５に与えられ、また、パルス幅変換回路２
４の出力ｆとＰＬＬ回路４の再生クロックｈは、立ち上
りエッジデータセパレータ６に与えられる。

【００３０】すると、立ち下りエッジデータセパレータ
５では、図２に示すＤフリップフロップ５１のＤ端子に
パルス幅変換回路２２の出力ｅ、ｃｋ端子にインバータ
５２を介してＰＬＬ回路３の再生クロックｇが与えら
れ、パルス幅変換回路２２の出力ｅを再生クロックｇの
立ち下がりエッジで再同期しデータセパレートされた周
期Ｔのパルス信号ｉがＱ端子から出力され、ドメイン長
補正回路７に与えられる。また、立ち上りエッジデータ
セパレータ６についても同様で、パルス幅変換回路２４
の出力ｆを再生クロックｈの立ち下がりエッジで再同期
しデータセパレートされた周期Ｔのパルス信号ｊがＱ端
子から出力され、ドメイン長補正回路７に与えられる。

【００３１】ドメイン長補正回路７では、図３に示すよ
うにＲＦ信号の立ち下がりエッジおよび立ち上がりエッ
ジにそれぞれ同期した再生クロックｇ、ｈが位相比較回
路７１に与えられる。この場合、再生クロックｈの位相
が再生クロックｇの位相より進んでいるので、位相比較
器７１の出力Ф_h がＨレベル、Ф_g がＬレベルとなる。

【００３２】これにより、まず、立ち下りエッジデータ
セパレータ５のパルス信号ｉがアンドゲート７２、オア
ゲート７６を介してそのままパルス信号ｋとして出力さ
れる。このパルス信号ｋの立ち上がりエッジが長さ補正
の基準となる。

【００３３】一方、立ち上りエッジデータセパレータ６
のパルス信号ｊがＤフリップフロップ８０のＤ端子、Ｐ
ＬＬ回路３の再生クロックｇがインバータ８２を介して
同フリップフロップ８０のｃｋ端子に与えられ、パルス
信号ｊを再生クロックｇの立ち下がりエッジで再同期す
ることにより、Ｑ端子の出力がオアゲート７７を介して
パルス信号ｌとして出力される。

【００３４】そして、図１に戻って、ドメイン長補正回
路７から出力されるパルス信号ｋとｌをオアゲート８を
通して合成することにより、最終的に正しい長さ情報を
持ったデータ信号（ＳＹＤＡＴＡ）が生成されることに
なる。

【００３５】この状態では、再生クロックｇがアンドゲ
ート７４、オアゲート７８を介して同期クロック信号
（ＳＹＣＬＫ）として出力される。しかして、このよう
にして生成されたデータ信号（ＳＹＤＡＴＡ）は、後段
の復調回路の２−７変調ＶＦＯ部の３Ｔドメイン長の単
一繰り返し信号の正しい長さとして再生される。また、
データ信号（ＳＹＤＡＴＡ）のエッジに位相の合ったク
ロックは、ＰＬＬ回路３の再生クロックｇとなり、これ
が同期クロック（ＳＹＣＬＫ）として、データ信号（Ｓ
ＹＤＡＴＡ）とともに復調回路に送られる。

【００３６】次に、上述した図４では、ＲＦ信号のＬレ
ベル期間が短い側にｄｕｔｙがずれた状態を述べたが、
図５は、これとは逆に、ＲＦ信号のＨレベル期間が短い
場合について示している。

【００３７】この場合も、２値化回路１の２値化信号ａ
は、エッジ検出ブロック２の立ち下りエッジ検出回路２
１および立ち上りエッジ検出回路２３に送られ、立ち上
りエッジ検出回路２３よりドメインの立ち上がりエッジ
位置に対応したエッジ信号ｃが出力され、立ち下りエッ
ジ検出回路２１よりドメインの立ち下がりエッジ位置に
対応したエッジ信号ｂが出力される。

【００３８】そして、これらエッジ信号ｂ、ｃはパルス
幅変換回路２２、２４に各別に与えられ、パルス幅Ｔ
ｆ、Ｔｅのパルス信号ｆ、ｅとして変換される。また、
これらパルス信号ｆ、ｆがＰＬＬ回路４、３に与えられ
ると、これらパルス信号ｆ、ｅにそれぞれに同期した再
生クロックｈ、ｇが生成される。

【００３９】そして、パルス幅変換回路２４の出力ｆと
ＰＬＬ回路４の再生クロックｈは、立ち上りエッジデー
タセパレータ６に与えられ、パルス幅変換回路２２の出
力ｅとＰＬＬ回路３の再生クロックｇは、立ち下りエッ
ジデータセパレータ５に与えられる。

【００４０】すると、立ち上りエッジデータセパレータ
６よりパルス幅変換回路２４の出力ｆを再生クロックｈ
の立ち下がりエッジで再同期した周期Ｔのパルス信号ｊ
が出力され、同様にして立ち下がりエッジデータセパレ
ータ５よりパルス幅変換回路２２の出力ｅを再生クロッ
クｇの立ち下がりエッジで再同期した周期Ｔのパルス信
号ｉが出力され、これらパルス信号ｊ、ｉは、ドメイン
長補正回路７に与えられる。

【００４１】ドメイン長補正回路７では、図３に示すよ
うにＲＦ信号の立ち下がりエッジおよび立ち上がりエッ
ジにそれぞれ同期した再生クロックｇ、ｈが位相比較回
路７１に与えられる。この場合、再生クロックｇの位相
が再生クロックｈｋ位相より進んでいるので、位相比較
器７１の出力Ф_h がＬレベル、Ф_g がＨレベルとなる。

【００４２】これにより、まず、立ち上りエッジデータ
セパレータ６のパルス信号ｊがアンドゲート７３、オア
ゲート７７を介してパルス信号ｌとして出力される。こ
のパルス信号ｌの立ち上がりエッジが長さ補正の基準と
なる。

【００４３】また、立ち下りエッジデータセパレータ５
のパルス信号ｉがＤフリップフロップ７９のＤ端子、Ｐ
ＬＬ回路４の再生クロックｈがインバータ８１を介して
同フリップフロップ７９のｃｋ端子に与えられ、パルス
信号ｉを再生クロックｈの立ち下がりエッジで再同期す
ることにより、Ｑ端子からの出力がオアゲート７６を介
してパルス信号ｋとして出力される。

【００４４】そして、図１に戻って、ドメイン長補正回
路７から出力されるパルス信号ｋとｌをオアゲート８を
通して合成することにより、最終的に正しい長さ情報を
持ったデータ信号（ＳＹＤＡＴＡ）が生成されることに
なる。

【００４５】一方、この状態では、再生クロックｈがア
ンドゲート７５、オアゲート７８を介して同期クロック
信号（ＳＹＣＬＫ）として出力される。しかして、この
ようにして生成されたデータ信号（ＳＹＤＡＴＡ）は、
後段の復調回路の２−７変調ＶＦＯ部の３Ｔドメイン長
の単一繰り返し信号の正しい長さとして再生される。ま
た、データ信号（ＳＹＤＡＴＡ）のエッジに位相の合っ
たクロックは、ＰＬＬ回路４の再生クロックｈとなり、
同期クロック（ＳＹＣＬＫ）として、データ信号（ＳＹ
ＤＡＴＡ）とともに復調回路に送られる。

【００４６】（第２実施例）ところで、上述したドメイ
ン長補正回路７は、ＲＦ信号の立ち下がりエッジおよび
立ち上がりエッジにそれぞれに対応したクロックｇ、ｈ
の位相が±Π（つまり、クロック１周期±Ｔ／２）の範
囲での補正範囲に制限される。

【００４７】そこで、長さずれが±Ｔ／２の範囲を越え
るような場合は、図１において用いられるドメイン長補
正回路７として図６に示す構成のものが採用される。こ
の場合、図６は、図３と同一部分には同符号を付して示
すもので、アンドゲート７２、７３、７４、７５、オア
ゲート７６、７７、７８、Ｄフリップフロップ７９、８
０、インバータ８１、８２の他に、ｄｕｔｙずれ検出ブ
ロック８３、Ｄフリップフロップ８４、８５を有してい
る。

【００４８】しかして、このように構成において、図７
に示すタイミングチャートに基づいて、まずＲＦ信号が
２値化回路１で２値化信号ａに変換されると、この信号
ａのＬレベル区間とＨレベル区間の長さをＰＬＬ回路３
の再生クロックｇでカウントする。そして、仮にＬレベ
ル区間のカウント数がＨレベル区間のカウント数より少
なければ（図示はこの状態を示している。）、ｄｕｔｙ
ずれ検出ブロック８３の出力Ф_h がＨレベル、Ф_g がＬ
レベルとなる。

【００４９】これにより、まず、立ち下りエッジデータ
セパレータ５のパルス信号ｉがアンドゲート７２、オア
ゲート７６を介してパルス信号ｋとして出力される。こ
のパルス信号ｋの立ち上がりエッジが長さ補正の基準と
なりる。一方、立ち上りエッジデータセパレータ６のパ
ルス信号ｊがＤフリップフロップ８０のＤ端子、ＰＬＬ
回路３の再生クロックｇがインバータ８２を介して同フ
リップフロップ８０のｃｋ端子に与えられ、パルス信号
ｊを再生クロックｇの立ち下がりエッジで再同期するこ
とにより、Ｑ端子からの出力としてパルス信号ｌが出力
され、さらに、このパルス信号ｌがＤフリップフロップ
８４のＤ端子、ＰＬＬ回路３の再生クロックｇがインバ
ータ８２を介して同フリップフロップ８４のｃｋ端子に
与えられ、パルス信号ｌを再生クロックｇの立ち下がり
エッジで再同期することにより、Ｑ端子の出力がオアゲ
ート７７を介してパルス信号ｌ´として出力される。

【００５０】そして、パルス信号ｋとｌ´をオアゲート
８を通して合成することにより、最終的に正しい長さ情
報を持ったデータ信号（ＳＹＤＡＴＡ）が生成されるこ
とになる。

【００５１】このようにして、パルス信号ｉを、そのま
まパルス信号ｋとして出力し、パルス信号ｊを再生クロ
ックｇにより、再生クロックｇの立ち下がりに同期して
２クロック分遅らせ、パルス信号ｌ´として出力するよ
うにしたので、つまり、パルス信号ｉの立上がりを基準
にしてパルス信号ｊの立上がりを後ろにずらすようにし
たので、長さずれが±Ｔ／２の範囲を越える場合にも長
さ補正を行うことができるようになる。

【００５２】なお、信号ａのＬレベル区間とＨレベル区
間の長さが、上述と逆になった場合は、ｄｕｔｙずれ検
出ブロック８３の出力Ф_h がＬレベル、Ф_g がＨレベル
となり、この場合は、パルス信号ｊがそのまま出力さ
れ、パルス信号ｉが再生クロックｈの立ち下がりに同期
して２クロック分遅らされ、パルス信号ｋ´として出力
され、長さ補正を行うことができるようにようになる。
なお、本発明は上記実施例にのみ限定されず、要旨を変
更しない範囲で適宜変形して実施できる。

【００５３】

【発明の効果】以上述べたように本発明によれば、記録
媒体の長穴記録ピットより再生される長穴記録信号の立
ち上がりエッジおよび立ち下がりエッジに対応するエッ
ジ信号が検出されると、これら立ち上がりおよび立ち下
がりエッジ信号にそれぞれ同期した再生クロックが生成
され、さらに、立ち上がりおよび立ち下がりエッジ信号
をこれらエッジ信号に対応する再生クロックの立ち下が
りエッジによりデータセパレートすることでパルス信号
が生成され、この状態で、長穴記録ピットより再生され
る長穴記録信号のＬレベル期間が短いと判断されると、
立ち下がりエッジ信号に応じデータセパレートされたパ
ルス信号により、長穴記録信号の立ち下がりを基準にし
て立ち上がり位置が補正され、また、長穴記録ピットよ
り再生される長穴記録信号のＨレベル期間が短いと判断
されると、立ち上がりエッジ信号に応じてデータセパレ
ートされたパルス信号により、長穴記録信号の立ち上が
りを基準として立ち下がり位置が補正されるようになる
ので、従来のように記憶手段を用いるため再生情報の実
時間性が失われるものに比べ、実時間性を確保した状態
での長穴記録ピットの長さ補正を実現することができ、
ＶＦＯによる同期状態がはずれたか否かを確認するデー
タ再生状態のチェックや、ＶＦＯの同期外れの情報から
欠陥部における情報の欠陥を補正するデータ再生系にフ
ィードバックしてデータ再生を行うことも正確に行うこ
とができるようになる。また、従来の可変遅延回路を使
用して長さ補正を行うものと比べ、これら遅延回路の高
価で複雑な制御を行わずに、純粋に論理処理だけで長さ
補正ができるので、構成が簡単でコスト的に安価にでき
るとともに、ＩＣ化等の高集積化にも適したものを得ら
れるという利点もある。

【図面の簡単な説明】

【図１】本発明の第１実施例の概略構成を示す図。

【図２】第１実施例に用いられるエッジデータセパレー
タの概略構成を示す図。

【図３】第１実施例に用いられるドメイン長補正回路の
概略構成を示す図。

【図４】第１実施例の動作を説明するためのタイムチャ
ート。

【図５】第１実施例の動作を説明するためのタイムチャ
ート。

【図６】本発明の第２実施例に用いられるドメイン長補
正回路の概略構成を示す図。

【図７】第２実施例の動作を説明するためのタイムチャ
ート。

【符号の説明】

１…２値化回路、２…エッジ検出ブロック、２１…立ち
下りエッジ検出回路、２２…パルス幅変換回路、２３…
立ち上りエッジ検出回路、２４…パルス幅変換回路、
３、４…位相同期回路、５…立ち下りエッジデータセパ
レータ、６…立ち上りエッジデータセパレータ、７…ド
メイン長補正回路、７１…位相比較器、７２〜７５…ア
ンドゲート、７６〜７８…オアゲート、７９、８０、８
４、８５…Ｄフリップフロップ、８、８１、８２…イン
バータ、８３…ｄｕｔｙずれ検出ブロック。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 記録媒体の長穴記録ピットより再生され
   る長穴記録信号の立ち上がりエッジおよび立ち下がりエ
   ッジに対応するエッジ信号を検出するエッジ検出手段
   と、 このエッジ検出手段により検出された立ち上がりおよび
   立ち下がりエッジ信号にそれぞれ同期した再生クロック
   を生成する位相同期手段と、 前記エッジ検出手段により検出された立ち上がりおよび
   立ち下がりエッジ信号とこれらエッジ信号に対応する前
   記位相同期手段の再生クロックの立ち下がりエッジによ
   るデータセパレートにより生成されるパルス信号を出力
   するデータセパレート手段と、 前記長穴記録ピットより再生される長穴記録信号のＬレ
   ベル期間が短い場合は、前記立ち下がりエッジ信号に応
   じた前記データセパレート手段のパルス信号により前記
   長穴記録信号の立ち下がりを基準として立ち上がり位置
   を補正するとともに、前記長穴記録ピットより再生され
   る長穴記録信号のＨレベル期間が短い場合は、前記立ち
   上がりエッジ信号に応じた前記データセパレート手段の
   パルス信号により前記長穴記録信号の立ち上がりを基準
   として立ち下がり位置を補正する長穴記録ピット長さ補
   正手段とを具備したことを特徴とする信号再生装置。
2. 【請求項２】 長穴記録ピット長さ補正手段は、前記位
   相同期手段の各再生クロックの位相を比較する位相比較
   手段を有し、 該位相比較手段にて前記立ち上がりエッジ信号に対応す
   る再生クロックが前記立ち下がりエッジ信号に対応する
   再生クロックより位相が進んでいると判断すると、前記
   立ち下がりエッジ信号に応じた前記データセパレート手
   段のパルス信号を補正基準として前記立ち下がりエッジ
   信号に対応する再生クロックと前記立ち上がりエッジ信
   号に応じた前記データセパレート手段のパルス信号によ
   り長さ補正されたパルス信号を生成し、前記位相比較手
   段にて前記立ち下がりエッジ信号に対応する再生クロッ
   クが前記立ち上がりエッジ信号に対応する再生クロック
   より位相が進んでいると判断すると、前記立ち上がりエ
   ッジ信号に応じた前記データセパレート手段のパルス信
   号を補正基準として前記立ち上がりエッジ信号に対応す
   る再生クロックと前記立ち下がりエッジ信号に応じた前
   記データセパレート手段のパルス信号により長さ補正さ
   れたパルス信号を生成することを特徴とする請求項１記
   載の信号再生装置。
3. 【請求項３】 長穴記録ピット長さ補正手段は、前記位
   相同期手段での立ち下がりエッジ信号または立ち上がり
   エッジ信号に対応する再生クロックをカウントするデュ
   ーティずれ検出手段を有し、 前記カウント値が前記長穴記録ピットより再生される長
   穴記録信号のＬレベル期間が短いものに相当すると、前
   記立ち下がりエッジ信号に応じた前記データセパレート
   手段のパルス信号を補正基準として前記立ち下がりエッ
   ジ信号に対応する再生クロックと前記立ち上がりエッジ
   信号に応じた前記データセパレート手段のパルス信号に
   より長さ補正されたパルス信号を生成し、前記カウント
   値が前記長穴記録ピットより再生される長穴記録信号の
   Ｈレベル期間が短いものに相当すると、前記立ち上がり
   エッジ信号に応じた前記データセパレート手段のパルス
   信号を補正基準として前記立ち上がりエッジ信号に対応
   する再生クロックと前記立ち下がりエッジ信号に応じた
   前記データセパレート手段のパルス信号により長さ補正
   されたパルス信号を生成することを特徴とする請求項１
   記載の信号再生装置。