JPH07122067A

JPH07122067A - 半導体記憶装置

Info

Publication number: JPH07122067A
Application number: JP5285957A
Authority: JP
Inventors: Yoshinori Matsumoto; 美紀松本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-10-20
Filing date: 1993-10-20
Publication date: 1995-05-12
Anticipated expiration: 2017-04-22
Also published as: JP3276487B2

Abstract

(57)【要約】【目的】アドレスマルチプレックス方式を採るシンク
ロナスＤＲＡＭ等のアドレスセットアップ時間及びホー
ルド時間を短縮し、その高速化を推進する。【構成】アドレスマルチプレックス方式を採るシンク
ロナスＤＲＡＭ等において、アドレス入力端子Ａ０〜Ａ
ｉに近接して配置されクロック信号ＣＬＫの立ち上がり
を受けて選択的に有効レベルとされる内部制御信号ＰＬ
Ｂに従ってアドレス入力端子Ａ０〜Ａｉを介して入力さ
れるＸアドレス信号又はＹアドレス信号を取り込み保持
するプリアドレスバッファＰＢを設け、その後段に、内
部制御信号ＲＬ又はＣＬに従ってプリアドレスバッファ
ＰＢに保持されるＸアドレス信号又はＹアドレス信号を
取り込み保持するロウアドレスバッファＲＢ及びカラム
アドレスバッファＣＢを設ける。これにより、アドレス
入力端子Ａ０〜Ａｉを介して入力されるＸアドレス信号
及びＹアドレス信号を、まず最適配置されたプリアドレ
スバッファＰＢに取り込んだ後、それぞれの条件下で最
適配置されたロウアドレスバッファＲＢ及びカラムアド
レスバッファＣＢに取り込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、アドレスマルチプレックス方式を採るシン
クロナスＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡ
ｃｃｅｓｓＭｅｍｏｒｙ：ダイナミック型ランダムア
クセスメモリ）ならびにそのサイクルタイムの高速化に
利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】その動作が所定のクロック信号に従って
同期化されるいわゆるシンクロナスＤＲＡＭがある。シ
ンクロナスＤＲＡＭは、メモリアレイの行選択に供され
るＸアドレス信号と列選択に供されるＹアドレス信号と
が共通の外部端子を介して時分割的に入力されるいわゆ
るアドレスマルチプレックス方式を採る。

【０００３】アドレスマルチプレックス方式を採るシン
クロナスＤＲＡＭについては、例えば、１９９３年１月
１８日、株式会社日立製作所発行の『ＨＭ５２１６８０
０，ＨＭ５４１６８００シリーズデータブック』に記
載されている。

【０００４】

【発明が解決しようとする課題】アドレスマルチプレッ
クス方式を採る従来のシンクロナスＤＲＡＭは、図４に
例示されるように、その入力端子がアドレス入力のため
の共通外部端子つまりアドレス入力端子Ａ０〜Ａｉに共
通結合されるロウアドレスバッファＲＢ及びカラムアド
レスバッファＣＢを含む。アドレス入力端子Ａ０〜Ａｉ
を介して時分割的に入力されるＸアドレス信号は、図５
に例示されるように、内部制御信号ＲＬのハイレベルへ
の立ち上がりを受けてロウアドレスバッファＲＢに取り
込まれ、Ｙアドレス信号は、内部制御信号ＣＬの立ち上
がりを受けてカラムアドレスバッファＣＢに取り込まれ
る。内部制御信号ＲＬは、クロック信号ＣＬＫの立ち上
がりエッジにおいてロウアドレスストローブ信号ＲＡＳ
Ｂ（ここで、それが有効とされるとき選択的にロウレベ
ルとされるいわゆる反転信号等については、その名称の
末尾にＢを付して表す。以下同様）がロウレベルとされ
ていることを条件に選択的にハイレベルとされ、内部制
御信号ＣＬは、クロック信号ＣＬＫの立ち上がりエッジ
においてカラムアドレスストローブ信号ＣＡＳＢがロウ
レベルとされていることを条件に選択的にハイレベルと
される。

【０００５】ところが、本願発明者等は、シンクロナス
ＤＲＡＭのさらなる高速化を図ろうとして次のような問
題点に直面した。すなわち、シンクロナスＤＲＡＭは、
前述のように、その動作がクロック信号ＣＬＫに従って
同期化され、その主な入出力仕様は、クロック信号ＣＬ
Ｋの立ち上がりエッジを基準にして規定される。しか
し、クロック信号ＣＬＫとアドレス入力端子Ａ０〜Ａｉ
を介して入力されるＸアドレス信号及びＹアドレス信号
との間の時間関係に着目した場合、クロック信号ＣＬＫ
がハイレベルとされてから内部制御信号ＲＬ及びＣＬが
ハイレベルとされるまでにはタイミング発生回路の対応
する論理ゲートの伝達遅延時間等に相当する遅延時間ｔ
ｄｒ又はｔｄｃが必要とされるとともに、ロウアドレス
バッファＲＢ及びカラムアドレスバッファＣＢがそれぞ
れの条件下で最適配置されるためにその配置位置やビッ
ト間バラツキに起因する比較的大きなスキューが発生す
る。この結果、クロック信号ＣＬＫとＸアドレス信号つ
まりロウアドレスＲＡＤ又はＹアドレス信号つまりカラ
ムアドレスＣＡＤとの間に比較的大きなセットアップ時
間ｔ_AS及びホールド時間ｔ_AHが必要となり、これによっ
てシンクロナスＤＲＡＭのサイクルタイムの高速化が制
約を受けるものである。

【０００６】この発明の目的は、アドレスマルチプレッ
クス方式を採るシンクロナスＤＲＡＭ等のアドレスセッ
トアップ時間及びアドレスホールド時間を短縮し、その
サイクルタイムの高速化を推進することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、行選択に供されるＸアドレス
信号と列選択に供されるＹアドレス信号とが共通のアド
レス入力端子を介して時分割的に入力されるアドレスマ
ルチプレックス方式を採りかつその動作が所定のクロッ
ク信号に従って同期化されるシンクロナスＤＲＡＭ等に
おいて、アドレス入力端子に近接して配置されクロック
信号の立ち上がりを受けて選択的に有効レベルとされる
第１の内部制御信号に従ってアドレス入力端子を介して
入力されるＸアドレス信号又はＹアドレス信号を取り込
み保持するプリアドレスバッファを設け、その後段に、
クロック信号の有効レベルへの変化時点においてすでに
ロウアドレスストローブ信号又はカラムアドレスストロ
ーブ信号が有効レベルとされているのを受けてそれぞれ
選択的に有効レベルとされる第２又は第３の内部制御信
号に従ってプリアドレスバッファに保持されるＸアドレ
ス信号又はＹアドレス信号を取り込み保持するロウアド
レスバッファ及びカラムアドレスバッファを設ける。

【０００９】

【作用】上記した手段によれば、アドレス入力端子を介
して時分割的に入力されるＸアドレス信号及びＹアドレ
ス信号をまず最適配置されたプリアドレスバッファに取
り込んだ後、それぞれの条件下で最適配置されたロウア
ドレスバッファ及びカラムアドレスバッファに伝達でき
るため、クロック信号に対するＸアドレス信号及びＹア
ドレス信号のセットアップ時間及びホールド時間を短縮
し、シンクロナスＤＲＡＭ等のサイクルタイムの高速化
を推進することができる。

【００１０】

【実施例】図１には、この発明が適用されたシンクロナ
スＤＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のシンクロナスＤＲＡＭの一実施例
の信号波形図が示されている。これらの図をもとに、こ
の実施例のシンクロナスＤＲＡＭの構成及び動作ならび
にその特徴について説明する。なお、図１の各ブロック
を構成する回路素子は、特に制限されないが、公知のＭ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板面
上に形成される。

【００１１】図１において、この実施例のシンクロナス
ＤＲＡＭは、２個のバンクＢＡＮＫ０及びＢＡＮＫ１を
備え、これらのバンクのそれぞれは、レイアウト面積の
大半を占めて配置されるメモリアレイと、その直接周辺
回路となるロウアドレスデコーダＲＤ，センスアンプＳ
Ａ及びカラムアドレスデコーダＣＤとを含む。

【００１２】ここで、バンクＢＡＮＫ０及びＢＡＮＫ１
を構成するメモリアレイＭＡＲＹのそれぞれは、図の垂
直方向に平行して配置される複数のワード線と、水平方
向に平行して配置される複数の相補ビット線とを含む。
これらのワード線及び相補ビット線の交点には、情報蓄
積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる多
数のダイナミック型メモリセルが格子状に配置される。

【００１３】バンクＢＡＮＫ０及びＢＡＮＫ１のメモリ
アレイＭＡＲＹを構成するワード線は、対応するロウア
ドレスデコーダＲＤにそれぞれ結合され、択一的に選択
状態とされる。ロウアドレスデコーダＲＤには、ロウア
ドレスバッファＲＢからその最上位ビットを除くｉビッ
トの内部アドレス信号Ｘ０〜Ｘｉ−１が共通に供給さ
れ、タイミング発生回路ＴＧから図示されない内部制御
信号ＲＧ０及びＲＧ１がそれぞれ供給される。また、ロ
ウアドレスバッファＲＢには、プリアドレスバッファＰ
Ｂから内部アドレス信号Ｐ０〜Ｐｉが供給され、リフレ
ッシュアドレスカウンタＲＦＣからリフレッシュアドレ
ス信号Ｒ０〜Ｒｉが供給される。ロウアドレスバッファ
ＲＢには、さらにタイミング発生回路ＴＧから内部制御
信号ＲＬ（第２の内部制御信号）及びＲＦが供給され
る。リフレッシュアドレスカウンタＲＦＣには、タイミ
ング発生回路ＴＧから内部制御信号ＲＣが供給される。
なお、内部制御信号ＲＧ０及びＲＧ１は、バンク選択回
路ＢＳからタイミング発生回路ＴＧに供給されるバンク
選択信号ＢＳ０及びＢＳ１に従って選択的に形成され、
これらのバンク選択信号ＢＳ０及びＢＳ１は、ロウアド
レスバッファＲＢからバンク選択回路ＢＳに供給される
最上位ビットの内部アドレス信号Ｘｉに従って選択的に
形成される。また、ロウアドレスバッファＲＢは、バン
クＢＡＮＫ０及びＢＡＮＫ１のロウアドレスデコーダＲ
ＤやリフレッシュアドレスカウンタＲＦＣとの間の距離
が極力短くなるように最適配置される。

【００１４】この実施例において、シンクロナスＤＲＡ
Ｍは、その動作がクロック信号ＣＬＫに従って同期化さ
れ、メモリアレイの行選択に供されるＸアドレス信号Ａ
Ｘ０〜ＡＸｉと列選択に供されるＹアドレス信号ＡＹ０
〜ＡＹｉとが共通の外部端子つまりアドレス入力端子Ａ
０〜Ａｉを介して時分割的に入力されるアドレスマルチ
プレックス方式を採る。アドレス入力端子Ａ０〜Ａｉに
は、図２に示されるように、クロック信号ＣＬＫの最初
の立ち上がりエッジに同期してロウアドレスＲＡＤを指
定するＸアドレス信号ＡＸ０〜ＡＸｉが入力され、クロ
ック信号ＣＬＫの次の立ち上がりエッジに同期してカラ
ムアドレスＣＡＤを指定するＹアドレス信号ＡＹ０〜Ａ
Ｙｉが入力される。プリアドレスバッファＰＢには、ア
ドレス入力端子Ａ０〜Ａｉを介してこれらのＸアドレス
信号ＡＸ０〜ＡＸｉならびにＹアドレス信号ＡＹ０〜Ａ
Ｙｉが供給され、タイミング発生回路ＴＧから反転内部
制御信号ＰＬＢ（第１の内部制御信号）が供給される。
なお、プリアドレスバッファＰＢは、アドレス入力端子
Ａ０〜Ａｉに近接して配置され、これらのアドレス入力
端子との間の距離が極力短くなるように最適配置され
る。

【００１５】ここで、反転内部制御信号ＰＬＢは、図２
に示されるように、クロック信号ＣＬＫの有効レベルつ
まりハイレベルへの変化を受けて選択的に有効レベルつ
まりロウレベルとされる。また、内部制御信号ＲＬは、
クロック信号ＣＬＫのハイレベルへの変化時点ですでに
ロウアドレスストローブ信号ＲＡＳＢが有効レベルつま
りロウレベルとされているのを受けて選択的に有効レベ
ルつまりハイレベルとされるが、クロック信号ＣＬＫの
ハイレベルへの立ち上がりから内部制御信号ＲＬの立ち
上がりまでの時間は比較的余裕をもって設定される。さ
らに、内部制御信号ＲＦは、シンクロナスＤＲＡＭがリ
フレッシュモードとされるとき選択的にハイレベルとさ
れ、内部制御信号ＲＣは、シンクロナスＤＲＡＭがリフ
レッシュモードとされるとき所定のタイミングでハイレ
ベルとされる。

【００１６】プリアドレスバッファＰＢは、シンクロナ
スＤＲＡＭが通常の動作モードとされるとき、アドレス
入力端子Ａ０〜Ａｉを介して入力されるＸアドレス信号
ＡＸ０〜ＡＸｉあるいはＹアドレス信号ＡＹ０〜ＡＹｉ
を反転内部制御信号ＰＬＢのロウレベルへの立ち下がり
変化を受けて取り込み、保持するとともに、内部アドレ
ス信号Ｐ０〜ＰｉとしてロウアドレスバッファＲＢ及び
カラムアドレスバッファＣＢに伝達する。また、リフレ
ッシュアドレスカウンタＲＦＣは、シンクロナスＤＲＡ
Ｍがリフレッシュモードとされるとき、内部制御信号Ｒ
Ｃに従って歩進動作を行い、リフレッシュアドレス信号
Ｒ０〜Ｒｉを形成する。

【００１７】一方、ロウアドレスバッファＲＢは、シン
クロナスＤＲＡＭが通常の動作モードとされ内部制御信
号ＲＦがロウレベルとされるとき、プリアドレスバッフ
ァＰＢから供給される内部アドレス信号Ｐ０〜Ｐｉつま
りはＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＲＬ
に従って取り込み、保持する。また、シンクロナスＤＲ
ＡＭがリフレッシュモードされ内部制御信号ＲＦがハイ
レベルとされるとき、リフレッシュアドレスカウンタＲ
ＦＣから供給されるリフレッシュアドレス信号Ｒ０〜Ｒ
ｉを内部制御信号ＲＬに従って取り込み、保持する。そ
して、これらのＸアドレス信号又はリフレッシュアドレ
ス信号をもとに、内部アドレス信号Ｘ０〜Ｘｉを形成す
る。このうち、最上位ビットの内部アドレス信号Ｘｉは
バンク選択回路ＢＳに供給され、他の内部アドレス信号
Ｘ０〜Ｘｉ−１はバンクＢＡＮＫ０及びＢＡＮＫ１のロ
ウアドレスデコーダＲＤに共通に供給される。

【００１８】バンク選択回路ＢＳは、ロウアドレスバッ
ファＲＢから供給される最上位ビットの内部アドレス信
号Ｘｉをデコードして、対応するバンク選択信号ＢＳ０
及びＢＳ１を選択的に形成し、タイミング発生回路ＴＧ
及びデータ入出力回路ＩＯ等に供給する。また、バンク
ＢＡＮＫ０及びＢＡＮＫ１のロウアドレスデコーダＲＤ
は、内部制御信号ＲＧ０又はＲＧ１がハイレベルとされ
ることで選択的に動作状態とされ、内部アドレス信号Ｘ
０〜Ｘｉ−１をデコードして、対応するメモリアレイＭ
ＡＲＹのワード線を択一的にハイレベルの選択状態とす
る。

【００１９】次に、バンクＢＡＮＫ０及びＢＡＮＫ１の
メモリアレイＭＡＲＹを構成する相補ビット線は、対応
するセンスアンプＳＡに結合される。これらのセンスア
ンプＳＡには、対応するカラムアドレスデコーダＣＤか
ら所定ビットのビット線選択信号が供給され、タイミン
グ発生回路ＴＧから図示されない内部制御信号ＰＡ０又
はＰＡ１がそれぞれ供給される。なお、内部制御信号Ｐ
Ｌ０及びＰＬ１は、バンク選択信号ＢＳ０及びＢＳ１に
従って選択的に形成される。

【００２０】バンクＢＡＮＫ０及びＢＡＮＫ１のセンス
アンプＳＡは、対応するメモリアレイＭＡＲＹの各相補
ビット線に対応して設けられる複数の単位回路をそれぞ
れ含み、これらの単位回路のそれぞれは、一対のＣＭＯ
Ｓインバータが交差接続されてなる単位増幅回路と一対
のスイッチＭＯＳＦＥＴとを含む。このうち、各単位回
路の単位増幅回路には、対応する内部制御信号ＰＡ０又
はＰＡ１に従って選択的にオン状態とされる一対の駆動
ＭＯＳＦＥＴを介して、回路の電源電圧及び接地電位が
選択的に供給される。また、各単位回路のスイッチＭＯ
ＳＦＥＴのゲートは１６対ごとにそれぞれ共通結合さ
れ、対応するカラムアドレスデコーダＣＤから対応する
上記ビット線選択信号が共通に供給される。

【００２１】これにより、センスアンプＳＡの各単位回
路を構成する単位増幅回路は、対応する内部制御信号Ｐ
Ａ０又はＰＡ１がハイレベルとされることで選択的にか
つ一斉に動作状態とされ、対応するメモリアレイＭＡＲ
Ｙの選択されたワード線に結合される複数のメモリセル
から対応する相補ビット線を介して出力される微小読み
出し信号を増幅して、ハイレベル又はロウレベルの２値
読み出し信号とする。また、センスアンプＳＡの各単位
回路を構成するスイッチＭＯＳＦＥＴ対は、対応するビ
ット線選択信号がハイレベルとされることで１６対ずつ
選択的にオン状態とされ、対応するメモリアレイＭＡＲ
Ｙの対応する１６組の相補ビット線と相補共通データ線
ＣＤ００＊〜ＣＤ０１５＊あるいはＣＤ１０＊〜ＣＤ１
１５＊（ここで、例えば非反転共通データ線ＣＤ００Ｔ
及び反転共通データ線ＣＤ００Ｂをあわせて相補ビット
線ＣＤ００＊のように＊を付して表す。また、それが有
効とされるとき選択的にハイレベルとされる非反転信号
等については、その名称の末尾にＴを付して表す。以下
同様）とを選択的に接続状態とする。

【００２２】バンクＢＡＮＫ０及びＢＡＮＫ１のカラム
アドレスデコーダＣＤには、カラムアドレスバッファＣ
Ｂからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが共
通に供給され、タイミング発生回路ＴＧから対応する図
示されない内部制御信号ＣＧ０及びＣＧ１がそれぞれ供
給される。また、カラムアドレスバッファＣＢには、プ
リアドレスバッファＰＢからｉ＋１ビットの内部アドレ
ス信号Ｐ０〜Ｐｉが供給され、タイミング発生回路ＴＧ
から内部制御信号ＣＬ（第３の内部制御信号）が供給さ
れる。なお、内部制御信号ＣＧ０及びＣＧ１は、カラム
アドレスストローブ信号ＣＡＳＢに同期して再度入力さ
れる最上位ビットのアドレス信号つまりバンク選択信号
ＢＳ０及びＢＳ１に従って選択的に形成される。また、
カラムアドレスバッファＣＢは、バンクＢＡＮＫ０及び
ＢＡＮＫ１のカラムアドレスデコーダＣＤとの間の距離
が極力短くなるように最適配置される。

【００２３】この実施例において、内部制御信号ＣＬ
は、図２に示されるように、クロック信号ＣＬＫのハイ
レベルへの変化時点ですでにカラムアドレスストローブ
信号ＣＡＳＢが有効レベルつまりロウレベルとされてい
るのを受けて選択的に有効レベルつまりハイレベルとさ
れるが、クロック信号ＣＬＫのハイレベルへの立ち上が
りから内部制御信号ＣＬの立ち上がりまでの時間は比較
的余裕をもって設定される。また、シンクロナスＤＲＡ
Ｍは、選択されたワード線に結合される複数のメモリセ
ルの読み出しデータを連続出力するバーストモードを有
し、カラムアドレスバッファＣＢは、このバーストモー
ドにおいて一連のメモリセルに対応するカラムアドレス
を順次指定するためのバーストカウンタを含む。

【００２４】カラムアドレスバッファＣＢは、プリアド
レスバッファＰＢから供給される内部アドレス信号Ｐ０
〜ＰｉつまりはＹアドレス信号ＡＹ０〜ＡＹｉを内部制
御信号ＣＬに従って取り込み、保持するとともに、これ
らのＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙ
ｉを形成し、各バンクのカラムアドレスデコーダＣＤに
供給する。また、シンクロナスＤＲＡＭがバーストモー
ドとされるとき、取り込んだＹアドレス信号ＡＹ０〜Ａ
Ｙｉを先頭アドレスとして歩進動作を行い、連続アクセ
スされる一連のメモリセルのカラムアドレスを指定す
る。

【００２５】バンクＢＡＮＫ０及びバンクＢＡＮＫ１の
カラムアドレスデコーダＣＤは、対応する内部制御信号
ＣＧ０又はＣＧ１がハイレベルとされることで選択的に
動作状態とされる。この動作状態において、各カラムア
ドレスデコーダＣＤは、カラムアドレスバッファＣＢか
ら供給される内部アドレス信号Ｙ０〜Ｙｉをデコードし
て、対応するビット線選択信号を択一的にハイレベルと
する。

【００２６】バンクＢＡＮＫ０及びＢＡＮＫ１を構成す
るメモリアレイＭＡＲＹの指定された１６組の相補ビッ
ト線がそれぞれ選択的に接続状態とされる相補共通デー
タ線ＣＤ００＊〜ＣＤ０１５＊ならびにＣＤ１０＊〜Ｃ
Ｄ１１５＊は、データ入出力回路ＩＯに結合される。デ
ータ入出力回路ＩＯには、バンク選択回路ＢＳからバン
ク選択信号ＢＳ０及びＢＳ１が供給され、タイミング発
生回路ＴＧから内部制御信号ＭＵ及びＭＬが供給され
る。なお、内部制御信号ＭＵは、クロック信号ＣＬＫの
立ち上がりエッジにおいてデータマスク信号ＤＱＭＵが
ハイレベルとされることで選択的にハイレベルとされ、
内部制御信号ＭＬは、データマスク信号ＤＱＭＬがハイ
レベルとされることで選択的にハイレベルとされる。ま
た、バンク選択信号ＢＳ０及びＢＳ１は、カラムアドレ
スストローブ信号ＣＡＳＢに同期して入力される最上位
ビットのアドレス信号に従って選択的に形成される。

【００２７】データ入出力回路ＩＯは、相補共通データ
線ＣＤ００＊〜ＣＤ０１５＊ならびにＣＤ１０＊〜ＣＤ
１１５＊に対応して設けられるそれぞれ３２個のライト
アンプ及びメインアンプと、それぞれ１６個のデータ入
力バッファ及びデータ出力バッファとを含む。このう
ち、各ライトアンプの出力端子とメインアンプの入力端
子は、対応する相補共通データ線ＣＤ００＊〜ＣＤ０１
５＊あるいはＣＤ１０＊〜ＣＤ１１５にそれぞれ共通結
合される。また、各ライトアンプの入力端子は、２個ず
つ対応するデータ入力バッファの出力端子に共通結合さ
れ、各データ入力バッファの入力端子は、対応するデー
タ入出力端子Ｄ０〜Ｄ１５に結合される。さらに、各メ
インアンプの出力端子は、２個ずつ対応するデータ出力
バッファの入力端子に共通結合され、各データ出力バッ
ファの出力端子は、対応するデータ入出力端子Ｄ０〜Ｄ
１５に結合される。バンクＢＡＮＫ０に対応するライト
アンプ及びメインアンプには、バンク選択信号ＢＳ０が
共通に供給され、バンクＢＡＮＫ１に対応するライトア
ンプ及びメインアンプには、バンク選択信号ＢＳ１が共
通に供給される。また、下位８ビットのデータ入出力端
子Ｄ０〜Ｄ７に対応するライトアンプ及びデータ出力バ
ッファには、内部制御信号ＭＬが共通に供給され、上位
８ビットのデータ入出力端子Ｄ８〜Ｄ１５に対応するラ
イトアンプ及びデータ出力バッファには、内部制御信号
ＭＵが共通に供給される。

【００２８】データ入出力回路ＩＯの各データ入力バッ
ファは、シンクロナスＤＲＡＭが書き込みモードで選択
状態とされるとき対応するデータ入出力端子Ｄ０〜Ｄ１
５を介して供給される１６ビットの書き込みデータを取
り込み、対応する２個のライトアンプにそれぞれ伝達す
る。また、各ライトアンプは、対応するバンク選択信号
ＢＳ０又はＢＳ１がハイレベルとされかつ対応する内部
制御信号ＭＵ又はＭＬがロウレベルとされることで選択
的に動作状態とされ、対応するデータ入力バッファから
伝達される書き込みデータを所定の相補書き込み信号と
した後、対応する相補共通データ線ＣＤ００＊〜ＣＤ０
１５＊あるいはＣＤ１０＊〜ＣＤ１１５＊を介してバン
クＢＡＮＫ０又はＢＡＮＫ１のメモリアレイＭＡＲＹの
選択された１６個のメモリセルに８個ずつ選択的に書き
込む。

【００２９】一方、データ入出力回路ＩＯの各メインア
ンプは、シンクロナスＤＲＡＭが読み出しモードで選択
状態とされるとき、対応するバンク選択信号ＢＳ０又は
ＢＳ１がハイレベルとされることで選択的に動作状態と
される。この動作状態において、各メインアンプは、バ
ンクＢＡＮＫ０又はＢＡＮＫ１のメモリアレイＭＡＲＹ
の選択された１６個のメモリセルから対応する相補共通
データ線ＣＤ００＊〜ＣＤ０１５＊あるいはＣＤ１０＊
〜ＣＤ１１５＊を介して出力される２値読み出し信号を
さらに増幅して、対応するデータ出力バッファに伝達す
る。また、各データ出力バッファは、対応する内部制御
信号ＭＵ又はＭＬがロウレベルとされることで一斉に又
は８個ずつ選択的に動作状態とされ、対応するメインア
ンプから伝達される読み出しデータをさらに増幅した
後、対応するデータ入出力端子Ｄ０〜Ｄ１５を介してシ
ンクロナスＤＲＡＭの外部に出力する。なお、データ入
出力回路ＩＯは、読み出しデータをクロック信号ＣＬＫ
の指定サイクルだけ選択的に遅延して出力するためのＣ
ＡＳレイテンシー制御回路を含む。

【００３０】以上の結果、この実施例のシンクロナスＤ
ＲＡＭは、指定されたバンクＢＡＮＫ０又はＢＡＮＫ１
に対して１６ビットの記憶データを同時に入力又は出力
するいわゆる２バンク×１６ビット構成のメモリとされ
るが、記憶データの入力及び出力動作は、データマスク
信号ＤＱＭＵ及びＤＱＭＬつまりは内部制御信号ＭＵ及
びＭＬに従って８ビット単位で選択的に禁止することが
できる。

【００３１】タイミング発生回路ＴＧは、外部から供給
されるクロック信号ＣＬＫと、起動制御信号となるクロ
ックイネーブル信号ＣＫＥ，チップ選択信号ＣＳＢ，ロ
ウアドレスストローブ信号ＲＡＳＢ，カラムアドレスス
トローブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢな
らびにデータマスク信号ＤＱＭＵ及びＤＱＭＬと、バン
ク選択回路ＢＳから供給されるバンク選択信号ＢＳ０及
びＢＳ１とをもとに上記各種内部制御信号を選択的に形
成し、各部に供給する。

【００３２】ところで、この実施例のシンクロナスＤＲ
ＡＭは、前述のように、アドレス入力端子Ａ０〜Ａｉを
介して時分割的に入力されるＸアドレス信号ＡＸ０〜Ａ
ＸｉあるいはＹアドレス信号ＡＹ０〜ＡＹｉを内部制御
信号ＰＬに従って取り込み保持するプリアドレスバッフ
ァＰＢを備え、ロウアドレスバッファＲＢ及びカラムア
ドレスバッファＣＢは、対応する内部制御信号ＲＬ又は
ＣＬに従ってプリアドレスバッファＰＢに保持されるＸ
アドレス信号ＡＸ０〜ＡＸｉあるいはＹアドレス信号Ａ
Ｙ０〜ＡＹｉを取り込む。この実施例において、プリア
ドレスバッファＰＢは、アドレス入力端子Ａ０〜Ａｉと
の間の距離が極力短くなるように最適配置され、ロウア
ドレスバッファＲＢ及びカラムアドレスデコーダＣＤ
は、バンクＢＡＮＫ０及びＢＡＮＫ１のロウアドレスデ
コーダＲＤ等又はカラムアドレスデコーダＣＤとの間の
距離が極力短くなるように最適配置される。また、内部
制御信号ＰＬは、クロック信号ＣＬＫの立ち上がり変化
を受けて選択的に有効レベルとされ、内部制御信号ＲＬ
及びＣＬは、クロック信号の立ち上がりエッジにおいて
ロウアドレスストローブ信号又はカラムアドレスストロ
ーブ信号がロウレベルとされているのを受けてそれぞれ
選択的に有効レベルとされる。

【００３３】これらのことから、この実施例のシンクロ
ナスＤＲＡＭでは、ロウアドレスバッファＲＢ及びカラ
ムアドレスバッファＣＢがそれぞれの条件下で最適配置
されかつその出力信号つまり内部アドレス信号Ｘ０〜Ｘ
ｉならびにＹ０〜Ｙｉには、図２に示されるように、各
アドレスバッファの配置位置やビット間バラツキに起因
する比較的大きなスキューが生じるにもかかわらず、ク
ロック信号ＣＬＫの立ち上がりエッジとＸアドレス信号
ＡＸ０〜ＡＸｉならびにＡＹ０〜ＡＹｉとの間のタイミ
ング条件は、最適配置されたプリアドレスバッファＰＢ
への伝達時間のみに対応するものとなり、プリアドレス
バッファＰＢを備えない従来のシンクロナスＤＲＡＭに
比較して充分に短縮される。この結果、相応してクロッ
ク信号ＣＬＫに対するＸアドレス信号ＡＸ０〜ＡＸｉな
らびにＹアドレス信号ＡＹ０〜ＡＹｉのセットアップ時
間ｔ_AS及びホールド時間ｔ_AHを短縮し、シンクロナスＤ
ＲＡＭのサイクルタイムの高速化を推進することができ
るものとなる。

【００３４】図３には、図１のシンクロナスＤＲＡＭを
応用したコンピュータシステムの一実施例のブロック図
が示されている。同図をもとに、この実施例のシンクロ
ナスＤＲＡＭの応用例とその特徴について説明する。

【００３５】図３において、この実施例のコンピュータ
システムは、いわゆるストアドプログラム方式の中央処
理装置ＣＰＵをその基本構成要素とする。中央処理装置
ＣＰＵには、特に制限されないが、システムバスＳＢＵ
Ｓを介して、通常のスタティック型ＲＡＭからなるラン
ダムアクセスメモリＲＡＭ１と、この発明が適用された
シンクロナスＤＲＡＭからなるランダムアクセスメモリ
ＲＡＭ２とが結合される。システムバスＳＢＵＳには、
さらにマスクＲＯＭ等からなるリードオンリーメモリＲ
ＯＭ，ディスプレイ制御装置ＤＰＹＣ，周辺装置コント
ローラＰＥＲＣならびに電源装置ＰＯＷＳが結合され
る。また、ディスプレイ制御装置ＤＰＹＣには、ディス
プレイ装置ＤＰＹが結合され、周辺装置コントローラＰ
ＥＲＣにはキーボードＫＢＤ及び外部記憶装置ＥＸＭが
結合される。

【００３６】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに格納された制御プログラムに従ってス
テップ動作し、コンピュータシステムの各部を制御・統
轄する。また、ランダムアクセスメモリＲＡＭ１は、例
えばキャッシュメモリ等として使用され、ランダムアク
セスメモリＲＡＭ２は、例えばリードオンリーメモリＲ
ＯＭから中央処理装置ＣＰＵに伝達される制御プログラ
ムや演算データ等を一時的に格納し、中継するバッファ
メモリとして使用される。

【００３７】一方、ディスプレイ制御装置ＤＰＹＣは、
画像メモリＶＲＡＭを内蔵し、ディスプレイ装置ＤＰＹ
の表示制御に供される。また、周辺装置コントローラＰ
ＥＲＣは、キーボードＫＢＤ及び外部記憶装置ＥＸＭ等
の各種周辺装置を制御・統轄し、電源装置ＰＯＷＳは、
所定の入力交流電圧をもとに安定した所定の直流電源電
圧を形成してコンピュータシステムの各部に供給する。

【００３８】この実施例において、ランダムアクセスメ
モリＲＡＭ２を構成するシンクロナスＤＲＡＭは、前述
のように、プリアドレスバッファＰＢを備え、クロック
信号ＣＬＫに対するＸアドレス信号ＡＸ０〜ＡＸｉなら
びにＹアドレス信号ＡＹ０〜ＡＹｉのセットアップ時間
及びホールド時間が短縮されることによってそのサイク
ルタイムの高速化が図られる。この結果、ランダムアク
セスメモリＲＡＭ２の高速化が図られ、これによってラ
ンダムアクセスメモリＲＡＭ２を含むコンピュータシス
テムの高速化が推進されるものとなる。なお、ディスプ
レイ制御装置ＤＰＹＣの画像メモリＶＲＡＭをあわせて
シンクロナスＤＲＡＭにより構成することで、コンピュ
ータシステムのさらなる高速化を推進できる。

【００３９】以上の本実施例に示されるように、この発
明をアドレスマルチプレックス方式を採るシンクロナス
ＤＲＡＭ等の半導体記憶装置に適用することで、次のよ
うな作用効果を得ることができる。すなわち、（１）行選択に供されるＸアドレス信号と列選択に供さ
れるＹアドレス信号とが共通のアドレス入力端子を介し
て時分割的に入力されるアドレスマルチプレックス方式
を採りかつその動作が所定のクロック信号に従って同期
化されるシンクロナスＤＲＡＭ等において、アドレス入
力端子に近接して配置されクロック信号の立ち上がりを
受けて選択的に有効レベルとされる第１の内部制御信号
に従ってアドレス入力端子を介して入力されるＸアドレ
ス信号又はＹアドレス信号を取り込み保持するプリアド
レスバッファを設け、その後段に、クロック信号の有効
レベルへの変化時点においてロウアドレスストローブ信
号又はカラムアドレスストローブ信号が有効レベルとさ
れているのを受けてそれぞれ選択的に有効レベルとされ
る第２又は第３の内部制御信号に従ってプリアドレスバ
ッファに保持されるＸアドレス信号又はＹアドレス信号
を取り込み保持するロウアドレスバッファ及びカラムア
ドレスバッファを設けることで、アドレス入力端子を介
して入力されるＸアドレス信号及びＹアドレス信号をま
ず最適配置されたプリアドレスバッファに取り込んだ
後、それぞれの条件下で最適配置されたロウアドレスバ
ッファ及びカラムアドレスバッファに伝達できるという
効果が得られる。

【００４０】（２）上記（１）項により、相応してクロ
ック信号に対するＸアドレス信号及びＹアドレス信号の
セットアップ時間及びホールド時間を短縮することがで
きるという効果が得られる。（３）上記（１）項及び（２）項により、シンクロナス
ＤＲＡＭ等のサイクルタイムの高速化を推進できるとい
う効果が得られる。

【００４１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、いわゆる
×１ビット又は×８ビット構成等、任意のビット構成を
採ることができる。また、シンクロナスＤＲＡＭには、
任意数のバンクを設けることができるし、各バンクを複
数のマットに分割することもできる。データ入出力端子
Ｄ０〜Ｄ１５は、データ入力端子及びデータ出力端子と
して専用化できる。さらに、シンクロナスＤＲＡＭのブ
ロック構成は、この実施例による制約を受けないし、図
２に示される起動制御信号，アドレス信号及び内部制御
信号の組み合わせ及び論理レベル等は、種々の実施形態
を採りうる。

【００４２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、同様なアドレ
スマルチプレックス方式を採るダイナミック型ＲＡＭ等
の各種メモリ集積回路やこれらのメモリ集積回路を搭載
する論理集積回路装置等にも適用できる。この発明は、
少なくともアドレスマルチプレックス方式を採る半導体
記憶装置ならびにこのような半導体記憶装置を含む装置
及びシステムに広く適用できる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、行選択に供されるＸアドレ
ス信号と列選択に供されるＹアドレス信号とが共通のア
ドレス入力端子を介して時分割的に入力されるアドレス
マルチプレックス方式を採りかつその動作が所定のクロ
ック信号に従って同期化されるシンクロナスＤＲＡＭ等
において、アドレス入力端子に近接して配置されクロッ
ク信号の立ち上がりを受けて選択的に有効レベルとされ
る第１の内部制御信号に従ってアドレス入力端子を介し
て入力されるＸアドレス信号又はＹアドレス信号を取り
込み保持するプリアドレスバッファを設けるとともに、
その後段に、クロック信号の有効レベルへの変化時点に
おいてすでにロウアドレスストローブ信号又はカラムア
ドレスストローブ信号が有効レベルとされているのを受
けてそれぞれ選択的に有効レベルとされる第２又は第３
の内部制御信号に従ってプリアドレスバッファに保持さ
れるＸアドレス信号又はＹアドレス信号を取り込み保持
するロウアドレスバッファ及びカラムアドレスバッファ
を設けることで、アドレス入力端子を介して時分割的に
入力されるＸアドレス信号及びＹアドレス信号をまず最
適配置されたプリアドレスバッファに取り込んだ後、そ
れぞれの条件下で最適配置されたロウアドレスバッファ
及びカラムアドレスバッファに伝達できるため、クロッ
ク信号に対するＸアドレス信号及びＹアドレス信号のセ
ットアップ時間及びホールド時間を短縮し、シンクロナ
スＤＲＡＭ等のサイクルタイムの高速化を推進すること
ができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭの一実施例を示す
信号波形図である。

【図３】図１のシンクロナスＤＲＡＭを応用したコンピ
ュータシステムの一実施例を示すブロック図である。

【図４】従来のシンクロナスＤＲＡＭの一例を示すブロ
ック図である。

【図５】図４のシンクロナスＤＲＡＭの一例を示す信号
波形図である。

【符号の説明】

ＢＡＮＫ０〜ＢＡＮＫ１・・・バンク、ＭＡＲＹ・・・
メモリアレイ、ＲＤ・・・ロウアドレスデコーダ、ＳＡ
・・・センスアンプ、ＣＤ・・・カラムアドレスデコー
ダ、ＢＳ・・・バンク選択回路、ＲＢ・・・ロウアドレ
スバッファ、ＣＢ・・・カラムアドレスバッファ、ＰＢ
・・・プリアドレスバッファ、ＲＦＣ・・・リフレッシ
ュアドレスカウンタ、ＩＯ・・・データ入出力回路、Ｔ
Ｇ・・・タイミング発生回路。ＣＰＵ・・・中央処理装置、ＳＢＵＳ・・・システムバ
ス、ＲＡＭ１〜ＲＡＭ２・・・ランダムアクセスメモ
リ、ＲＯＭ・・・・リードオンリーメモリ、ＤＰＹＣ・
・・ディスプレイ制御装置、ＶＲＡＭ・・・画像メモ
リ、ＤＰＹ・・・ディスプレイ装置、ＰＥＲＣ・・・周
辺装置コントローラ、ＫＢＤ・・・キーボード、ＥＸＭ
・・・外部記憶装置、ＰＯＷＳ・・・電源装置。

Claims

【特許請求の範囲】

【請求項１】行選択に供されるＸアドレス信号と列選
択に供されるＹアドレス信号とが共通の外部端子を介し
て入力されるアドレスマルチプレックス方式を採り、第
１の内部制御信号に従って上記外部端子を介して入力さ
れるＸアドレス信号又はＹアドレス信号を取り込み保持
するプリアドレスバッファと、第２の内部制御信号に従
って上記プリアドレスバッファに保持されるＸアドレス
信号を取り込み保持するロウアドレスバッファと、第３
の内部制御信号に従って上記プリアドレスバッファに保
持されるＹアドレス信号を取り込み保持するカラムアド
レスバッファとを具備することを特徴とする半導体記憶
装置。
【請求項２】上記プリアドレスバッファは、上記外部
端子に近接して配置されるものであることを特徴とする
請求項１の半導体記憶装置。
【請求項３】上記半導体記憶装置は、その動作が所定
のクロック信号に従って同期化されるシンクロナスＤＲ
ＡＭであって、上記第１の内部制御信号は、上記クロッ
ク信号の有効レベルへの変化を受けて選択的に有効レベ
ルとされ、上記第２及び第３の内部制御信号は、上記ク
ロック信号の有効レベルへの変化時点においてロウアド
レスストローブ信号又はカラムアドレスストローブ信号
が有効レベルとされているのを受けてそれぞれ選択的に
有効レベルとされるものであることを特徴とする請求項
１又は請求項２の半導体記憶装置。