JPH10172283A - 半導体記憶装置及びシステム - Google Patents

Abstract

(57)【要約】 【課題】 その利便性を低下させることなく、シンクロ
ナスＤＲＡＭ等のシリアル入出力動作のサイクルタイム
を高速化する。これにより、これを含むコンピュータ等
のマシンサイクルを高速化し、そのシステム柔軟性を高
める。 【解決手段】 例えば４個のバンクＢＮＫ０〜ＢＮＫ３
を備えるシンクロナスＤＲＡＭ等において、ロウアドレ
スレジスタＲＡ又はカラムアドレスカウンタＣＣを介し
て入力されるロウアドレス及びカラムアドレスをすべて
のバンクに一斉に与え、これらのバンクを一斉にかつ同
一アドレスで活性状態とする全バンクアクセスモードを
用意するとともに、そのデータ入出力回路ＩＯに、活性
状態にある４個のバンクＢＮＫ０〜ＢＮＫ３の読み出し
データをバンクアドレス信号Ａ１２〜Ａ１３に従って択
一的に選択してシリアル出力し、あるいはアクセス装置
からシリアル入力される書き込みデータをバンクアドレ
ス信号Ａ１２〜Ａ１３に従って択一的にバンクＢＮＫ０
〜ＢＮＫ３に伝達する機能を持たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置及
びシステムに関し、例えば、シンクロナスＤＲＡＭ（ラ
ンダムアクセスメモリ）及びこれを含むコンピュータな
らびにそのサイクルタイムの高速化に利用して特に有効
な技術に関するものである。

【０００２】

【従来の技術】複数のバンクを具備し、所定のクロック
信号に従って同期動作するいわゆるシンクロナスＤＲＡ
Ｍがある。シンクロナスＤＲＡＭは、バンクならびにバ
ンク内のロウアドレスを指定してワード線選択を行うた
めのアクティブコマンドと、バンク内のカラムアドレス
を指定してビット線選択を行うためのリードコマンド又
はライトコマンドとを備える。バンク内のロウアドレス
及びカラムアドレスは、バンクごとに独立に指定するこ
とができる。

【０００３】

【発明が解決しようとする課題】本願発明者等がこの発
明に先立って開発したシンクロナスＤＲＡＭにおいて、
カラムアドレスを切り換えながら行われるシリアル読み
出し動作のサイクルタイムｔｃｋは、図９に例示される
ように、アドレス入力端子Ａ０〜Ａ１３を介して入力さ
れるカラムアドレス信号がクロック信号ＣＬＫの立ち上
がりエッジに同期して取り込まれてから読み出しデータ
ＲＤＴが出力されるまで、つまりカラムアドレスデコー
ダの動作時間を含む読み出し所要時間ｔｒにより律則さ
れる。この時間は、約１０ｎｓ（ナノ秒）から２０ｎｓ
程度に達し、このことがシンクロナスＤＲＡＭのシリア
ル入出力動作を遅くする一因となっている。

【０００４】一方、複数のバンクを備えるダイナミック
型ＲＡＭ等では、ニブルモードのように、カラムアドレ
スの切り換えを伴わない高速の連続アクセスモードが用
意される。しかし、これらのモードは、バンクの選択順
序が内部カウンタの歩進モードによって固定化されるた
め、ユーザからみたダイナミック型ＲＡＭ等の利便性が
低下し、これを含むコンピュータ等のシステム柔軟性が
低下する。

【０００５】この発明の目的は、その利便性を低下させ
これを含むコンピュータ等のシステム柔軟性を低下させ
ることなく、シンクロナスＤＲＡＭ等のシリアル入出力
動作のサイクルタイムを高速化することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、複数のバンクを備えるシンク
ロナスＤＲＡＭ等において、ロウアドレス及びカラムア
ドレスをすべてのバンクに一斉に与え、これらのバンク
を一斉にかつ同一アドレスで活性状態とする全バンクア
クセスモードを用意するとともに、そのデータ入出力回
路に、活性状態にある複数のバンクの読み出しデータを
バンクアドレス信号に従って択一的に選択してシリアル
出力し、あるいはアクセス装置からシリアル入力される
書き込みデータをバンクアドレス信号に従って択一的に
複数のバンクに伝達する機能を持たせる。

【０００８】上記した手段によれば、比較的ビット数の
多いカラムアドレス信号のデコード時間による制約を受
けることなく、しかも複数のバンクを任意の順序で指定
しながら、記憶データのシリアル入出力動作を高速に実
現できるため、その利便性を低下させることなく、シン
クロナスＤＲＡＭ等のサイクルタイムを高速化すること
ができる。この結果、シンクロナスＤＲＡＭ等を含むコ
ンピュータ等のマシンサイクルを高速化し、そのシステ
ム柔軟性を高めることができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
シンクロナスＤＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のシンクロナスＤＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板上に形成される。

【００１０】図１において、この実施例のシンクロナス
ＤＲＡＭは、ｎ個つまり４個のバンクＢＮＫ０〜ＢＮＫ
３を備え、これらのバンクのそれぞれは、そのレイアウ
ト面積の大半を占めて配置されるメモリアレイＭＡＲＹ
と、直接周辺回路となるロウアドレスデコーダＲＤ，セ
ンスアンプＳＡ，カラムアドレスデコーダＣＤならびに
ライトアンプＷＡ及びメインアンプＭＡとを備える。

【００１１】バンクＢＮＫ０〜ＢＮＫ３を構成するメモ
リアレイＭＡＲＹは、図の垂直方向に平行して配置され
る所定数のワード線と、水平方向に平行して配置される
所定組の相補ビット線とをそれぞれ含む。これらのワー
ド線及び相補ビット線の交点には、情報蓄積キャパシタ
及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミ
ック型メモリセルがそれぞれ格子状に配置される。

【００１２】バンクＢＮＫ０〜ＢＮＫ３のメモリアレイ
ＭＡＲＹを構成するワード線は、対応するロウアドレス
デコーダＲＤに結合され、それぞれ択一的に選択状態と
される。これらのロウアドレスデコーダＲＤには、特に
制限されないが、ロウアドレスレジスタＲＡから１２ビ
ットの内部アドレス信号Ｘ０〜Ｘ１１が共通に供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＲＧが共
通に供給される。また、ロウアドレスレジスタＲＡに
は、アドレスバッファＡＢを介してＸアドレス信号ＡＸ
０〜ＡＸ１１（ロウアドレス信号）が供給され、タイミ
ング発生回路ＴＧから内部制御信号ＲＬが供給される。
さらに、アドレスバッファＡＢには、外部のアクセス装
置からアドレス入力端子Ａ０〜Ａ１１（第２の外部端
子）を介してＸアドレス信号ＡＸ０〜ＡＸ１１ならびに
Ｙアドレス信号ＡＹ０〜ＡＹ９が時分割的に供給され、
アドレス入力端子Ａ１２及びＡ１３（第１の外部端子）
を介して２ビットのバンクアドレス信号ＢＡ０及びＢＡ
１が供給される。

【００１３】アドレスバッファＡＢは、アドレス入力端
子Ａ０〜Ａ１１を介して時分割的に入力されるＸアドレ
ス信号ＡＸ０〜ＡＸ１１ならびにＹアドレス信号ＡＹ０
〜ＡＹ９と、アドレス入力端子Ａ１２及びＡ１３を介し
て入力されるバンクアドレス信号ＢＡ０及びＢＡ１を取
り込み、ロウアドレスレジスタＲＡ，カラムアドレスカ
ウンタＣＣ，バンクアドレスレジスタＢＡ，データ入出
力選択回路ＤＳならびにモードレジスタＭＲに伝達す
る。バンクアドレスレジスタＢＡには、さらに、タイミ
ング発生回路ＴＧから内部制御信号ＢＬが供給される。
また、データ入出力選択回路ＤＳには、内部制御信号Ｂ
Ｃが供給され、モードレジスタＭＲには、図示されない
内部制御信号ＭＳが供給される。

【００１４】ここで、バンクアドレスレジスタＢＡは、
アドレスバッファＡＢから伝達されるバンクアドレス信
号ＢＡ０及びＢＡ１を内部制御信号ＢＬに従って取り込
み、保持するとともに、内部バンクアドレス信号Ｂ０及
びＢ１としてバンク選択回路ＢＳに伝達する。バンク選
択回路ＢＳには、モードレジスタＭＲからモード制御信
号ＡＢＭが供給される。なお、モード制御信号ＡＢＭ
は、シンクロナスＤＲＡＭが全バンクアクセスモード
（第１の動作モード）とされるとき、選択的にハイレベ
ルとされる。この全バンクアクセスモードにおいて、ロ
ウアドレスレジスタＲＡ及びカラムアドレスカウンタＣ
Ｃを介して入力されるＸアドレス信号ＡＸ０〜ＡＸ１１
ならびにＹアドレス信号ＡＹ０〜ＡＹ９は、すべてのバ
ンクＢＮＫ０〜ＢＮＫ３に一斉に入力され、これらのバ
ンクＢＮＫ０〜ＢＮＫ３は、一斉にしかも同一アドレス
で活性状態とされる。また、シンクロナスＤＲＡＭは、
モードレジスタセットコマンドにより対応する所定のモ
ードデータがモードレジスタＭＲに書き込まれること
で、選択的に全バンクアクセスモードとされる。

【００１５】バンク選択回路ＢＳは、バンクアドレスレ
ジスタＢＡから供給される２ビットの内部バンクアドレ
ス信号Ｂ０及びＢ１をデコードして、バンク選択信号Ｂ
Ｓ０〜ＢＳ３を所定のタイミングで択一的にハイレベル
とする。これらのバンク選択信号ＢＳ０〜ＢＳ３は、バ
ンクＢＮＫ０〜ＢＮＫ３にそれぞれ供給され、その周辺
回路たるロウアドレスデコーダＲＤ，カラムアドレスデ
コーダＣＤ，センスアンプＳＡならびにライトアンプＷ
Ａ及びメインアンプＭＡ等を選択的に動作させるために
供される。なお、シンクロナスＤＲＡＭが全バンクアク
セスモードとされモード制御信号ＡＢＭがハイレベルと
されるとき、バンク選択回路ＢＳはバンク選択信号ＢＳ
０〜ＢＳ３を一斉にハイレベルとする。

【００１６】ロウアドレスレジスタＲＡは、アドレスバ
ッファＡＢから伝達されるＸアドレス信号ＡＸ０〜ＡＸ
１１を内部制御信号ＲＬに従って取り込み、保持すると
ともに、これらのＸアドレス信号をもとに内部アドレス
信号Ｘ０〜Ｘ１１を形成し、バンクＢＮＫ０〜ＢＮＫ３
のロウアドレスデコーダＲＤに供給する。

【００１７】バンクＢＮＫ０〜ＢＮＫ３のロウアドレス
デコーダＲＤは、内部制御信号ＲＧがハイレベルとされ
かつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベ
ルとされることでそれぞれ選択的に動作状態とされ、ロ
ウアドレスレジスタＲＡから供給される内部アドレス信
号Ｘ０〜Ｘ１１をデコードして、対応するメモリアレイ
ＭＡＲＹの指定されたワード線を択一的に選択状態とす
る。なお、バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭ
ＡＲＹにおいて一旦選択状態となったワード線は、プリ
チャージコマンドあるいはプリチャージをともなうリー
ド又はライトコマンド等が実行されるまで非選択状態と
されない。また、シンクロナスＤＲＡＭが全バンクアク
セスモードとされるとき、バンク選択信号ＢＳ０〜ＢＳ
３は、前述のように、一斉にハイレベルとされるため、
バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹで
は、内部アドレス信号Ｘ０〜Ｘ１１によって指定される
同一ロウアドレスのワード線が一斉に選択状態とされ
る。

【００１８】次に、バンクＢＮＫ０〜ＢＮＫ３のメモリ
アレイＭＡＲＹを構成する相補ビット線は、対応するセ
ンスアンプＳＡに結合される。各バンクのセンスアンプ
ＳＡには、対応するカラムアドレスデコーダＣＤから図
示されない所定ビットのビット線選択信号がそれぞれ供
給され、タイミング発生回路ＴＧから図示されない内部
制御信号ＰＡが共通に供給される。また、各バンクのカ
ラムアドレスデコーダＣＤには、カラムアドレスカウン
タＣＣから１０ビットの内部アドレス信号Ｙ０〜Ｙ９が
共通に供給され、タイミング発生回路ＴＧから図示され
ない内部制御信号ＣＧが共通に供給される。カラムアド
レスカウンタＣＣには、アドレスバッファＡＢを介して
Ｙアドレス信号ＡＹ０〜ＡＹ９（カラムアドレス信号）
が供給され、タイミング発生回路ＴＧから内部制御信号
ＣＬが供給される。

【００１９】カラムアドレスカウンタＣＣは、図示され
ない内部制御信号に従って歩進動作を行うバイナリーカ
ウンタを含む。このカウンタは、アドレスバッファＡＢ
を介して供給されるＹアドレス信号ＡＹ０〜ＡＹ９を内
部制御信号ＣＬに従って取り込み、保持する。また、こ
れらのＹアドレス信号ＡＹ０〜ＡＹ９を初期値として歩
進動作を行い、内部アドレス信号Ｙ０〜Ｙ９を順次形成
して、バンクＢＮＫ０〜ＢＮＫ３のカラムアドレスデコ
ーダＣＤに供給する。

【００２０】このとき、各バンクのカラムアドレスデコ
ーダＣＤは、内部制御信号ＣＧがハイレベルとされかつ
対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベルと
されることでそれぞれ選択的に動作状態とされ、内部ア
ドレス信号Ｙ０〜Ｙ９をデコードして、ビット線選択信
号の対応するビットを択一的にハイレベルとする。な
お、シンクロナスＤＲＡＭが全バンクアクセスモードと
されるとき、バンク選択信号ＢＳ０〜ＢＳ３は一斉にハ
イレベルとされるため、各バンクのカラムアドレスデコ
ーダＣＤでは、内部アドレス信号Ｙ０〜Ｙ９によって指
定される同一カラムアドレスのビット線選択信号が一斉
にハイレベルとされる。

【００２１】データ入出力選択回路ＤＳは、アドレスバ
ッファＡＢから供給されるアドレス信号Ａ１２及びＡ１
３つまりバンクアドレス信号ＢＡ０及びＢＡ１を内部制
御信号ＢＣに従って取り込み、保持するとともに、これ
らのバンクアドレス信号をデコードして、データ選択信
号ＤＳ０〜ＤＳ３の対応するビットを所定のタイミング
で択一的にハイレベルとする。なお、データ選択信号Ｄ
Ｓ０〜ＤＳ３がハイレベルとされるタイミングは、シン
クロナスＤＲＡＭの動作モードによって異なるが、その
具体的時間関係については後の説明から明らかとなろ
う。

【００２２】モードレジスタＭＲは、モードレジスタセ
ットコマンドが実行されるとき、アドレス入力端子Ａ０
〜Ａ１３の所定ビットを介して入力されるモードデータ
を内部制御信号ＭＳに従って取り込み、保持する。ま
た、これらのモードデータをデコードしてシンクロナス
ＤＲＡＭの動作モードを決定し、前記モード制御信号Ａ
ＢＭを含む各種モード制御信号を選択的に形成して、各
部に供給する。

【００２３】バンクＢＮＫ０〜ＢＮＫ３のセンスアンプ
ＳＡは、対応するメモリアレイＭＡＲＹの各相補ビット
線に対応して設けられる所定数の単位回路を含み、これ
らの単位回路のそれぞれは、一対のＣＭＯＳインバータ
が交差結合されてなる単位増幅回路と、Ｎチャンネル型
の一対のスイッチＭＯＳＦＥＴとを含む。このうち、各
単位増幅回路は、図示されない内部制御信号ＰＡがハイ
レベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ
３がハイレベルとされることで選択的にかつ一斉に動作
状態とされ、各メモリアレイＭＡＲＹの選択ワード線に
結合される所定数のメモリセルから対応する相補ビット
線を介して出力される微小読み出し信号を増幅して、ハ
イレベル又はロウレベルの２値読み出し信号とする。

【００２４】一方、各単位回路のスイッチＭＯＳＦＥＴ
対は、対応するビット線選択信号のハイレベルを受けて
４組ずつ選択的にオン状態となり、対応するメモリアレ
イＭＡＲＹの対応する４組の相補ビット線と相補共通デ
ータ線ＣＤ０＊〜ＣＤ３＊（ここで、例えば非反転共通
データ線ＣＤ０Ｔ及び反転共通データ線ＣＤ０Ｂを、合
わせて相補共通データ線ＣＤ０＊のように＊を付して表
す。また、それが有効とされるとき選択的にハイレベル
とされるいわゆる非反転信号等については、その名称の
末尾にＴを付して表し、それが有効とされるとき選択的
にロウレベルとされるいわゆる反転信号等については、
その名称の末尾にＢを付して表す。以下同様）との間を
選択的に接続状態とする。

【００２５】相補共通データ線ＣＤ０＊〜ＣＤ３＊は、
対応するライトアンプＷＡの各単位回路の出力端子にそ
れぞれ結合されるとともに、対応するメインアンプＭＡ
の各単位回路の入力端子にそれぞれ結合される。

【００２６】ライトアンプＷＡ及びメインアンプＭＡ
は、相補共通データ線ＣＤ０＊〜ＣＤ３＊に対応して設
けられる４個の単位回路をそれぞれ備える。このうち、
ライトアンプＷＡの各単位回路の入力端子は、書き込み
データバスＷＤＢ００〜ＷＤＢ０３ないしＷＤＢ３０〜
ＷＤＢ３３を介してデータ入出力回路ＩＯの対応する単
位データ入出力回路ＵＩＯ０〜ＵＩＯ３の出力端子にそ
れぞれ結合され、メインアンプＭＡの各単位回路の出力
端子は、読み出しデータバスＲＤＢ００〜ＲＤＢ０３な
いしＲＤＢ３０〜ＲＤＢ３３を介してデータ入出力回路
ＩＯの対応する単位データ入出力回路ＵＩＯ０〜ＵＩＯ
３の入力端子にそれぞれ結合される。データ入出力回路
ＩＯの各単位データ入出力回路の入力端子及び出力端子
は、対応するデータ入出力端子Ｄ０〜Ｄ３にそれぞれ共
通結合される。また、これらの単位データ入出力回路Ｕ
ＩＯ０〜ＵＩＯ３には、タイミング発生回路ＴＧから出
力制御信号つまり内部制御信号ＯＣが共通に供給され
る。

【００２７】データ入出力回路ＩＯの各単位データ入出
力回路は、シンクロナスＤＲＡＭが書き込みモードで選
択状態とされるとき、前段のアクセス装置からデータ入
出力端子Ｄ０〜Ｄ３を介して入力される４ビットの書き
込みデータを取り込み、保持するとともに、バンクアド
レス信号ＢＡ０〜ＢＡ１つまりはデータ選択信号ＤＳ０
〜ＤＳ３に従って選択的に書き込みデータバスＷＤＢ０
０〜ＷＤＢ０３ないしＷＤＢ３０〜ＷＤＢ３３に出力
し、指定されたバンクＢＮＫ０〜ＢＮＫ３のライトアン
プＷＡに伝達する。このとき、ライトアンプＷＡの各単
位回路は、内部制御信号ＷＰがハイレベルとされかつ対
応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベルとさ
れることで選択的に動作状態とされ、データ入力バッフ
ァＩＢの各単位回路から書き込みデータバスＷＤＢ００
〜ＷＤＢ０３ないしＷＤＢ３０〜ＷＤＢ３３を介して伝
達される書き込みデータを所定の相補書き込み信号に変
換した後、相補共通データ線ＣＤ０＊〜ＣＤ３＊を介し
て対応するメモリアレイＭＡＲＹの選択状態にある４個
のメモリセルに書き込む。

【００２８】一方、バンクＢＮＫ０〜ＢＮＫ３のメイン
アンプＭＡの各単位回路は、図示されない内部制御信号
ＲＰがハイレベルとされかつ対応するバンク選択信号Ｂ
Ｓ０〜ＢＳ３がハイレベルとされることで選択的に動作
状態とされ、対応するメモリアレイＭＡＲＹの選択され
た４個のメモリセルから相補共通データ線ＣＤ０＊〜Ｃ
Ｄ３＊を介して出力される読み出し信号をそれぞれ増幅
し、読み出しデータバスＲＤＢ００〜ＲＤＢ０３ないし
ＲＤＢ３０〜ＲＤＢ３３を介してデータ入出力回路ＩＯ
の対応する単位データ入出力回路に伝達する。このと
き、データ出力バッファＯＢの各単位データ入出力回路
の出力バッファは、内部制御信号ＯＣのハイレベルを受
けて選択的に動作状態とされ、バンクアドレス信号ＢＡ
０〜ＢＡ１つまりはデータ選択信号ＤＳ０〜ＤＳ３によ
り指定されるバンクのメインアンプＭＡの対応する単位
回路から読み出しデータバスＲＤＢ００〜ＲＤＢ０３な
いしＲＤＢ３０〜ＲＤＢ３３を介して伝達される読み出
しデータを、データ入出力端子Ｄ０〜Ｄ３を介して外部
のアクセス装置に出力する。

【００２９】なお、シンクロナスＤＲＡＭが全バンクア
クセスモードとされるとき、アドレス信号Ａ１２〜Ａ１
３つまりバンクアドレス信号ＢＡ０〜ＢＡ１は、カラム
アドレス信号つまりＹアドレス信号Ｙ０〜Ｙ９が一回変
化されるごとに４回変化される。言い換えるならば、こ
の実施例のシンクロナスＤＲＡＭのＣＡＳアクセスタイ
ムは、依然カラムアドレスデコーダＣＤによる内部アド
レス信号Ｙ０〜Ｙ９のデコード時間による制約を受ける
が、データ入出力回路ＩＯによるバンクの選択動作は、
ｎ分の１つまり４分の１の時間で行われ、このデータ入
出力回路ＩＯによるバンクの選択所要時間に応じてクロ
ック信号ＣＬＫの周波数が決定される。この結果、一斉
にかつ同一アドレスで活性状態とされている４個のバン
クＢＮＫ０〜ＢＮＫ３をバンクアドレス信号ＢＡ０〜Ｂ
Ａ１に従って順次選択し、記憶データを高速裏にシリア
ル入出力することができる。なお、シンクロナスＤＲＡ
Ｍのシリアル入出力動作については、後で詳細に説明す
る。

【００３０】タイミング発生回路ＴＧは、前段のアクセ
ス装置から起動制御信号として供給されるチップ選択信
号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラ
ムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル
信号ＷＥＢならびに入出力マスク信号ＤＱＭと、クロッ
ク信号ＣＬＫ及びクロックイネーブル信号ＣＫＥとをも
とに上記各種内部制御信号を選択的に形成し、各部に供
給する。

【００３１】図２には、図１のシンクロナスＤＲＡＭに
含まれるデータ入出力回路ＩＯの一実施例のブロック図
が示されている。同図をもとに、この実施例のシンクロ
ナスＤＲＡＭのデータ入出力回路ＩＯの具体的構成及び
動作ならびにその特徴について説明する。なお、図２な
らびに以下の記述では、単位データ入出力回路ＵＩＯ０
をもって単位データ入出力回路ＵＩＯ０〜ＵＩＯ３を説
明する。

【００３２】図２において、データ入出力回路ＩＯは、
データ入出力端子Ｄ０〜Ｄ３に対応して設けられる４個
の単位データ入出力回路ＵＩＯ０〜ＵＩＯ３を備え、こ
れらの単位データ入出力回路のそれぞれは、単位データ
入出力回路ＵＩＯ０に代表されるように、ともに４個の
単位回路からなる読み出しデータラッチＲＤＬＴ０及び
書き込みデータラッチＷＤＬＴ０と、一対のインバータ
Ｖ１及びＶ２が交差結合されてなる出力ラッチＯＬ０
と、出力バッファＯＢ及び入力バッファＩＢとを含む。
このうち、読み出しデータラッチＲＤＬＴ０の各単位回
路の入力端子は、読み出しデータバスＲＤＢ００〜ＲＤ
Ｂ０３ないしＲＤＢ３０〜ＲＤＢ３３の対応するビッ
ト、つまり読み出しデータバスＲＤＢ００，ＲＤＢ１
０，ＲＤＢ２０ならびにＲＤＢ３０にそれぞれ結合さ
れ、書き込みデータラッチＷＤＬＴ０の各単位回路の出
力端子は、書き込みデータバスＷＤＢ００〜ＷＤＢ０３
ないしＷＤＢ３０〜ＷＤＢ３３の対応するビット、つま
り書き込みデータバスＷＤＢ００，ＷＤＢ１０，ＷＤＢ
２０ならびにＷＤＢ３０にそれぞれ結合される。

【００３３】読み出しデータラッチＲＤＬＴ０の各単位
回路の出力端子は、ＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ
４を介して出力ラッチＯＬ０の入力端子つまり、インバ
ータＶ１の入力端子及びインバータＶ２の出力端子に結
合される。この出力ラッチＯＬ０の出力端子つまりイン
バータＶ１の出力端子及びインバータＶ２の入力端子
は、出力バッファＯＢの入力端子に結合され、出力バッ
ファＯＢの出力端子は、データ入出力端子Ｄ０に結合さ
れる。読み出しデータラッチＲＤＬＴ０の各単位回路に
は、タイミング発生回路ＴＧから内部制御信号ＤＬが共
通に供給される。また、ＭＯＳＦＥＴＮ１〜Ｎ４のゲー
トには、データ入出力選択回路ＤＳから対応するデータ
選択信号ＤＳ０〜ＤＳ３がそれぞれ供給され、出力バッ
ファＯＢには、タイミング発生回路ＴＧから内部制御信
号ＯＣが供給される。

【００３４】読み出しデータラッチＲＤＬＴ０の各単位
回路は、シンクロナスＤＲＡＭが読み出しモードとされ
るとき、バンクＢＮＫ０〜ＢＮＫ３の選択されたメモリ
セルから対応する読み出しデータバスＲＤＢ００〜ＲＤ
Ｂ３０を介して出力される読み出しデータを内部制御信
号ＤＬに従って取り込み、保持する。このとき、ＭＯＳ
ＦＥＴＮ１〜Ｎ４は、対応するデータ選択信号ＤＳ０〜
ＤＳ３のハイレベルを受けて択一的にオン状態となり、
読み出しデータラッチＲＤＬＴ０の対応する単位回路に
保持される読み出しデータを出力ラッチＯＬ０に伝達す
る。出力バッファＯＢは、内部制御信号ＯＣのハイレベ
ルを受けて選択的に動作状態となり、出力ラッチＯＬ０
に保持される読み出しデータをデータ入出力端子Ｄ０か
ら外部のアクセス装置に出力する。なお、内部制御信号
ＯＣがロウレベルとされるとき、出力バッファＯＢの出
力端子はハイインピーダンス状態とされる。

【００３５】次に、書き込みデータラッチＷＤＬＴ０の
各単位回路の入力端子は、対応するＮチャンネルＭＯＳ
ＦＥＴＮ５〜Ｎ８を介して入力バッファＩＢの出力端子
に結合される。入力バッファＩＢの入力端子は、データ
入出力端子Ｄ０に共通結合される。ＭＯＳＦＥＴＮ５〜
Ｎ８のゲートには、データ入出力選択回路ＤＳから対応
するデータ選択信号ＤＳ０〜ＤＳ３がそれぞれ供給され
る。

【００３６】入力バッファＩＢは、シンクロナスＤＲＡ
Ｍが書き込みモードとされるとき、外部のアクセス装置
からデータ入出力端子Ｄ０を介して供給される書き込み
データを取り込む。このとき、ＭＯＳＦＥＴＮ５〜Ｎ８
は、対応するデータ選択信号ＤＳ０〜ＤＳ３のハイレベ
ルを受けて択一的にオン状態となり、入力バッファＩＢ
から伝達される書き込みデータを書き込みデータラッチ
ＷＤＬＴ０の対応する単位回路に入力する。書き込みデ
ータラッチＷＤＬＴ０の各単位回路は、これらの書き込
みデータを保持し、書き込みデータバスＷＤＢ００〜Ｗ
ＤＢ３０を介してバンクＢＮＫ０〜ＢＮＫ３のライトア
ンプＷＡに伝達する。

【００３７】ところで、データ入出力選択回路ＤＳから
出力されるデータ選択信号ＤＳ０〜ＤＳ３は、シンクロ
ナスＤＲＡＭが通常の読み出し又は書き込みモードとさ
れるとき、バンクアドレス信号ＢＡ０〜ＢＡ１に従って
排他的にかつ択一的にハイレベルとされる。このとき、
バンクＢＮＫ０〜ＢＮＫ３は、やはりバンクアドレス信
号ＢＡ０〜ＢＡ１に従って排他的にかつ択一的に活性状
態とされる。したがって、データ入出力端子Ｄ０には、
活性状態にある１個のバンクの読み出しデータのみが出
力されるとともに、データ入出力端子Ｄ０を介して入力
される書き込みデータは、活性状態にある１個のバンク
にのみ伝達される。

【００３８】一方、シンクロナスＤＲＡＭが全バンクア
クセスモードによる読み出し又は書き込みモードとされ
るとき、データ選択信号ＤＳ０〜ＤＳ３は、クロック信
号ＣＬＫに同期して変化されるバンクアドレス信号ＢＡ
０〜ＢＡ１に応じて順次交互にかつ択一的にハイレベル
とされる。このとき、バンクＢＮＫ０〜ＢＮＫ３は、前
述のように、一斉にかつ同一アドレスで活性状態とされ
る。したがって、データ入出力端子Ｄ０には、活性状態
にある４個のバンクの４ビットの読み出しデータが、順
次交互につまりシリアルに出力され、データ入出力端子
Ｄ０からクロック信号ＣＬＫに同期してシリアルに入力
される書き込みデータは、活性状態にある４個のバンク
に順次振り分けて伝達され、書き込まれる。

【００３９】図３には、図１のシンクロナスＤＲＡＭの
バンク個別アクセスモード（第２の動作モード）による
読み出し動作つまりバンク個別読み出し動作の一実施例
の信号波形図が示されている。また、図４には、図１の
シンクロナスＤＲＡＭの全バンクアクセスモードによる
バンクシリアル読み出し動作の一実施例の信号波形図が
示され、図５には、その全バンクアクセスモードによる
バンクシリアル書き込み動作の一実施例の信号波形図が
示されている。これらの図をもとに、この実施例のシン
クロナスＤＲＡＭの各動作モードにおける各部の信号波
形と具体的動作ならびにその特徴について説明する。な
お、図３ないし図５の信号波形は、シンクロナスＤＲＡ
Ｍをバンク個別アクセスモード又は全バンクアクセスモ
ードとするためのモードレジスタセットコマンドと、指
定された１個又は４個のバンクを活性状態とするための
バンクアクティブコマンドとがすでに実行された後の状
態で示されている。また、図４及び図５では、バンク選
択信号ＢＳ０〜ＢＳ３つまりデータ選択信号ＤＳ０〜Ｄ
Ｓ３が番号順に順次ハイレベルとされるものとしている
が、この順序が、バンクアドレス信号ＢＡ０〜ＢＡ１の
入力方法に応じて任意に指定できるものであることは言
うまでもない。

【００４０】まず、図３において、シンクロナスＤＲＡ
Ｍは、バンク個別アクセスモードとされ、モードレジス
タＭＲから出力されるモード制御信号ＡＢＭは、回路の
接地電位のようなロウレベルに固定される。カラムアド
レスストローブ信号ＣＡＳＢは、クロック信号ＣＬＫの
立ち下がりを受けてロウレベルとされ、次の立ち下がり
でハイレベルに戻される。アドレス入力端子Ａ０〜Ａ９
には、カラムアドレスストローブ信号ＣＡＳＢのロウレ
ベルに同期して、Ｙアドレス信号ＡＹ０〜ＡＹ９がビッ
ト線選択信号ＹＳ０を指定する組み合わせで供給され、
アドレス入力端子Ａ１２及びＡ１３には、バンクアドレ
ス信号ＢＡ０及びＢＡ１がバンク選択信号ＢＳ０つまり
バンクＢＮＫ０を指定する組み合わせで供給される。

【００４１】バンクアドレス信号ＢＡ０及びＢＡ１は、
前記のように、内部制御信号ＢＬに従ってバンク選択回
路ＢＳに取り込まれ、ただちに対応するバンク選択信号
ＢＳ０が択一的にハイレベルとされる。また、Ｙアドレ
ス信号ＡＹ０〜ＡＹ９は、内部制御信号ＣＬに従ってカ
ラムアドレスカウンタＣＣに取り込まれ、ビット線選択
信号ＹＳ０を択一的にハイレベルとするためのデコード
動作が開始される。しかし、カラムアドレスカウンタＣ
ＣによるＹアドレス信号のデコード動作は、そのビット
数が多いために比較的長い時間が必要となり、指定され
たバンクＢＮＫ０に対応する読み出しデータバスＲＤＢ
００〜ＲＤＢ０３には、ＣＡＳアクセスタイムに相当す
る所定時間ｔｒが経過した時点で指定されたビット線選
択信号ＹＳ０に対応する４ビットの読み出しデータ（Ｙ
Ｓ０）が出力される。

【００４２】読み出しデータバスＲＤＢ００〜ＲＤＢ０
３に出力された４ビットの読み出しデータ（ＹＳ０）
は、内部制御信号ＤＬのハイレベルを受けてデータ入出
力回路ＩＯの読み出しデータラッチＲＤＬＴ０〜ＲＤＬ
Ｔ３に取り込まれる。また、これらの読み出しデータが
読み出しデータラッチＲＤＬＴ０〜ＲＤＬＴ３に取り込
まれた時点で、バンクアドレス信号ＢＡ０及びＢＡ１に
対応するデータ選択信号ＤＳ０がハイレベルとされ、こ
れによって読み出しデータラッチＲＤＬＴ０〜ＲＤＬＴ
３に取り込まれた読み出しデータが出力ラッチＯＬ０〜
ＯＬ３に伝達される。このとき、出力バッファＯＢは、
内部制御信号ＯＣのハイレベルを受けてすでに動作状態
にあるため、出力ラッチＯＬ０〜ＯＬ３に伝達された読
み出しデータはただちにデータ入出力端子Ｄ０〜Ｄ３を
介して出力される。

【００４３】以下、カラムアドレスストローブ信号ＣＡ
ＳＢがロウレベルとされるごとに、指定された１個のバ
ンクに対する４ビット単位の読み出し動作が繰り返さ
れ、データ入出力端子Ｄ０〜Ｄ３には、クロック信号Ｃ
ＬＫの４サイクルを周期として４ビットの読み出しデー
タが順次出力される。前述のように、カラムアドレスカ
ウンタＣＣによるＹアドレス信号ＡＹ０〜ＡＹ９のデコ
ード動作には比較的長い時間が必要となり、Ｙアドレス
信号ＡＹ０〜ＡＹ９を変化させながら行われる読み出し
動作の繰り返し周期は、クロック信号ＣＬＫの４サイク
ル分に相当する比較的長い周期となる。ただ、この実施
例の場合、クロック信号ＣＬＫの周期は、前記図９に掲
げた従来のシンクロナスＤＲＡＭの４分の１に短縮され
るため、バンク個別アクセスモードのサイクルタイムは
ほぼ従来通りである。

【００４４】次に、図４において、シンクロナスＤＲＡ
Ｍは、モード制御信号ＡＢＭがハイレベルとされること
で全バンクアクセスモードとされ、さらに図示されない
ライトイネーブル信号ＷＥＢがハイレベルとされること
でバンクシリアル読み出し動作とされる。このとき、カ
ラムアドレスストローブ信号ＣＡＳＢは、クロック信号
ＣＬＫの４サイクルごとにロウレベルとされ、アドレス
入力端子Ａ０〜Ａ９には、Ｙアドレス信号ＡＹ０〜ＡＹ
９がまずビット線選択信号ＹＳ０を指定する組み合わせ
で供給される。また、アドレス入力端子Ａ１２及びＡ１
３には、クロック信号ＣＬＫのサイクルごとに、バンク
アドレス信号ＢＡ０及びＢＡ１がバンク選択信号ＢＳ０
〜ＢＳ３を順次指定する組み合わせで供給される。

【００４５】このバンクシリアル読み出し動作におい
て、シンクロナスＤＲＡＭは、前述のように、すでに全
バンクアクセスモードに設定され、図示されないバンク
選択信号ＢＳ０〜ＢＳ３は一斉にハイレベルとされた状
態にある。このため、バンクＢＮＫ０〜ＢＮＫ３は、同
一アドレスつまりビット線選択信号ＹＳ０を指定すべく
一斉に活性状態とされ、読み出しデータバスＲＤＢ００
〜ＲＤＢ０３ないしＲＤＢ３０〜ＲＤＢ３３には、ＣＡ
Ｓアクセスタイムに相当する時間ｔｒが経過した時点
で、バンクＢＮＫ０〜ＢＮＫ３のビット線選択信号ＹＳ
０に対応した合計１６ビットの読み出しデータが出力さ
れる。また、クロック信号ＣＬＫに同期して入力される
バンクアドレス信号ＢＡ０及びＢＡ１は、順次データ入
出力選択回路ＤＳに取り込まれ、デコードされるが、デ
ータ選択信号ＤＳ０〜ＤＳ３は、バンクＢＮＫ０〜ＢＮ
Ｋ３のビット線選択信号ＹＳ０に対応する合計１６ビッ
トの読み出しデータがデータ入出力回路ＩＯの読み出し
データラッチＲＤＬＴ０〜ＲＤＬＴ３に取り込まれた時
点から、順次択一的にハイレベルとされる。

【００４６】これにより、データ入出力端子Ｄ０〜Ｄ３
には、まずバンクＢＮＫ０のビット線選択信号ＹＳ０に
対応した読み出しデータＤ００が出力された後、クロッ
ク信号ＣＬＫに同期してバンクＢＮＫ１〜ＢＮＫ３のビ
ット線選択信号ＹＳ０に対応した読み出しデータＤ１０
〜Ｄ３０が順次シリアル出力される。以下、Ｙアドレス
信号ＡＹ０〜ＡＹ９の変化に応じてビット線選択信号が
変化され、同様なクロック信号ＣＬＫに同期したシリア
ル読み出し動作が継続される。

【００４７】ところで、バンクＢＮＫ０〜ＢＮＫ３から
読み出しデータバスＲＤＢ００〜ＲＤＢ０３ないしＲＤ
Ｂ３０〜ＲＤＢ３３を介して出力される読み出しデータ
は、内部制御信号ＤＬに従ってデータ入出力回路ＩＯの
読み出しデータラッチＲＤＬＴ０〜ＲＤＬＴ３に取り込
まれ、保持される。このため、バンクＢＮＫ０〜ＢＮＫ
３は、カラムアドレスストローブ信号ＣＡＳＢが次にロ
ウレベルとされた時点でこれらの読み出しデータを放棄
し、次なるＹアドレス信号ＡＹ０〜ＡＹ９のデコード動
作に移ることができる。読み出しデータラッチＲＤＬＴ
０〜ＲＤＬＴ３に取り込まれた読み出しデータは、デー
タ選択信号ＤＳ０〜ＤＳ３のハイレベルを受けてデータ
入出力回路ＩＯの出力バッファＯＢに伝達され、クロッ
ク信号ＣＬＫに同期してデータ入出力端子Ｄ０〜Ｄ３か
らシリアル出力される。

【００４８】前述のように、データ入出力選択回路ＤＳ
によるバンクアドレス信号ＢＡ０及びＢＡ１のデコード
動作ならびにデータ選択信号ＤＳ０〜ＤＳ３による読み
出しデータの選択動作は、その論理構成が単純なために
短時間で終了し、例えば４ｎｓ程度の極めて短い周期と
されるクロック信号ＣＬＫに同期することができる。こ
の結果、バンクシリアル読み出し動作におけるシンクロ
ナスＤＲＡＭのサイクルタイムは、従来のシンクロナス
ＤＲＡＭに比較して４分の１となり、これによって例え
ばシンクロナスＤＲＡＭをフレームメモリＦＬＭとして
含むコンピュータ等のマシンサイクルが高速化される。
また、上記説明から明らかなように、シンクロナスＤＲ
ＡＭは、従来と同様、任意のバンクを指定して実行可能
なバンク個別アクセスモードを有するとともに、全バン
クアクセスモードによるバンクシリアル読み出し動作に
おけるバンクＢＮＫ０〜ＢＮＫ３の指定は、バンクアド
レス信号の入力専用として設けられたアドレス入力端子
Ａ１２及びＡ１３を介して任意に指定できる。この結
果、シンクロナスＤＲＡＭの利便性を高め、これを含む
コンピュータ等のシステム柔軟性を高めることができ
る。

【００４９】一方、全バンクアクセスモードによるバン
クシリアル書き込み動作では、図５に示されるように、
バンク選択信号ＢＳ０〜ＢＳ３に対応したバンクアドレ
ス信号ＢＡ０及びＢＡ１の入力に同期して、データ入出
力端子Ｄ０〜Ｄ３から各バンクに対する書き込みデータ
Ｄ００〜Ｄ３０等が４ビット単位でシリアル入力され
る。これらの書き込みデータは、データ選択信号ＤＳ０
〜ＤＳ３に従ってデータ入出力回路ＩＯの書き込みデー
タラッチＷＤＬＴ０〜ＷＤＬＴ３に順次取り込まれた
後、書き込みデータバスＷＤＢ００〜ＷＤＢ０３ないし
ＷＤＢ３０〜ＷＤＢ３３を介してバンクＢＮＫ０〜ＢＮ
Ｋ３のライトアンプＷＡに伝達される。そして、これら
の書き込みデータが書き込みデータラッチＷＤＬＴ０〜
ＷＤＬＴ３に保持されている間に、内部制御信号ＷＰが
ハイレベルとされ、バンクＢＮＫ０〜ＢＮＫ３の選択さ
れた合計１６個のメモリセルに書き込まれる。

【００５０】このように、バンクシリアル書き込み動作
では、データ選択信号ＤＳ０〜ＤＳ３の生成タイミング
がバンクシリアル読み出し動作の場合と異なるが、デー
タ入出力端子Ｄ０〜Ｄ３には、クロック信号ＣＬＫの周
期に応じた早いサイクルタイムで書き込みデータをシリ
アル入力することができ、上記バンクシリアル読み出し
動作と同様な効果を得ることができるものとなる。

【００５１】図６には、この発明が適用されたシンクロ
ナスＤＲＡＭを含むコンピュータの一実施例のシステム
構成図が示されている。同図をもとに、この実施例のシ
ンクロナスＤＲＡＭの応用システムの概要とその特徴に
ついて説明する。

【００５２】図６において、この実施例のコンピュータ
は、いわゆるストアドプログラム方式の中央処理装置Ｃ
ＰＵをその基本構成要素とする。中央処理装置ＣＰＵに
は、システムバスＳＢＵＳを介して例えば通常のスタテ
ィック型ＲＡＭからなるランダムアクセスメモリＲＡＭ
と、マスクＲＯＭ等からなるリードオンリーメモリＲＯ
Ｍと、ディスプレイ制御装置ＤＰＹＣならびに周辺装置
コントローラＰＥＲＣとが結合される。ディスプレイ制
御装置ＤＰＹＣには、図１のシンクロナスＤＲＡＭを応
用したフレームメモリＦＬＭが結合されるとともに、所
定のディスプレイ装置ＤＰＹが結合される。また、周辺
装置コントローラＰＥＲＣには、キーボードＫＢＤ及び
外部記憶装置ＥＸＭが結合される。

【００５３】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに格納されたプログラムに従ってステッ
プ動作し、コンピュータの各部を制御・統轄する。ま
た、ランダムアクセスメモリＲＡＭは、キャッシュメモ
リ等として使用され、例えばリードオンリーメモリＲＯ
Ｍから中央処理装置ＣＰＵに伝達されるプログラム及び
演算データ等を一時的に格納し、中継するために供され
る。さらに、ディスプレイ制御装置ＤＰＹＣは、フレー
ムメモリＦＬＭに格納された画像データをもとにディス
プレイ装置ＤＰＹの表示制御を行い、周辺装置コントロ
ーラＰＥＲＣは、キーボードＫＢＤ及び外部記憶装置Ｅ
ＸＭ等の周辺装置を制御する。コンピュータは、さら
に、交流入力電源をもとに安定した所定の直流電源電圧
を形成し、各部に動作電源として供給する電源装置ＰＯ
ＷＳを備える。

【００５４】この実施例において、フレームメモリＦＬ
ＭとなるシンクロナスＤＲＡＭは、前述のように、４個
のバンクＢＮＫ０〜ＢＮＫ３を具備するとともに、クロ
ック信号ＣＬＫに同期してシリアル入力される書き込み
データをこれらのバンクに分配し、またこれらのバンク
から出力される読み出しデータをクロック信号ＣＬＫに
同期してシリアル出力するデータ入出力回路ＩＯを具備
する。したがって、その全バンクアクセスモードにおけ
るサイクルタイムが、従来に比較して４分の１に高速化
されるとともに、任意のバンクを指定したバンク個別ア
クセス及びシリアル入出力動作が可能とされる。この結
果、フレームメモリＦＬＭを含むコンピュータのマシン
サイクルを高速化できるとともに、フレームメモリＦＬ
Ｍの利便性が高め、コンピュータのシステム柔軟性を高
めることができる。

【００５５】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）複数のバンクを備えるシンクロナスＤＲＡＭ等に
おいて、ロウアドレス及びカラムアドレスをすべてのバ
ンクに一斉に与え、これらのバンクを一斉にかつ同一ア
ドレスで活性状態とする全バンクアクセスモードを用意
するとともに、そのデータ入出力回路に、同時に活性状
態にある複数のバンクの読み出しデータをバンクアドレ
ス信号に従って択一的に選択してシリアル出力し、ある
いはアクセス装置からシリアル入力される書き込みデー
タをバンクアドレス信号に従って択一的に活性状態にあ
る複数のバンクに伝達する機能を持たせることで、比較
的ビット数の多いカラムアドレス信号のデコード時間に
よる制約を受けることなく、しかも複数のバンクを任意
の順序で指定しながら、記憶データのシリアル入出力動
作を高速に実現することができるという効果が得られ
る。

【００５６】（２）上記（１）項により、その利便性を
低下させることなく、シンクロナスＤＲＡＭ等のサイク
ルタイムを高速化できるという効果が得られる。 （３）上記（１）項及び（２）項により、シンクロナス
ＤＲＡＭ等を例えばフレームメモリとして含むコンピュ
ータ等のマシンサイクルを高速化し、そのシステム柔軟
性を高めることができるという効果が得られる。

【００５７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、×８ビッ
ト，×１６ビットあるいは×３２ビット等、任意のビッ
ト構成を採ることができるし、任意数のバンクを備える
ことができる。また、バンクＢＮＫ０〜ＢＮＫ３のメモ
リアレイＭＡＲＹは、任意数の冗長素子を含むことがで
きるし、その直接周辺回路を含めて複数のマットに分割
することができる。さらに、シンクロナスＤＲＡＭのブ
ロック構成は、種々の実施形態を採りうるし、起動制御
信号及び内部制御信号等の名称及び組み合わせならびに
その有効レベル等も、この実施例による制約を受けな
い。

【００５８】図２において、単位データ入出力回路ＵＩ
Ｏ０〜ＵＩＯ３は、例えば書き込みデータラッチＷＤＬ
Ｔ０〜ＷＤＬＴ３の前段に設けられ書き込みデータを一
時的に保持するための入力ラッチを含むことができる。
また、データ選択信号ＤＳ０〜ＤＳ３を受けるＭＯＳＦ
ＥＴＮ１〜Ｎ８は、例えばＰチャンネル及びＮチャンネ
ルＭＯＳＦＥＴからなるいわゆるトランスファゲートに
置き換えることができる。単位データ入出力回路ＵＩＯ
０〜ＵＩＯ３のブロック構成や読み出しデータ及び書き
込みデータの信号経路等は、種々の実施形態を採りう
る。

【００５９】図３ないし図５において、クロック信号Ｃ
ＬＫ及び各起動制御信号ならびに内部制御信号の名称及
び有効レベルならびにその具体的時間関係等は、これら
の実施例による制約を受けない。図６において、コンピ
ュータは、他の各種機能ブロックを含むことができる
し、そのブロック構成やバス構成は任意である。

【００６０】図１ないし図５の実施例では、バンクアド
レス信号ＢＡ０及びＢＡ１を入力するための専用のアド
レス入力端子Ａ１２及びＡ１３を設けているが、バンク
アドレス信号のビット数が増えしかも外部端子数に余裕
がない場合、例えば図７に示されるように、アドレス入
力端子Ａ０〜Ａ１１を介してＸアドレス信号，Ｙアドレ
ス信号ならびにバンクアドレス信号を時分割的に入力す
るようにしてもよい。この場合、バンクアドレスストロ
ーブ信号ＢＡＳＢをロウレベルとすることによりバンク
アドレス信号を入力できるが、Ｙアドレス信号及びバン
クアドレス信号を同一サイクルで入力できないため、デ
ータ入出力端子Ｄ０〜Ｄ３を介する記憶データのシリア
ル入出力動作に空きサイクルが生ずる。

【００６１】一方、本発明をクロック信号を有さない通
常のダイナミック型ＲＡＭ等に応用する場合、図８に示
されるように、カラムアドレスストローブ信号ＣＡＳＢ
を繰り返しロウレベルとすることによってＹアドレス信
号及びバンクアドレス信号を繰り返し入力することがで
きる。この場合、ロウアドレスストローブ信号ＲＡＳＢ
は、シンクロナスＤＲＡＭが選択状態とされる間ロウレ
ベルのままとし、カラムアドレスストローブ信号ＣＡＳ
Ｂは、前記図１ないし図５のクロック信号ＣＬＫと同一
の高速サイクルで繰り返しロウレベルとすればよい。

【００６２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭならびにこれを含むコンピュータに適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、上記のようなダイナミック型ＲＡＭ
又はスタティック型ＲＡＭ等の各種メモリ集積回路やこ
れらのメモリ集積回路を含む各種デジタル装置にも適用
できる。この発明は、少なくとも複数のバンクを備える
半導体記憶装置ならびにこのような半導体記憶装置を含
む装置又はシステムに広く適用できる。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のバンクを備えるシン
クロナスＤＲＡＭ等において、ロウアドレス及びカラム
アドレスをすべてのバンクに一斉に与え、これらのバン
クを一斉にかつ同一アドレスで活性状態とする全バンク
アクセスモードを用意するとともに、そのデータ入出力
回路に、活性状態にある複数のバンクの読み出しデータ
をバンクアドレス信号に従って択一的に選択してシリア
ル出力し、あるいはアクセス装置からシリアル入力され
る書き込みデータをバンクアドレス信号に従って択一的
に複数のバンクに伝達する機能を持たせることで、比較
的ビット数の多いカラムアドレス信号のデコード時間に
よる制約を受けることなくしかも複数のバンクを任意の
順序で指定しながら、記憶データのシリアル入出力動作
を高速に実現することができるため、その利便性を低下
させることなく、シンクロナスＤＲＡＭ等のサイクルタ
イムを高速化することができる。この結果、シンクロナ
スＤＲＡＭを含むコンピュータ等のマシンサイクルを高
速化し、そのシステム柔軟性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるデータ
入出力回路の一実施例を示すブロック図である。

【図３】図１のシンクロナスＤＲＡＭのバンク個別読み
出し動作の一実施例を示す信号波形図である。

【図４】図１のシンクロナスＤＲＡＭのバンクシリアル
読み出し動作の一実施例を示す信号波形図である。

【図５】図１のシンクロナスＤＲＡＭのバンクシリアル
書き込み動作の一実施例を示す信号波形図である。

【図６】図１のシンクロナスＤＲＡＭを含むコンピュー
タの一実施例を示すシステム構成図である。

【図７】この発明が適用された他のシンクロナスＤＲＡ
Ｍのバンクシリアル読み出し動作の一実施例を示す信号
波形図である。

【図８】この発明が適用されたダイナミック型ＲＡＭの
バンクシリアル読み出し動作の一実施例を示す信号波形
図である。

【図９】この発明に先立って本願発明者等が開発したシ
ンクロナスＤＲＡＭのシリアル読み出し動作の一実施例
を示す信号波形図である。

【符号の説明】

ＢＮＫ０〜ＢＮＫ３……バンク、ＭＡＲＹ……メモリア
レイ、ＲＤ……ロウアドレスデコーダ、ＳＡ……センス
アンプ、ＣＤ……カラムアドレスデコーダ、ＷＡ……ラ
イトアンプ、ＭＡ……メインアンプ、ＡＢ……アドレス
バッファ、ＲＡ……ロウアドレスレジスタ、ＢＡ……バ
ンクアドレスレジスタ、ＢＳ……バンク選択回路、ＣＣ
……カラムアドレスカウンタ、ＭＲ……モードレジス
タ、ＩＯ……データ入出力回路、ＤＳ……データ入出力
選択回路、ＴＧ……タイミング発生回路、Ｄ０〜Ｄ３…
…データ入出力端子、ＣＬＫ……クロック入力端子、Ｃ
ＫＥ……クロックイネーブル信号入力端子、ＣＳＢ……
チップ選択信号入力端子、ＲＡＳＢ……ロウアドレスス
トローブ信号入力端子、ＣＡＳＢ……カラムアドレスス
トローブ信号入力端子、ＷＥＢ……ライトイネーブル信
号入力端子、ＤＱＭ……データマスク信号入力端子、Ａ
０〜Ａ１３……アドレス入力端子。ＵＩＯ０〜ＵＩＯ３
……単位データ入出力回路、ＩＢ……入力バッファ、Ｗ
ＤＬＴ０〜ＷＤＬＴ３……書き込みデータラッチ、ＲＤ
ＬＴ０〜ＲＤＬＴ３……読み出しデータラッチ、ＯＬ０
〜ＯＬ３……出力ラッチ、ＯＢ……出力バッファ。ＣＰ
Ｕ……中央処理装置、ＳＢＵＳ……システムバス、ＲＡ
Ｍ……ランダムアクセスメモリ、ＲＯＭ……リードオン
リーメモリ、ＤＰＹＣ……ディスプレイ制御装置、ＦＬ
Ｍ……フレームメモリ、ＳＤＲＡＭ……シンクロナスＤ
ＲＡＭ、ＤＰＹ……ディスプレイ装置、ＰＥＲＣ……周
辺装置コントローラ、ＫＢＤ……キーボード、ＥＸＭ…
…外部記憶装置、ＰＯＷＳ……電源装置。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 同一半導体基板上に形成される複数のバ
   ンクと、 上記複数のバンクを選択的に指定するためのバンクアド
   レス信号の入力に供される第１の外部端子と、 同時に活性状態にある上記複数のバンクに対して記憶デ
   ータを上記バンクアドレス信号に従って選択的に入力し
   又は出力するデータ入出力回路とを具備することを特徴
   とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記半導体記憶装置は、 バンク内アドレスを指定するためのロウアドレス信号及
   びカラムアドレス信号が上記複数のバンクに一斉に供給
   される第１の動作モードと、 上記バンクアドレス信号に従って選択的に供給される第
   ２の動作モードとを備えるものであって、 上記複数のバンクは、上記第１の動作モードにおいて一
   斉に活性状態とされるものであることを特徴とする半導
   体記憶装置。
3. 【請求項３】 請求項２において、 上記半導体記憶装置は、上記第１の外部端子の他に、上
   記ロウアドレス信号及びカラムアドレス信号の入力に供
   される第２の外部端子を具備するものであることを特徴
   とする半導体記憶装置。
4. 【請求項４】 請求項２又は請求項３において、 上記半導体記憶装置は、ｎ個のバンクを具備するもので
   あって、 上記第１の動作モードによるシリアル入出力動作のサイ
   クルタイムは、カラムアドレス信号を変化させながら行
   われるシリアル入出力動作のサイクルタイムに比較して
   ｎ分の１されるものであることを特徴とする半導体記憶
   装置。
5. 【請求項５】 上記請求項１，請求項２，請求項３又は
   請求項４の半導体記憶装置を含んでなることを特徴とす
   るシステム。