JPH0712206B2 - 映像信号処理用基本装置 - Google Patents
映像信号処理用基本装置Info
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- JPH0712206B2 JPH0712206B2 JP59204156A JP20415684A JPH0712206B2 JP H0712206 B2 JPH0712206 B2 JP H0712206B2 JP 59204156 A JP59204156 A JP 59204156A JP 20415684 A JP20415684 A JP 20415684A JP H0712206 B2 JPH0712206 B2 JP H0712206B2
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- video signal
- processing
- video
- output
- signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Studio Circuits (AREA)
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
- Television Systems (AREA)
Description
【発明の詳細な説明】 ［技術分野］ 本発明は、ラスター走査される映像信号に対して種々の
処理を行うよう構成した映像信号処理用基本装置に関す
るものであり、殊に映像信号を途切れなく実時間で処理
しようとするものである。
処理を行うよう構成した映像信号処理用基本装置に関す
るものであり、殊に映像信号を途切れなく実時間で処理
しようとするものである。
［従来技術］ ラスター走査される映像信号の一例として、テレビジョ
ン信号がある。テレビジョン信号に対する各種処理とし
ては、例えば振幅軸上の処理，周波数軸上の処理，時間
軸上の処理ならびに画面の幾何学的変換などが知られて
いる。
ン信号がある。テレビジョン信号に対する各種処理とし
ては、例えば振幅軸上の処理，周波数軸上の処理，時間
軸上の処理ならびに画面の幾何学的変換などが知られて
いる。
従来、このような各種処理を行うために、それぞれ独自
の機能を果たす固有の回路や装置が用いられていた。例
えば、時間軸補正を行う場合にはタイム・ベース・コレ
クタやフレーム・シンクロナイザが用いられ、また幾何
学変換を行う場合にはデジタル・ビデオ・エフェクタな
どの装置が用いられていた。
の機能を果たす固有の回路や装置が用いられていた。例
えば、時間軸補正を行う場合にはタイム・ベース・コレ
クタやフレーム・シンクロナイザが用いられ、また幾何
学変換を行う場合にはデジタル・ビデオ・エフェクタな
どの装置が用いられていた。
しかしながら、これらの装置は機能が固定化されてお
り、他の用途への転用や機能拡張は容易ではない。
り、他の用途への転用や機能拡張は容易ではない。
これらの現状を更に明白にするために、現行の番組製作
システムの一例として第２図に示す構成例を挙げて、そ
の問題点を考察してみるに、 （１）新たな機能に対するニーズが発生した場合には、
改めてこれに対応する回路や装置を製作しなければなら
ない。
システムの一例として第２図に示す構成例を挙げて、そ
の問題点を考察してみるに、 （１）新たな機能に対するニーズが発生した場合には、
改めてこれに対応する回路や装置を製作しなければなら
ない。
（２）第２図に示すような構成下において、例えばフレ
ームシンクロナイザや画質補正回路,DVE（デジタル・ビ
デオ・エフェクタ）などの挿入位置を変更する場合に
は、配線を組み直す必要がある。
ームシンクロナイザや画質補正回路,DVE（デジタル・ビ
デオ・エフェクタ）などの挿入位置を変更する場合に
は、配線を組み直す必要がある。
（３）新規な特殊効果が次々に求められるが、その使用
頻度は極めて少ないにもかかわらず、そのためのハード
ウエアを製作する必要がある。
頻度は極めて少ないにもかかわらず、そのためのハード
ウエアを製作する必要がある。
（４）番組製作システムを設計製作するにあたり、中継
専用，スタジオ用，ニュース送出用などを予め決定した
うえで、それぞれに適した設計思想で作業を進めてお
り、コスト高になる傾向がある。
専用，スタジオ用，ニュース送出用などを予め決定した
うえで、それぞれに適した設計思想で作業を進めてお
り、コスト高になる傾向がある。
など、拡張性や融通性に欠けており、且つ経済性も不十
分であった。さらに、最近では番組製作手法が多様化し
つつあるが、かかる要求に対しても柔軟に対応できなく
なってきている。
分であった。さらに、最近では番組製作手法が多様化し
つつあるが、かかる要求に対しても柔軟に対応できなく
なってきている。
一方、プログラマブルな論理演算回路により所望の処理
を行うものとして、デジタルコンピュータが知られてい
るが、通常のデジタル化映像信号のサンプリング周期は
数十n sec（ナノ秒）であり、画素単位ごとに上記のよ
うな複雑な処理を行うためには超高速処理が可能なコン
ピュータを必要とする。その結果として、現実には大型
のシステムとなり、且つコスト高になるという欠点が生
じる。
を行うものとして、デジタルコンピュータが知られてい
るが、通常のデジタル化映像信号のサンプリング周期は
数十n sec（ナノ秒）であり、画素単位ごとに上記のよ
うな複雑な処理を行うためには超高速処理が可能なコン
ピュータを必要とする。その結果として、現実には大型
のシステムとなり、且つコスト高になるという欠点が生
じる。
［目的］ このように、単機能の装置を次々と開発するよりも同一
のハードウエアを用いて多機能な装置を実現したほう
が、コスト的にも、保守上も多くの利点が得られる。
のハードウエアを用いて多機能な装置を実現したほう
が、コスト的にも、保守上も多くの利点が得られる。
よって、本発明の目的は、同一のハードウエアを用い
て、途切れなく実時間で、多岐にわたる映像信号処理を
行う基本装置を提供することにある。
て、途切れなく実時間で、多岐にわたる映像信号処理を
行う基本装置を提供することにある。
［発明の構成］ 第１図は、本発明の全体構成を示すブロック図である。
本図において、１は複数の映像信号を伝送する伝送線路
であり、ここで伝送される映像信号には同期信号も含ま
れている。ここ伝送線路は、処理に必要な映像信号を伝
送するに足る数だけ用意すればよい。また、時分割多重
することにより、伝送線路の本数を節減することができ
る。
本図において、１は複数の映像信号を伝送する伝送線路
であり、ここで伝送される映像信号には同期信号も含ま
れている。ここ伝送線路は、処理に必要な映像信号を伝
送するに足る数だけ用意すればよい。また、時分割多重
することにより、伝送線路の本数を節減することができ
る。
２は伝送線路１から映像信号を選択して取り込むための
映像信号選択手段である。この制御は、後述する制御手
段８が行う。
映像信号選択手段である。この制御は、後述する制御手
段８が行う。
３は書き込み手段であり、映像信号選択手段２を介して
得た映像信号の同期信号を制御信号として、後述する記
憶手段４に映像信号を書き込む。
得た映像信号の同期信号を制御信号として、後述する記
憶手段４に映像信号を書き込む。
４に示す記憶手段は、映像信号データを一時的に記憶す
る機構である。その書き込みの制御は書き込み手段３が
行い、読み出しの制御は後述する読み出し手段５が行
う。いま、記憶手段の記憶容量として１フレームぶんを
用意すると、フレームシンクロナイズ機能（後に詳述す
る）を実現することができる。
る機構である。その書き込みの制御は書き込み手段３が
行い、読み出しの制御は後述する読み出し手段５が行
う。いま、記憶手段の記憶容量として１フレームぶんを
用意すると、フレームシンクロナイズ機能（後に詳述す
る）を実現することができる。
５に示す読み出し手段は、制御手段８の制御に従って演
算手段６が必要とするデータを記憶手段４より読み出す
機構である。
算手段６が必要とするデータを記憶手段４より読み出す
機構である。
６に示す演算手段は、読み出し手段５によって読み出さ
れたデータを用いて所定の演算を行う。
れたデータを用いて所定の演算を行う。
７は出力手段であり、演算手段６の演算結果を制御手段
８の制御に基づいて伝送線路１に送出する。この出力手
段７は、演算手段６から出力されたデータを送出する他
に、伝送線路１のデータをそのまま通過させる機能をも
つ。この機構は、この基本装置を複数接続する際に必要
となる機構である。これについては、後に詳述する。
８の制御に基づいて伝送線路１に送出する。この出力手
段７は、演算手段６から出力されたデータを送出する他
に、伝送線路１のデータをそのまま通過させる機能をも
つ。この機構は、この基本装置を複数接続する際に必要
となる機構である。これについては、後に詳述する。
制御手段８は、入力映像信号とは別個の同期信号に応答
して各種の制御を行う機構である。具体的な制御として
は、 映像信号選択手段２に対して、選択すべき信号およびタ
イミングを与える； 読み出し手段５に対しては、演算手段６が必要とするデ
ータのアドレスを生成するように制御する； 演算手段６に対しては、記憶手段４から読み出したデー
タの演算処理について指示を与える； 出力手段７に対しては、伝送線路１上のデータを通過さ
せ、あるいは演算手段６から出力されたデータを出力さ
せるための制御、ならびにそのタイミングを細かに制御
する。
して各種の制御を行う機構である。具体的な制御として
は、 映像信号選択手段２に対して、選択すべき信号およびタ
イミングを与える； 読み出し手段５に対しては、演算手段６が必要とするデ
ータのアドレスを生成するように制御する； 演算手段６に対しては、記憶手段４から読み出したデー
タの演算処理について指示を与える； 出力手段７に対しては、伝送線路１上のデータを通過さ
せ、あるいは演算手段６から出力されたデータを出力さ
せるための制御、ならびにそのタイミングを細かに制御
する。
本発明による装置は単体で用いた場合にも、書き込み手
段3,記憶手段4,読み出し手段５により時間軸上の処理
（後に詳述する）が可能であり、また、演算手段６の機
能により、データの変換も可能である。
段3,記憶手段4,読み出し手段５により時間軸上の処理
（後に詳述する）が可能であり、また、演算手段６の機
能により、データの変換も可能である。
［実 施 例］ 以下、実施例に基づいて本発明を詳細に説明する。
第３図は、本発明の一実施例を示すブロック図である。
本実施例では、３種の映像を伝送し得るように、３本の
伝送路A,B,Cを設けてある。
本実施例では、３種の映像を伝送し得るように、３本の
伝送路A,B,Cを設けてある。
まず、３本の伝送路A,B,Cのうちからセレクタ10を用い
て所望の映像信号を選択する。この選択した映像信号に
付随する同期信号を用いて、カウンタ12を制御する。
て所望の映像信号を選択する。この選択した映像信号に
付随する同期信号を用いて、カウンタ12を制御する。
第４図に、このカウンタ12の詳細構成を示す。ここで12
Aは水平アドレスカウンタ、12Bは垂直アドレスカウンタ
である。
Aは水平アドレスカウンタ、12Bは垂直アドレスカウンタ
である。
再び第３図に戻り、これを説明する。
メモリ14は映像信号を格納するために、本実施例では１
フレーム分の容量を有する。そして、カウンタ12から送
出されるアドレスに従って、選択された映像信号が逐次
書き込まれる。他方、数値・論理演算部（アドレス処理
用）16から出力されるアドレスに従って記憶データが読
み出され、数値・論理演算部（データ処理用）18に送ら
れる。
フレーム分の容量を有する。そして、カウンタ12から送
出されるアドレスに従って、選択された映像信号が逐次
書き込まれる。他方、数値・論理演算部（アドレス処理
用）16から出力されるアドレスに従って記憶データが読
み出され、数値・論理演算部（データ処理用）18に送ら
れる。
数値・論理演算部（データ処理用）18は、所定のプログ
ラムに従ってこのデータを処理する。
ラムに従ってこのデータを処理する。
数値論理演算部18からの出力を伝送路a,b,cのいずれか
に送出するために、セレクタ20,22,24を用いる。いま、
セレクタ20の入力側切り換えを数値・論理演算部18側に
選択すると、伝送路ａより伝送されてきた信号は遮断さ
れ、演算部18の出力データが伝送路ａに送出される。ま
た、セレクタ22および24により入力側伝送路ｂおよびｃ
を選択すると、伝送路ｂおよびｃについては入力と出力
がスルーの状態になる。これらの選択は、演算部16,18
の制御も含めて、シーケンサ26が制御する。
に送出するために、セレクタ20,22,24を用いる。いま、
セレクタ20の入力側切り換えを数値・論理演算部18側に
選択すると、伝送路ａより伝送されてきた信号は遮断さ
れ、演算部18の出力データが伝送路ａに送出される。ま
た、セレクタ22および24により入力側伝送路ｂおよびｃ
を選択すると、伝送路ｂおよびｃについては入力と出力
がスルーの状態になる。これらの選択は、演算部16,18
の制御も含めて、シーケンサ26が制御する。
セレクタ20,22,24を通過する際に生ずる伝播遅延時間が
問題となる場合は、ラッチ（図示せず）をセレクタの後
に挿入することにより、映像信号のサンプル位置を規定
する。上述の数値・論理演算部16,18は、一般にALU（Ar
ithmetic and Logical Unit）と呼ばれるものであり、
加減乗除の他に指数演算，対数演算などの関数演算や、
AND,OR,NOTなどの論理演算をも扱い得る（すなわち、CP
Uの一部品としての機能を果たす）。シーケンサ26はプ
ログラムメモリを内蔵しており、後に詳述するプログラ
ムの手順に従って、基本装置を駆動する同期信号（以
下、システム同期と呼ぶ）等と比較しながら、上記ALU
などを制御する。
問題となる場合は、ラッチ（図示せず）をセレクタの後
に挿入することにより、映像信号のサンプル位置を規定
する。上述の数値・論理演算部16,18は、一般にALU（Ar
ithmetic and Logical Unit）と呼ばれるものであり、
加減乗除の他に指数演算，対数演算などの関数演算や、
AND,OR,NOTなどの論理演算をも扱い得る（すなわち、CP
Uの一部品としての機能を果たす）。シーケンサ26はプ
ログラムメモリを内蔵しており、後に詳述するプログラ
ムの手順に従って、基本装置を駆動する同期信号（以
下、システム同期と呼ぶ）等と比較しながら、上記ALU
などを制御する。
これまで述べてきた映像信号処理用基本装置は、単体で
使用し得るのみならず、複数台を同一の伝送路に接続し
て映像信号を並列処理することが可能である。すなわ
ち、１台の装置では処理速度が遅くて映像信号の実時間
処理が不可能な場合にも、並列処理を行うことにより演
算速度を上げ、もって複雑な処理を可能とすることがで
きる。以下、この並列処理について説明する。
使用し得るのみならず、複数台を同一の伝送路に接続し
て映像信号を並列処理することが可能である。すなわ
ち、１台の装置では処理速度が遅くて映像信号の実時間
処理が不可能な場合にも、並列処理を行うことにより演
算速度を上げ、もって複雑な処理を可能とすることがで
きる。以下、この並列処理について説明する。
映像信号の標本化周波数が1/Ts Hz（Tsはサンプル間
隔）であって、本実施例による装置の処理速度が1/Tp
（回／秒;Tpは１処理ステップの処理時間）とすると、
１サンプル点につき、Ts/Tp処理ステップしか実行する
ことができない。ところが、ある所望の処理にｎ（＞Ts
/Tp）処理ステップ必要である場合には、並列処理に必
要とする本装置の台数Ｎは、 となる。
隔）であって、本実施例による装置の処理速度が1/Tp
（回／秒;Tpは１処理ステップの処理時間）とすると、
１サンプル点につき、Ts/Tp処理ステップしか実行する
ことができない。ところが、ある所望の処理にｎ（＞Ts
/Tp）処理ステップ必要である場合には、並列処理に必
要とする本装置の台数Ｎは、 となる。
例えば、２つの非同期映像信号入力A,Bをシステムの同
期に変換させながら、縦ワイプにより画像合成を行う処
理を考える。ここで、縦ワイプとは、第５図に示すよう
に、２つの入力A,Bを第５図（Ｃ）に示すように縦割り
にして表示する手法である。
期に変換させながら、縦ワイプにより画像合成を行う処
理を考える。ここで、縦ワイプとは、第５図に示すよう
に、２つの入力A,Bを第５図（Ｃ）に示すように縦割り
にして表示する手法である。
いま、Tp＝140n sec,Ts＝280n secの映像信号処理用基
本装置について、画像合成を行うために、ひとつの画素
を生成するのにｎ＝８処理ステップを必要とすると、Ｎ
＝４となり、４台の基本装置が必要となる。
本装置について、画像合成を行うために、ひとつの画素
を生成するのにｎ＝８処理ステップを必要とすると、Ｎ
＝４となり、４台の基本装置が必要となる。
第６図は、Ｎ＝４として、４台の映像信号処理用基本装
置を用いた場合のシステム構成を示す。ここで、PU1〜P
U4はそれぞれ単独の映像信号処理用基本装置を示す。ま
た、図の右側に示すa,b,cは３本の伝送路を表してい
る。
置を用いた場合のシステム構成を示す。ここで、PU1〜P
U4はそれぞれ単独の映像信号処理用基本装置を示す。ま
た、図の右側に示すa,b,cは３本の伝送路を表してい
る。
基本装置PU1およびPU2は映像入力Ａに対する処理機構で
あり、ワイプ合成映像の左側の部分の処理を行う。ま
た、PU3およびPU4は映像入力Ｂに対する処理機構であ
り、ワイプ合成映像の右側の部分の処理を行う。また、
PU1およびPU3はメモリ14（第３図参照）の奇数アドレス
部を、PU2およびPU4は同じく偶数アドレス部を担当す
る。
あり、ワイプ合成映像の左側の部分の処理を行う。ま
た、PU3およびPU4は映像入力Ｂに対する処理機構であ
り、ワイプ合成映像の右側の部分の処理を行う。また、
PU1およびPU3はメモリ14（第３図参照）の奇数アドレス
部を、PU2およびPU4は同じく偶数アドレス部を担当す
る。
PU1およびPU2においては、映像信号選択手段としての機
能を果たすセレクタ10（第３図参照）の作用により、映
像入力Ａが選択される。同様にして、PU3およびPU4にお
いては映像入力Ｂが選択される。これら選択された映像
は、後に詳述するように、カウンタ12,メモリ14（フレ
ームメモリ構成とする），数値・論理演算部（アドレス
処理用）16によってフレームシンクロナイズされる。
能を果たすセレクタ10（第３図参照）の作用により、映
像入力Ａが選択される。同様にして、PU3およびPU4にお
いては映像入力Ｂが選択される。これら選択された映像
は、後に詳述するように、カウンタ12,メモリ14（フレ
ームメモリ構成とする），数値・論理演算部（アドレス
処理用）16によってフレームシンクロナイズされる。
そして、伝送路ｃに合成映像出力信号を送出するため
に、第５図（Ｃ）に示す画面左側についてはPU1およびP
U2から、また同画面右側についてはPU3およびPU4から、
各装置のセレクタ24（第３図参照）を介して出力信号が
送出される。その結果、伝送路ｃには完全な映像信号系
列が送出される。
に、第５図（Ｃ）に示す画面左側についてはPU1およびP
U2から、また同画面右側についてはPU3およびPU4から、
各装置のセレクタ24（第３図参照）を介して出力信号が
送出される。その結果、伝送路ｃには完全な映像信号系
列が送出される。
第７図（Ａ），（Ｂ）および第８図（Ａ），（Ｂ）は第
６図に述べたシステムの制御手順（シーケンサ26に入る
プログラム）を示すフローチャートである。また、第９
図は結果として得られる合成画面を示す図であり、横方
向の座標をX,縦方向の座標をY,メモリの特定アドレスを
（X,Y），ある特定画面におけるワイプ位置をX0とす
る。
６図に述べたシステムの制御手順（シーケンサ26に入る
プログラム）を示すフローチャートである。また、第９
図は結果として得られる合成画面を示す図であり、横方
向の座標をX,縦方向の座標をY,メモリの特定アドレスを
（X,Y），ある特定画面におけるワイプ位置をX0とす
る。
第７図（Ａ）に示すように、基本装置PU1はアドレス
（1,0）を指定したまま（ステップS1）、システム同期
の垂直ブランキング期間が終了するのを待機する（ステ
ップS2）。
（1,0）を指定したまま（ステップS1）、システム同期
の垂直ブランキング期間が終了するのを待機する（ステ
ップS2）。
垂直ブランキング期間が終了すると、メモリよりアドレ
ス（1,0）の内容を読み出して伝送路ｃ側に出力する
（ステップS3）。
ス（1,0）の内容を読み出して伝送路ｃ側に出力する
（ステップS3）。
次いで、Ｘの値を“2"だけ増加し（ステップS4）、未だ
ワイプ位置X0に到達しない場合には（ステップS5）、再
びステップS3に戻ってアドレス（3,0）の内容を読み出
し、伝送路ｃ側に出力する。
ワイプ位置X0に到達しない場合には（ステップS5）、再
びステップS3に戻ってアドレス（3,0）の内容を読み出
し、伝送路ｃ側に出力する。
以降、順次にＸの値を“2"ずつ増し、（5,0），（7,0）
…のアドレスから画像データを読み出す（ループ１）。
そして、ワイプ位置X0に達したときにはループ１から飛
び出て、ループ２（ステップS6,S7）に入る。このルー
プ２では座標Ｘの値を増すのみであり、メモリからのデ
ータ読み出しは行わない。
…のアドレスから画像データを読み出す（ループ１）。
そして、ワイプ位置X0に達したときにはループ１から飛
び出て、ループ２（ステップS6,S7）に入る。このルー
プ２では座標Ｘの値を増すのみであり、メモリからのデ
ータ読み出しは行わない。
そして、ループ２を巡回している最中に水平ブランキン
グ期間に達した場合には（ステップS7）、Ｘの値を１に
戻すと共にＹの値を１だけ増してステップS2以降の処理
を繰り返す。
グ期間に達した場合には（ステップS7）、Ｘの値を１に
戻すと共にＹの値を１だけ増してステップS2以降の処理
を繰り返す。
その後、垂直ブランキング期間に達すると、再びステッ
プS1に戻り、Ｘ＝1,Y＝０にリセットする。
プS1に戻り、Ｘ＝1,Y＝０にリセットする。
かくして、第９図ので示した画像領域が基本装置PU1
によって形成される。
によって形成される。
基本装置PU2における処理過程は、第７図（Ｂ）に示す
フローチャートから明らかなように、基本装置PU1の処
理過程とほぼ同じである。但し、Ｘの初期値は“0"に設
定されるので、第９図ので示した画像領域が形成され
る。
フローチャートから明らかなように、基本装置PU1の処
理過程とほぼ同じである。但し、Ｘの初期値は“0"に設
定されるので、第９図ので示した画像領域が形成され
る。
以上述べた基本装置PU1,PU2の処理によって、ワイプ位
置X0の左側にある画面領域（第９図参照）が形成される
ことになる。
置X0の左側にある画面領域（第９図参照）が形成される
ことになる。
ワイプ位置X0の右側にある画面領域については、基本装
置PU3およびPU4によって形成される。この処理過程は、
第８図（Ａ）および（Ｂ）より明らかな通り、基本装置
PU1およびPU2の処理過程と類似している。但しその相違
点は、基本装置PU1のループ１に相当するループ３（第
８図（Ａ）参照）では出力がなく、PU1のループ２に相
当するループ４で出力があることである。従って、ワイ
プ位置X0より右側の画面に対してのみデータを出力する
ので、画像Ｂの右側が出力されることになる。なお、基
本装置PU3とPU4の関係は、基本装置PU1とPU2の関係と同
様である。
置PU3およびPU4によって形成される。この処理過程は、
第８図（Ａ）および（Ｂ）より明らかな通り、基本装置
PU1およびPU2の処理過程と類似している。但しその相違
点は、基本装置PU1のループ１に相当するループ３（第
８図（Ａ）参照）では出力がなく、PU1のループ２に相
当するループ４で出力があることである。従って、ワイ
プ位置X0より右側の画面に対してのみデータを出力する
ので、画像Ｂの右側が出力されることになる。なお、基
本装置PU3とPU4の関係は、基本装置PU1とPU2の関係と同
様である。
本実施例では、タイムベースコレクタ，フレームシンク
ロナイザ等に代表される時間軸補正を行うことができ
る。すなわち、異種同期で駆動されている映像信号を当
該システムの同期に変換するものである。
ロナイザ等に代表される時間軸補正を行うことができ
る。すなわち、異種同期で駆動されている映像信号を当
該システムの同期に変換するものである。
上述のワイプ処理手順について用いたフローチャート
は、時間軸補正処理も実行し得るアルゴリズムを表して
いる。そこで、第７図（Ａ），（Ｂ）もしくは第８図
（Ａ），（Ｂ）を用いて時間軸補正処理を行うために、
まず入力の同期信号に応答して第４図のカウンタ12を駆
動して書き込みアドレスを発生し、メモリ14（第３図参
照）に映像信号を書き込む。これに対し、読み出し時に
は上記フローチャートに示すように、入力の映像信号と
は独立したシステム同期の垂直ブランキング，水平ブラ
ンキングを確認しながらデータの読み出しを行う。
は、時間軸補正処理も実行し得るアルゴリズムを表して
いる。そこで、第７図（Ａ），（Ｂ）もしくは第８図
（Ａ），（Ｂ）を用いて時間軸補正処理を行うために、
まず入力の同期信号に応答して第４図のカウンタ12を駆
動して書き込みアドレスを発生し、メモリ14（第３図参
照）に映像信号を書き込む。これに対し、読み出し時に
は上記フローチャートに示すように、入力の映像信号と
は独立したシステム同期の垂直ブランキング，水平ブラ
ンキングを確認しながらデータの読み出しを行う。
かくして、メモリ14がバッファの機能を果たし、もって
時間軸補正がなされる。
時間軸補正がなされる。
その他の映像信号処理の例として、拡大／縮小，回転な
どの幾何学処理がある。これら処理は、従来からデジタ
ル・ビデオ・エフェクタなどの特殊効果装置によって実
現されていたが、以下に本実施例による処理手順を説明
する。
どの幾何学処理がある。これら処理は、従来からデジタ
ル・ビデオ・エフェクタなどの特殊効果装置によって実
現されていたが、以下に本実施例による処理手順を説明
する。
説明を簡略化するため、第10図に示すように横方向の長
さを1/2に縮小する処理を考える。本処理は、第11図に
示すアルゴリズムによって実現することができる。この
処理は、ループ５およびループ６において読み出しの水
平アドレスを２ずつ増してゆくことにより、横方向の長
さを1/2に縮小している。そして、縮小した画像を２つ
出力するために、ループ５およびループ６を用い、ルー
プ６に入る前に再度Ｘアドレスをリセット（０）するこ
とにより、同じ画像を出力している。
さを1/2に縮小する処理を考える。本処理は、第11図に
示すアルゴリズムによって実現することができる。この
処理は、ループ５およびループ６において読み出しの水
平アドレスを２ずつ増してゆくことにより、横方向の長
さを1/2に縮小している。そして、縮小した画像を２つ
出力するために、ループ５およびループ６を用い、ルー
プ６に入る前に再度Ｘアドレスをリセット（０）するこ
とにより、同じ画像を出力している。
いま、Ts（映像信号のサンプル間隔）が280n secであ
り、且つTp（本実施例における１処理ステップの処理時
間）が140n secであって、上記縮小処理を行うために１
画素あたりｎ＝４処理ステップを要するものと仮定する
（第11図でステップS43〜S45や、S47〜S49が４ステップ
とする）と、並列処理を行うために必要な基本装置の台
数Ｎは、 より、２台が必要とされる。
り、且つTp（本実施例における１処理ステップの処理時
間）が140n secであって、上記縮小処理を行うために１
画素あたりｎ＝４処理ステップを要するものと仮定する
（第11図でステップS43〜S45や、S47〜S49が４ステップ
とする）と、並列処理を行うために必要な基本装置の台
数Ｎは、 より、２台が必要とされる。
よって、映像信号の流れは第12図に示す太線のようにな
る。ここで、PU1およびPU2は、既に説明したとおりそれ
ぞれ同一の映像信号処理用基本装置を示す。
る。ここで、PU1およびPU2は、既に説明したとおりそれ
ぞれ同一の映像信号処理用基本装置を示す。
第13図（Ａ）および（Ｂ）に示すフローチャートは、第
12図に示した基本装置PU1およびPU2が実行すべきアルゴ
リズムを表すものである。すなわち、既に説明したワイ
プ処理の場合と類似して、Ｘの初期値を各々“0"と“2"
に設定し、Ｘアドレスを“4"ずつ増加させている。
12図に示した基本装置PU1およびPU2が実行すべきアルゴ
リズムを表すものである。すなわち、既に説明したワイ
プ処理の場合と類似して、Ｘの初期値を各々“0"と“2"
に設定し、Ｘアドレスを“4"ずつ増加させている。
最後に、本実施例による２次元の回転処理について説明
する。いま、第14図に示すように、座標（x0,y0）点を
中心にθだけ回転させると、（x,y）点は次式に示すよ
うに、（X,Y）まで移動する。
する。いま、第14図に示すように、座標（x0,y0）点を
中心にθだけ回転させると、（x,y）点は次式に示すよ
うに、（X,Y）まで移動する。
本実施例による映像信号処理用基本装置では、出力系列
に従ってデータを生成する必要があるので、逆変換にな
り、次式に従う。
に従ってデータを生成する必要があるので、逆変換にな
り、次式に従う。
上式において、ＸおよびＹを操作に従って１ずつ増加さ
せながら逐次代入計算して、原画像（x,y）のデータを
読み出し、出力する。この回転処理を実行する過程は、
既述のワイプ処理や縮小処理と同様である。但し、アド
レスの演算が若干多くなる点のみが異っている。
せながら逐次代入計算して、原画像（x,y）のデータを
読み出し、出力する。この回転処理を実行する過程は、
既述のワイプ処理や縮小処理と同様である。但し、アド
レスの演算が若干多くなる点のみが異っている。
［効果］ 以上説明したとおり、本発明によれば、単一のハードウ
エアを用いて時間軸上の処理など種々の映像信号処理を
行うことができるので、拡張性・柔軟性・保守性に富ん
だ映像信号処理用基本装置を得ることができる。
エアを用いて時間軸上の処理など種々の映像信号処理を
行うことができるので、拡張性・柔軟性・保守性に富ん
だ映像信号処理用基本装置を得ることができる。
また、本発明に係る装置を複数台用いて並列処理を行わ
せることにより、処理速度の向上を図り、もって途切れ
なく実時間で種々の映像信号処理が可能となる。
せることにより、処理速度の向上を図り、もって途切れ
なく実時間で種々の映像信号処理が可能となる。
第１図は本発明の全体構成を示すブロック図、 第２図は従来技術による番組製作システム構成例を示す
ブロック図、 第３図は本発明の一実施例を示すブロック図、 第４図は第３図に示したカウンタ12の詳細構成を示すブ
ロック図、 第５図（Ａ），（Ｂ），（Ｃ）は縦ワイプ処理を例示し
た説明図、 第６図は４台の映像信号処理用基本装置を用いた場合の
システム構成を示す図、 第７図（Ａ），（Ｂ）および第８図（Ａ），（Ｂ）は第
６図に示したシステムの制御手順を示すフローチャー
ト、 第９図は第７図（Ａ），（Ｂ）および第８図（Ａ），
（Ｂ）に示したアルゴリズムに従って形成した画面の画
素構成状態を説明する図、 第10図（Ａ），（Ｂ）は横方向の縮小処理を説明する
図、 第11図は第10図に示した縮小処理のアルゴリズムを説明
するフローチャート、 第12図は２台の映像信号処理用基本装置を用いて並列縮
小処理を行う場合のシステム構成図、 第13図（Ａ），（Ｂ）は第12図に示したシステムの制御
手順を示すフローチャート、 第14図は２次元の回転処理を説明する線図である。 １……伝送線路、 ２……映像信号選択手段、 ３……書き込み手段、 ４……記憶手段、 ５……読み出し手段、 ６……演算手段、 ７……出力手段、 ８……制御手段、 10……セレクタ、 12……カウンタ、 12A……水平アドレスカウンタ、 12B……垂直アドレスカウンタ、 14……メモリ、 16……数値・論理演算部（アドレス処理用）、 18……数値・論理演算部（データ処理用）、 20,22,24……セレクタ、 26……シーケンサ、 PU1〜PU4……映像信号処理用基本装置。
ブロック図、 第３図は本発明の一実施例を示すブロック図、 第４図は第３図に示したカウンタ12の詳細構成を示すブ
ロック図、 第５図（Ａ），（Ｂ），（Ｃ）は縦ワイプ処理を例示し
た説明図、 第６図は４台の映像信号処理用基本装置を用いた場合の
システム構成を示す図、 第７図（Ａ），（Ｂ）および第８図（Ａ），（Ｂ）は第
６図に示したシステムの制御手順を示すフローチャー
ト、 第９図は第７図（Ａ），（Ｂ）および第８図（Ａ），
（Ｂ）に示したアルゴリズムに従って形成した画面の画
素構成状態を説明する図、 第10図（Ａ），（Ｂ）は横方向の縮小処理を説明する
図、 第11図は第10図に示した縮小処理のアルゴリズムを説明
するフローチャート、 第12図は２台の映像信号処理用基本装置を用いて並列縮
小処理を行う場合のシステム構成図、 第13図（Ａ），（Ｂ）は第12図に示したシステムの制御
手順を示すフローチャート、 第14図は２次元の回転処理を説明する線図である。 １……伝送線路、 ２……映像信号選択手段、 ３……書き込み手段、 ４……記憶手段、 ５……読み出し手段、 ６……演算手段、 ７……出力手段、 ８……制御手段、 10……セレクタ、 12……カウンタ、 12A……水平アドレスカウンタ、 12B……垂直アドレスカウンタ、 14……メモリ、 16……数値・論理演算部（アドレス処理用）、 18……数値・論理演算部（データ処理用）、 20,22,24……セレクタ、 26……シーケンサ、 PU1〜PU4……映像信号処理用基本装置。
フロントページの続き (56)参考文献 特開 昭54−130830（ＪＰ，Ａ) 特開 昭58−96464（ＪＰ，Ａ) 特開 昭57−157691（ＪＰ，Ａ) 特開 昭53−45120（ＪＰ，Ａ) 特公 昭59−14945（ＪＰ，Ｂ２) 米国特許4308559（ＵＳ，Ａ) 米国特許4339803（ＵＳ，Ａ)
Claims (1)
- 【請求項１】a.複数の伝送線路から映像信号（サンプル
周期:Ts秒）を選択して取り込む映像信号選択手段、 b. 映像信号を記憶する記憶手段、 c. 前記映像信号選択手段からの映像信号を、該映像信
号の同期信号を制御信号にして前記記憶手段に書き込む
書き込み手段、 d. 前記記憶手段に記憶されているデータのアドレスを
指定して、前記記憶手段から該データを読み出す読み出
し手段、 e. 前記読み出し手段により読み出されたデータを用い
て演算を行う演算手段、 f. 前記演算手段からの演算結果を前記伝送線路のいず
れかに選択的に出力し、もしくは、前記伝送線路の映像
信号を通過させる出力手段、 g. 独立の同期信号にもとづいて、前記映像信号選択手
段、前記読み出し手段、前記演算手段および前記出力手
段を制御する制御手段、 を有する映像信号処理部（１処理ステップの処理時間:T
p秒）を備え、 ｎ処理ステップの映像信号処理を行うにあたり、Ｎ台 の前記映像信号処理部を前記複数の伝送線路に並列的に
接続し、実時間並列処理した映像信号をそれぞれの前記
出力手段から所定のタイミングにて出力することによ
り、直列形式の映像信号に変換して、前記複数の伝送線
路とは異なる単一の伝送線路上に送出することを特徴と
する映像信号処理用基本装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204156A JPH0712206B2 (ja) | 1984-10-01 | 1984-10-01 | 映像信号処理用基本装置 |
| DE8585904869T DE3578650D1 (de) | 1984-10-01 | 1985-09-30 | Fundamentales geraet zum verarbeiten von videosignalen. |
| PCT/JP1985/000539 WO1986002221A1 (fr) | 1984-10-01 | 1985-09-30 | Dispositif fondamental de traitement de signaux video |
| EP85904869A EP0197154B1 (en) | 1984-10-01 | 1985-09-30 | Fundamental apparatus for processing video signals |
| US06/879,108 US4800430A (en) | 1984-10-01 | 1986-05-30 | Fundamental unit for processing video signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204156A JPH0712206B2 (ja) | 1984-10-01 | 1984-10-01 | 映像信号処理用基本装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184178A JPS6184178A (ja) | 1986-04-28 |
| JPH0712206B2 true JPH0712206B2 (ja) | 1995-02-08 |
Family
ID=16485759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204156A Expired - Lifetime JPH0712206B2 (ja) | 1984-10-01 | 1984-10-01 | 映像信号処理用基本装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4800430A (ja) |
| EP (1) | EP0197154B1 (ja) |
| JP (1) | JPH0712206B2 (ja) |
| DE (1) | DE3578650D1 (ja) |
| WO (1) | WO1986002221A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800053A (nl) * | 1988-01-11 | 1989-08-01 | Philips Nv | Videoprocessorsysteem, alsmede afbeeldingssysteem en beeldopslagsysteem, voorzien van een dergelijk videoprocessorsysteem. |
| KR920001287B1 (ko) * | 1988-02-12 | 1992-02-10 | 니혼 호오소오 고오카이 | 디지탈 영상신호 처리장치 |
| US4994914A (en) * | 1988-06-21 | 1991-02-19 | Digital Equipment Corporation | Composite video image device and related method |
| GB8909079D0 (en) * | 1989-04-21 | 1989-06-07 | Abekas Video Systems | Digital video special effect system |
| US4947256A (en) * | 1989-04-26 | 1990-08-07 | The Grass Valley Group, Inc. | Adaptive architecture for video effects |
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| JPH03116352A (ja) * | 1989-09-29 | 1991-05-17 | Imajika:Kk | ビデオ信号パイプラインバス |
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| GB9012326D0 (en) * | 1990-06-01 | 1990-07-18 | Thomson Consumer Electronics | Wide screen television |
| KR950005050Y1 (ko) * | 1991-12-05 | 1995-06-21 | 삼성전자 주식회사 | 디지탈 카메라의 아날로그 겸용회로 |
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| EP0558208B1 (en) * | 1992-02-26 | 1998-12-16 | Cirrus Logic, Inc. | Digital video editing processing unit |
| US5262864A (en) * | 1992-07-10 | 1993-11-16 | Thomson Consumer Electronics, Inc. | Frame based vertical panning system |
| US5294987A (en) * | 1992-07-10 | 1994-03-15 | Thomson Consumer Electronics, Inc. | Field to field vertical panning system |
| DE19541870C2 (de) * | 1995-11-09 | 1997-10-23 | Siemens Ag | Schaltungsanordnung zum Überblenden zwischen Bildfolgen |
| GB2307815A (en) * | 1995-11-29 | 1997-06-04 | Ibm | An image processing system using shared memory |
| KR100527982B1 (ko) * | 1998-06-11 | 2005-11-09 | 마츠시타 덴끼 산교 가부시키가이샤 | 영상표시장치 및 프로그램 기록매체 |
| JP3820049B2 (ja) * | 1998-07-16 | 2006-09-13 | パナリティカル ビー ヴィ | 薄膜の蛍光ｘ線分析方法及び装置 |
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| US4339803A (en) | 1976-10-14 | 1982-07-13 | Micro Consultants Limited | Video frame store and real time processing system |
Family Cites Families (12)
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|---|---|---|---|---|
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| JPS5221995B2 (ja) * | 1972-03-24 | 1977-06-14 | ||
| JPS5914945B2 (ja) * | 1973-04-11 | 1984-04-06 | 沖電気工業株式会社 | デイジタル化画像合成方式 |
| JPS5247701A (en) * | 1975-10-14 | 1977-04-15 | Mazda Motor Corp | Sound-proof and vibration-insulating coating materials for sheet metal s for vehicles |
| JPS5345120A (en) * | 1976-10-05 | 1978-04-22 | Tokyo Hoso:Kk | Video special effect device |
| US4218709A (en) * | 1977-10-05 | 1980-08-19 | Echolabs, Inc. | Video switching system |
| JPS54130830A (en) * | 1978-03-21 | 1979-10-11 | Vital Ind | Special television effect device |
| US4218710A (en) * | 1978-05-15 | 1980-08-19 | Nippon Electric Company, Ltd. | Digital video effect system comprising only one memory of a conventional capacity |
| JPS57157691A (en) * | 1981-03-23 | 1982-09-29 | Shin Meiwa Ind Co Ltd | Multi-directional video montage device |
| JPS5896464A (ja) * | 1981-12-04 | 1983-06-08 | Chiyuunichi Denshi Kogyosho:Kk | 画像信号処理方式 |
| JPS5914945A (ja) * | 1982-07-16 | 1984-01-25 | 旭化成株式会社 | 積層フイルム |
| US4689823A (en) * | 1984-01-04 | 1987-08-25 | Itek Corporation | Digital image frame processor |
-
1984
- 1984-10-01 JP JP59204156A patent/JPH0712206B2/ja not_active Expired - Lifetime
-
1985
- 1985-09-30 EP EP85904869A patent/EP0197154B1/en not_active Expired
- 1985-09-30 DE DE8585904869T patent/DE3578650D1/de not_active Expired - Lifetime
- 1985-09-30 WO PCT/JP1985/000539 patent/WO1986002221A1/ja not_active Ceased
-
1986
- 1986-05-30 US US06/879,108 patent/US4800430A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4339803A (en) | 1976-10-14 | 1982-07-13 | Micro Consultants Limited | Video frame store and real time processing system |
| US4308559A (en) | 1979-05-14 | 1981-12-29 | Peter Schiff | Switching apparatus for closed circuit television monitoring systems |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184178A (ja) | 1986-04-28 |
| US4800430A (en) | 1989-01-24 |
| EP0197154A4 (en) | 1987-03-05 |
| EP0197154A1 (en) | 1986-10-15 |
| WO1986002221A1 (fr) | 1986-04-10 |
| EP0197154B1 (en) | 1990-07-11 |
| DE3578650D1 (de) | 1990-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |