JPH07122076A - キャッシュメモリ - Google Patents

キャッシュメモリ

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JPH07122076A
JPH07122076A JP5265934A JP26593493A JPH07122076A JP H07122076 A JPH07122076 A JP H07122076A JP 5265934 A JP5265934 A JP 5265934A JP 26593493 A JP26593493 A JP 26593493A JP H07122076 A JPH07122076 A JP H07122076A
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memory cell
program
memory
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data
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JP5265934A
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Tomohisa Wada
知久 和田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements

Landscapes

  • Memory System Of A Hierarchy Structure (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】 メモリ領域を構成するメモリセル行の不良の
有無を短時間でかつ確実にプログラムすることができる
キャッシュメモリを提供する。 【構成】 プリチャージ回路２５の出力に信号線２４を
接続し、信号線２４に各メモリセルアレイ１４に対応す
るヒューズ２６を接続し、ヒューズ２６にそのメモリセ
ルアレイ１４に含まれる各メモリセル行１５ｘに対応す
るヒューズ２３およびＮチャネルＭＯＳトランジスタ２
２を接続する。トランジスタ２２のゲートにエントリ選
択線２１を接続し、そのソースを接地端子に接続する。
メモリセル行１５ｘが不良である場合はそれに対応する
ヒューズ２３を切断し、メモリセルアレイ１４が不良で
ある場合はそれに対応するヒューズ２６を切断する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、キャッシュメモリに
関する。具体的にいうと、この発明は、スーパーコンピ
ュータ、大型計算機、ワークステーション、パーソナル
コンピュータなどすべてのレベルのコンピュータでその
速度性能向上のために、特にメモリの読出時間や書込時
間を短縮するために用いられているキャッシュメモリに
関する。
【０００２】
【従来の技術】図５は、従来のキャッシュメモリの論理
的な構成を示すブロック図であって、たとえばMORGAN K
AUFMANN PUBLISHERS INC. から出版されている著者；Jo
hn L Hennessy とDavid A Patterson による“COMPUTER
ARCHITECTURE A QUANTITATIVEAPPROACH ”のFIGURE
８．１１に紹介されているＶＡＸ−１１／７８０のキャ
ッシュメモリを説明のためにウェイ数を２から１にして
ダイレクトマップ構成にしたものである。
【０００３】図において、このキャッシュメモリは、メ
モリ領域１と比較論理回路７とを含む。メモリ領域１
は、複数（たとえば５１２）のエントリ２を含み、各エ
ントリ２は、図示しない主記憶装置のデータ（たとえば
６４ビット）を蓄えるデータメモリ領域３と、データメ
モリ領域３に蓄えられたデータの主記憶装置内における
アドレスの上位ビット（たとえば２０ビット；これをタ
グデータという）を蓄えるタグメモリ領域４と、データ
メモリ領域３およびタグメモリ領域４に蓄えられたデー
タが有効であるか否かを示すステイタスバリッドデータ
（たとえば１ビット）を蓄えるステイタスバリッドビッ
ト領域５とを含む。
【０００４】一方、外部からキャッシュメモリに与えら
れるアドレスビット列１０は、キャッシュメモリの構成
に対応して、最も上位のタグ部１１（この場合２０ビッ
ト）と、中間のインデックス部１２（この場合９ビッ
ト）と、最も下位のブロックオフセット部１３（たとえ
ば３ビット）とを含む。アクセスされるデータの位置
は、これらのうちのインデックス部１２によって一義的
に決められている。すなわち９ビットのインデックス部
１２は５１２のエントリ２に対応している。
【０００５】外部よりアドレスビット列１０が与えられ
ると、そのうちのインデックス部１２のビット列がデコ
ードされ、５１２のエントリ２のうちの１つが選択され
る。次いで、選択されたエントリ２のデータメモリ領域
３のデータ、タグメモリ領域４のタグデータ、およびス
テイタスバリッドビット領域５のステイタスバリッドデ
ータが読出される。比較論理回路７は、読出されたタグ
データと、アドレスビット列１０のタグ部１１とを比較
し、この両者が一致し、かつ読出されたステイタスバリ
ッドデータがバリッドすなわち有効状態のときのみ、ヒ
ット信号ＨＩＴを外部に出力し、外部に出力されたデー
タが正しいものであることを伝える。また、比較論理回
路７は、読出されたステイタスバリッドデータがインバ
リッドすなわち無効状態のときは、ミス信号ＭＩＳＳを
外部に出力し、外部に出力されたデータが無効であるこ
とを伝える。
【０００６】ところで、図５に示したキャッシュメモリ
のメモリ領域１は、実際には図６に示すようなメモリセ
ル１４を図７に示すように図中Ｙ方向に複数個組合わせ
て構成される。図６において、メモリセル１４は、Ｘお
よびＹ方向にマトリックス状に配列された複数のメモリ
セル１５と、各メモリセル行１５ｘ（Ｘ方向に１列に配
列された複数のメモリセル１５）に接続されたワード線
１６と、ワード線周辺回路１７と、各メモリセル列１５
ｙ（Ｙ方向に１列に配列された複数のメモリセル１５）
に１対ずつ接続されたビット線１８と、ビット線周辺回
路１９とを含む。メモリセル１５は、１ビットの情報を
蓄える。各メモリセル行１５ｘは、１つのエントリ２を
構成する。ワード線周辺回路１７は、外部からのメモリ
セル行１５ｘ（エントリ２）の指定に応答してワード線
１６のうちの１本を選択する。選択されたワード線１６
に接続されたすべてのメモリセル１５は、活性化され、
データの読出／書込が可能な状態となる。ビット線周辺
回路１９は、ビット線１８を介して活性化されたメモリ
セル１５のデータの読出／書込を行なう。
【０００７】メモリ領域１を複数のメモリセルアレイ１
４で構成しているのは、メモリ領域１を１つのメモリセ
ルアレイ１４で構成すると、ワード線１６やビット線１
８が長くなって読出／書込時の動作速度が遅くなった
り、消費電力が大きくなるためである。
【０００８】なお、図５のメモリ領域１の×印は不良な
メモリセル１５を示している。図中Ａ部の×印は、メモ
リセル１５が単独で不良になった場合を示している。こ
の場合は１つのエントリ２の１ビットのみが不良とな
る。図中Ｂの×印は、ワード線１６に不良が生じた場
合、すなわちワード線１６が切断したり、電源レベルに
ショートした場合の不良を示している。この場合は１つ
のエントリ２の一部またはすべてのビットが不良とな
る。図中Ｃ部の×印は、ビット線１８に不良が生じた場
合、すなわちビット線１８が切断したり、電源レベルに
ショートした場合の不良を示している。この場合は１本
のビット線１８に接続されたすべてのエントリ２が不良
となる。
【０００９】
【発明が解決しようとする課題】従来のキャッシュメモ
リは以上のように構成されているので、メモリ領域１を
構成するすべてのメモリセル１５が正常に動作する必要
があり、１つでも不良なメモリセル１５があると、キャ
ッシュメモリは正常に動作しなかった。したがって、大
容量のキャッシュメモリの製造歩留りは低かった。
【００１０】このような問題に対する１つの解決方法と
して、不良ビットを含む不良なエントリ２を識別するた
めの記憶手段を設け、不良なエントリ２を使用せず、良
好なエントリ２のみを使用する方法がある。その方法
は、特開平４−１７５９４５号公報の「キャッシュメモ
リ装置」や、ISSCC Digest of Technical Papers１９８
６の５０〜５１頁に開示されている。図８は、この改善
されたキャッシュメモリの論理的な構成を示すブロック
図である。このキャッシュメモリにあっては、各エント
リ２に不良なエントリ２を識別するためのハードウェア
バリッドビット領域６が設けられている。×印で示す不
良ビットを含む不良なエントリ２のハードウェアバリッ
ドビット領域６は無効状態（図中“Ｉ”）に、良好なエ
ントリ２のハードウェアバリッドビット領域６は有効状
態（図中“Ｖ”）に設定される。
【００１１】外部からアドレスビット列１０が与えられ
ると、そのインデックス部７に応じた１つのエントリ２
が選択され、そのエントリ２のデータメモリ領域３から
データが、タグメモリ領域４からはタグデータが、バリ
ッドビット領域５からはバリッドデータが図５に示した
キャッシュメモリと同様に読出される。このときまた同
時にハードウェアバリッドビット領域６からハードウェ
アバリッドデータが読出される。
【００１２】読出されたハードウェアバリッドデータが
有効状態のときは、読出されたタグデータとアドレスビ
ット列１０のタグ部１１とが比較論理回路７で比較さ
れ、この両者が一致しかつ読出されたステイタスバリッ
ドデータが有効状態のときのみ、読出されたデータが所
望のものであることを伝えるヒット信号ＨＩＴが比較論
理回路７から外部に出力される。
【００１３】読出されたハードウェアバリッドデータが
無効状態のときは、アクセスされたデータが無効である
ことを外部に出力する。この方法としては、ハードウェ
アバリッドデータが無効状態のときは、タグデータとタ
グ部１１の比較結果やステイタスバリッドデータに関係
なく、読出されたデータが無効であることを伝えるミス
信号ＭＩＳＳを比較論理回路７に出力させる方法があ
る。また、ハードウェアバリッドデータを外部に出力し
て後の処理を外部に任すことも可能である。
【００１４】図９はハードウェアバリッドビット領域６
を実際に構成するプログラム回路４００の回路図であ
る。プログラム回路４００は、エントリ２と同数のＮチ
ャネルＭＯＳトランジスタ２２およびプログラムヒュー
ズ２３の直列体と、プリチャージ回路２５とを含む。Ｎ
チャネルＭＯＳトランジスタ２２のソースは接地端子に
接続されており、そのドレインはプログラムヒューズ２
３の一方端子に接続され、そのゲートは各エントリ選択
線２１に接続されている。プログラムヒューズ２３の他
方端子は、信号線２４を介してプリチャージ回路２５の
出力に接続されている。エントリ２が不良ビットを含む
場合は、そのエントリ２に対応するプログラムヒューズ
２３を切断する。これにより、そのエントリ２のハード
ウェアバリッドビット領域６が無効状態に設定される。
【００１５】次に、動作について説明する。信号線２４
の電位は、エントリ２の選択に先立って、プリチャージ
回路２５によって「Ｈ」レベルに設定される。次いでエ
ントリ２が選択されると（エントリ選択線２１の電位が
「Ｈ」レベルになると）、そのエントリ２用のＮチャネ
ルＭＯＳトランジスタ２２がオン状態になる。そのエン
トリ２が良好であるためそのエントリ２用のプログラム
ヒューズ２３が切断されていない場合は、信号線２４は
プログラムヒューズ２３およびＮチャネルＭＯＳトラン
ジスタ２２を介して接地端子と導通し、信号線２４の電
位は「Ｌ」レベルとなる。一方、エントリ２が不良であ
るためそのエントリ２用のプログラムヒューズ２３が切
断されている場合は、信号線２４の電位は「Ｈ」レベル
のままである。したがって、エントリ２が選択された
後、信号線２４の電位が「Ｌ」レベルであるときはその
エントリ２は有効状態であると判別され、信号線２４の
電位が「Ｈ」レベルであるときはそのエントリ２は無効
状態であると判別される。
【００１６】このようなキャッシュメモリにあっては、
Ａ部の×印で示したように１つのメモリセル１５のみが
不良である場合や、Ｂ部の×印で示したように１本のワ
ード線に不良がある場合は、その不良が存在するエント
リ２用の１つのプログラムヒューズ２３のみを切断すれ
ばよいが、Ｃ部の×印で示したようにビット線１８に不
良がある場合は連続する多数のプログラムヒューズ２３
を切断しなければならなかった。そのため、プログラム
ヒューズ２３の切断に長時間を要するばかりでなく、プ
ログラムヒューズ２３を確実に切断できる確率が低かっ
た。
【００１７】それゆえに、この発明の主たる目的は、メ
モリ領域を構成するメモリセル行の不良の有無を短時間
でかつ確実にプログラムすることができるキャッシュメ
モリを提供することである。
【００１８】
【課題を解決するための手段】この発明のキャッシュメ
モリは、主記憶装置に記憶されているデータをコピーし
て保持するキャッシュメモリであって、複数のメモリセ
ル行を含み、各メモリセル行に前記データ、そのデータ
の前記主記憶装置内におけるアドレス、およびそのデー
タが有効であるか否かを示す情報を記憶する複数のメモ
リセルアレイと、前記各メモリセルアレイの不良の有無
をプログラムするための第１のプログラム素子と、前記
各メモリセル行の不良の有無をプログラムするための第
２のプログラム素子とを含むことを特徴としている。
【００１９】また、前記複数のメモリセルアレイを複数
グループ含み、各グループの不良の有無をプログラムす
るための第３のプログラム素子を含むこととしてもよ
い。
【００２０】
【作用】この発明に係るキャッシュメモリは、メモリセ
ル行の不良の有無をプログラムするための第２のプログ
ラム素子に加えて、メモリセルアレイ全体の不良の有無
をプログラムするための第１のプログラム素子を含む。
したがって、ビット線不良により１つのメモリセルアレ
イ全体が不良である場合でも、従来のようにそのメモリ
セルアレイのメモリセル行用の第２のプログラム素子を
すべてプログラムする必要がなく、そのメモリセルアレ
イ用の第１のプログラム素子を１つだけプログラムすれ
ば足りる。よって、メモリセル行の不良の有無を短時間
でかつ確実にプログラムすることができる。
【００２１】
【実施例】以下、この発明の一実施例によるキャッシュ
メモリを説明する。この実施例のキャッシュメモリの論
理的な構成は、図８に示したキャッシュメモリと同様で
あるので説明は省略される。図１はこの実施例のキャッ
シュメモリのハードウェアバリッドビット領域６を構成
するプログラム回路１００の回路図である。このプログ
ラム回路１００は、図９に示した従来のプログラム回路
４００にメモリセルアレイ１４の不良の有無をプログラ
ムするためのプログラムヒューズ２６を追加したもので
ある。すなわち、１つのメモリセルアレイ１４に含まれ
る複数のエントリ２用のプログラムヒューズ２３の他方
端子を１つのノードＮ１に接続し、そのノードＮ１と信
号線２４の間にプログラムヒューズ２６を接続したもの
である。
【００２２】このプログラム回路１００にあっては、１
つのメモリセル１５に不良がある場合や１本のワード線
に不良がある場合は、その不良を含むエントリ２用のヒ
ューズ２３を切断する。また、ビット線不良がある場合
はそのビット線１８を含むメモリセルアレイ１４用のプ
ログラムヒューズ２６を切断する。
【００２３】次に、動作について説明する。信号線２４
の電位は、エントリ２の選択に先立ち、プリチャージ回
路２５によって「Ｈ」レベルに設定される。次いで、エ
ントリ２が選択されると（エントリ選択線２１が「Ｈ」
レベルになると）、そのエントリ２用のＮチャネルＭＯ
Ｓトランジスタ２２がオン状態になる。すべてのメモリ
セルアレイ１４が良好であるためにプログラムヒューズ
２６が切断されていない場合は、信号線２４はプログラ
ムヒューズ２６、２３およびＮチャネルＭＯＳトランジ
スタ２２を介して接地端子と導通し、信号線２４の電位
は「Ｌ」レベルとなる。一方、メモリセル１４が不良で
あるためにそのメモリセル１４用のプログラムヒューズ
２６が切断されている場合は、そのメモリセル１４のメ
モリセル行１５ｘによって構成されるエントリ２が選択
されても信号線２４は接地端子と導通せず、信号線２４
の電位は「Ｈ」レベルのままである。メモリセルアレイ
１４全体としての不良はなく、メモリセル行１５ｘのみ
に不良がある場合は、図９に示したプログラム回路４０
０と同様に動作するので説明は省略される。したがっ
て、エントリ２が選択された後、信号線２４の電位が
「Ｌ」レベルであるときはそのエントリ２は有効状態で
あると判別され、信号線２４の電位が「Ｈ」レベルであ
るときはそのエントリ２は無効状態であると判別され
る。
【００２４】この実施例においては、メモリセルアレイ
１４の不良の有無をプログラムするためのプログラムヒ
ューズ２６を設けたので、ビット線不良により１つのメ
モリセルアレイ１４全体が不良である場合にも、１つの
プログラムヒューズ２６のみを切断すれば足り、従来の
ように多数のプログラムヒューズ２３を切断する必要が
ない。したがって、短時間でかつ確実にプログラムする
ことができる。
【００２５】図２はこの発明の他の実施例によるキャッ
シュメモリのハードウェアバリッドビット領域６を構成
するプログラム回路２００の回路図である。このプログ
ラム回路２００は、エントリ２と同数のＮチャネルＭＯ
Ｓトランジスタ２２およびプログラムヒューズ２３の直
列体と、メモリセルアレイ１４と同数のプリチャージ回
路２５、電流制限抵抗２８、プログラムヒューズ２６お
よびＮＯＲゲート２９と、ＯＲゲート３０とを含む。従
来のプログラム回路４００と同様、ＮチャネルＭＯＳト
ランジスタ２２のソースは接地端子に接続され、そのゲ
ートは各エントリ選択線２１に接続されている。１つの
メモリセルアレイ１４に含まれる複数のエントリ２用の
プログラムヒューズ２３の他方端子はノードＮ１を介し
てプリチャージ回路２５の出力に接続されている。ま
た、電流制限抵抗２８は電源端子とノードＮ２の間に接
続されており、プログラムヒューズ２６はノードＮ２と
接地端子の間に接続されている。ＮＯＲゲート２９はノ
ードＮ１の電位レベルとノードＮ２の電位レベルとを受
け、ＯＲゲート３０は各ＮＯＲゲート２９の出力を受け
る。ＯＲゲート３０の出力が「Ｈ」レベルの場合は有効
と判断され、ＯＲゲート３０の出力が「Ｌ」レベルの場
合は無効と判別される。
【００２６】このプログラム回路２００にあっては、図
１のプログラム回路１００と同様、エントリ２が不良で
ある場合は、そのエントリ２用のプログラムヒューズ２
３を切断する。また、メモリセルアレイ１４が不良であ
る場合は、そのメモリセルアレイ１４用のプログラムヒ
ューズ２６を切断する。
【００２７】次に、動作について説明する。エントリ２
の選択に先立ち、各ノードＮ１の電位はプリチャージ回
路２５によって「Ｈ」レベルに設定される。このときＮ
ＯＲゲート２９の出力は、ノードＮ２の電位レベルに関
係なく、「Ｌ」レベルになっており、ＯＲゲート３０の
出力も「Ｌ」レベル（無効状態）になっている。次いで
プログラムヒューズ２３が切断されているエントリ２が
選択された場合は、ノードＮ１の電位は「Ｈ」レベルの
ままであり、ＯＲゲート３０の出力も「Ｌ」レベル（無
効状態）のままである。
【００２８】一方、プログラムヒューズ２３が切断され
ていないエントリ２が選択された場合は、ノードＮ１の
電位が「Ｌ」レベルとなり、ＮＯＲゲート２９の出力は
ノードＮ２の電位レベルを反転したレベルとなる。メモ
リセルアレイ１４用のプログラムヒューズ２６が切断さ
れている場合は、ノードＮ２の電位は「Ｈ」レベルであ
り、ＮＯＲゲート２９の出力はこれを反転した「Ｌ」レ
ベルとなる。したがって、ＯＲゲート３０の出力は
「Ｌ」レベル（無効状態）のままである。メモリセルア
レイ１４用のプログラムヒューズ２６が切断されていな
い場合は、ノードＮ２の電位レベルは「Ｌ」レベルであ
り、ＮＯＲゲート２９の出力はこれを反転した「Ｈ」レ
ベルになる。したがって、ＯＲゲート３０の出力は
「Ｈ」レベル（有効状態）となる。
【００２９】この実施例においても、図１に示したプロ
グラム回路と同様の効果を得ることができる。
【００３０】図３はこの発明のさらに他の実施例による
キャッシュメモリの論理的な構成を示すブロック図であ
る。このキャッシュメモリは、ウェイ数が２すなわち２
ウェイセットアソシアティブのキャッシュメモリであ
り、２つのウェイＷａｙ＃０，Ｗａｙ＃１に対応した２
つのメモリ領域１および比較論理回路７と、２対１のマ
ルチプレクサ８とを含む。外部からアドレスビット列１
０が与えられると、そのうちのインデックス部１２のビ
ット列がデコードされ、各ウェイＷａｙ＃０，Ｗａｙ＃
１において１つのエントリ２が選択される。選択された
エントリ２のハードウェアバリッドデータ、ステータス
バリッドデータおよびタグデータは比較論理回路７に与
えられ、データはマルチプレクサ８に与えられる。比較
論理回路７は、ハードウェアバリッドデータ、ステップ
バリッドデータ、タグデータとアドレスビット列１０の
タグ部の比較結果に応じて、ヒット信号ＨＩＴ０，ＨＩ
Ｔ１またはミス信号ＭＩＳＳ０，ＭＩＳＳ１をマルチプ
レクサ８に出力する。マルチプレクサ８は、比較論理回
路７から与えられたヒット信号ＨＩＴ０，ＨＩＴ１また
はミス信号ＭＩＳＳ０，ＭＩＳＳ１に応答して、２つの
ウェイＷａｙ＃０，Ｗａｙ＃１から読出されたデータの
うちの１つを外部に出力する。
【００３１】図４は各ウェイＷａｙ＃０，Ｗａｙ＃１の
メモリ領域１のハードウェアバリッドビット領域６を構
成するプログラム回路３００の回路図である。このプロ
グラム回路３００は、図１で示したプログラム回路１０
０に１つのウェイのすべてのエントリ２をインバリッド
（無効）化するプログラムヒューズ２７を設けたもので
ある。すなわち、このプログラム回路３００にあって
は、メモリセルアレイ１４の不良の有無をプログラムす
るためのプログラムヒューズ２６の他方端子が１つのノ
ードＮ３に接続されており、ノードＮ３はプログラムヒ
ューズ２７およびノードＮ４を介してプリチャージ回路
２５に接続されている。ノードＮ４の電位レベルが
「Ｈ」レベルの場合は無効と判別され、ノードＮ４の電
位レベルが「Ｌ」レベルの場合は有効と判別される。
【００３２】エントリ２が不良である場合はそのエント
リ２用のプログラムヒューズ２３を切断し、メモリセル
アレイ１４が不良である場合はそのメモリセルアレイ１
４用のプログラムヒューズ２６を切断し、ウェイＷａｙ
＃０，Ｗａｙ＃１が不良である場合はそのウェイＷａｙ
＃０，Ｗａｙ＃１用のプログラムヒューズ２７を切断す
る。動作において、エントリ２の選択に先立ち、ノード
Ｎ４の電位はプリチャージ回路２５によって「Ｈ」レベ
ル（無効状態）に設定される。プログラムヒューズ２７
が切断されている場合は、エントリ２が選択されてその
エントリ２用のＮチャネルＭＯＳトランジスタ２２が導
通しても、ノードＮ４の電位が「Ｈ」レベル（無効状
態）のままである。プログラムヒューズ２７が切断され
ていない場合は、図１に示したプログラム回路１００と
同じであるので説明は省略される。
【００３３】この実施例においては、１つのプログラム
ヒューズ２７を切断するだけで１つのウェイのすべての
エントリ２を無効化することができる。
【００３４】
【発明の効果】以上のように、この発明にあっては、複
数のメモリセルアレイを含むキャッシュメモリにおい
て、各メモリセルアレイの不良の有無をプログラムする
ための第１のプログラム素子と、各メモリセル行の不良
の有無をプログラムするための第２のプログラム素子と
を設けた。したがって、不良なメモリセルアレイがある
場合、従来のようにそのメモリセルアレイに含まれるメ
モリセル行用の第２のプログラム素子をすべてプログラ
ムする必要がなく、そのメモリセルアレイ用の第１のプ
ログラム素子を１つだけプログラムすれば足りる。よっ
て、メモリセル行の不良の有無を短時間で確実にプログ
ラムすることができ、ひいてはキャッシュメモリの製造
歩留りの向上およびコストダウンを図ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例によキャッシュメモリのプ
ログラム回路の回路図である。
【図２】この発明の他の実施例によるキャッシュメモリ
のプログラム回路の回路図である。
【図３】この発明のさらに他の実施例によるキャッシュ
メモリの論理的な構成を示すブロック図である。
【図４】図３に示したキャッシュメモリのプログラム回
路の回路図である。
【図５】従来のキャッシュメモリの論理的な構成を示す
ブロック図である。
【図６】図５に示したキャッシュメモリのメモリ領域を
物理的に構成するメモリセルの構成を示すブロック図で
ある。
【図７】図５で示したキャッシュメモリのメモリ領域を
物理的に構成するメモリセルの組合わせを示すブロック
図である。
【図８】従来の他のキャッシュメモリの論理的な構成を
示すブロック図である。
【図９】図８に示したキャッシュメモリのプログラム回
路の回路図である。
【符号の説明】
１ メモリ領域 ２ エントリ（メモリセル行） ３ データメモリ領域 ４ タグメモリ領域 ５ ステータスバリッドビット領域 ６ ハードウェアバリッドビット領域 ７ 比較論理回路 ８ マルチプレクサ １０ アドレスビット列 １１ タグ部 １２ インデックス部 １３ ブロックオフセット部 １４ メモリセルアレイ １５ メモリセル １５ｘ メモリセル行 １５ｙ メモリセル列 ２１ エントリ選択線 ２２ ＮチャネルＭＯＳトランジスタ ２３ プログラムヒューズ（第２のプログラム素子） ２４ 信号線 ２５ プリチャージ回路 ２６ プログラムヒューズ（第１のプログラム素子） ２７ プログラムヒューズ（第３のプログラム素子）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０１ Ｂ 6866−5Ｌ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 主記憶装置に記憶されているデータをコ
    ピーして保持するキャッシュメモリであって、 複数のメモリセル行を含み、各メモリセル行に前記デー
    タ、そのデータの前記主記憶装置内におけるアドレス、
    およびそのデータが有効であるか否かを示す情報を記憶
    する複数のメモリセルアレイと、 前記各メモリセルアレイの不良の有無をプログラムする
    ための第１のプログラム素子と、 前記各メモリセル行の不良の有無をプログラムするため
    の第２のプログラム素子とを含むことを特徴とする、キ
    ャッシュメモリ。
  2. 【請求項２】 前記複数のメモリセルアレイを複数グル
    ープ含み、各グループの不良の有無をプログラムするた
    めの第３のプログラム素子を含むことを特徴とする、請
    求項１に記載のキャッシュメモリ。
JP5265934A 1993-10-25 1993-10-25 キャッシュメモリ Withdrawn JPH07122076A (ja)

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