JPH08227597A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08227597A
JPH08227597A JP7032373A JP3237395A JPH08227597A JP H08227597 A JPH08227597 A JP H08227597A JP 7032373 A JP7032373 A JP 7032373A JP 3237395 A JP3237395 A JP 3237395A JP H08227597 A JPH08227597 A JP H08227597A
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JP
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memory array
line
normal
memory
redundant
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JP7032373A
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Takahiro Tsuruta
孝弘 鶴田
Kazutami Arimoto
和民 有本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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  • Computer Hardware Design (AREA)
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 スタンドバイ時の消費電流を低減することを
主目的とする。 【構成】 複数のメモリアレイブロックＭＢ，…を有
し、各メモリアレイブロックＭＢが、メインワード線Ｍ
ＷＬに接続される複数のサブワード線ＳＷＬ１，…を有
するＤＲＡＭにおいて、各メモリアレイブロックＭＢに
対応するセルプレートＣＰを備える。さらに、各メモリ
アレイブロックＭＢのセルプレートＣＰにセルプレート
電位を供給するセルプレート電位供給線ＶＣＰと、セル
プレートＣＰとの間にヒューズＦ１が設けられる。不良
が生じたメモリアレイブロックへのセルプレート電位の
供給が、ヒューズＦ１を切断することにより、断たれ
る。これにより、スタンドバイ時の消費電流を抑制する
ことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に分割されたワード線を有するダイナミックラン
ダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）に関する
ものである。
【０００２】
【従来の技術】図１２は、分割されたワード線を有する
従来のＤＲＡＭの要部の構成を示す回路図である。
【０００３】図１２を参照して、このＤＲＡＭは、メモ
リセルアレイ１、複数のメインワード線ＭＷＬ，…、ス
ペアメインワード線ＳＭＷＬ、複数のサブワード線ＳＷ
Ｌ１〜ＳＷＬ４，…、複数のメインワードドライバ３
Ｍ，…、複数のサブワードドライバ３１〜３４，…、複
数のビット線対ＢＬ，／ＢＬ，…、複数のセンスアンプ
５１，…およびイコライズ回路ＥＱを含む。
【０００４】メモリセルアレイ１は、複数のメモリセル
ＭＣ，ＭＣ，…を含む。そのメモリセルアレイ１におい
ては、複数のメインワード線ＭＷＬ，…およびスペアメ
インワード線ＳＭＷＬが、それぞれ平行に配置される。
【０００５】複数のメインワード線ＭＷＬ，…は、対応
するメインワードドライバ３Ｍ，…によってそれぞれド
ライブされる。スペアメインワード線ＳＭＷＬは、スペ
アメインワードドライバ３Ｓによってドライブされる。
メモリセルアレイ１においては、メインワード線ＭＷＬ
およびスペアメインワード線ＳＭＷＬに交差する方向に
複数のビット線対ＢＬ，／ＢＬ，…が配置される。
【０００６】メモリセルアレイ１は、所定数のビット線
単位で複数のメモリアレイブロックＭＢ，…に分割され
ている。各メモリアレイブロックＭＢに対応して、１つ
のセルプレートＣＰが設けられている。したがって、メ
モリセルアレイ１において、セルプレートＣＰは複数に
分割されている。
【０００７】複数のメインワード線ＭＷＬ，…およびス
ペアメインワード線ＳＭＷＬの各々に対応して、複数の
サブワード線ＳＷＬ１〜４が設けられる。１組のサブワ
ード線ＳＷＬ１〜４は、それぞれサブワードドライバ３
１〜３４を介して、対応する１本のメインワード線ＭＷ
Ｌまたはスペアメインワード線ＳＭＷＬに接続される。
サブワード線ＳＷＬ１〜４は、サブワードドライバ３１
〜３４のうちの対応するドライバによってドライブされ
る。
【０００８】各組のサブワード線ＳＷＬ１〜４に対応す
るサブワードドライバ３１〜３４の各々は、ＡＮＤゲー
トであり、次のような入力信号を受ける。
【０００９】サブワードドライバ３１は、対応するメイ
ンワード線ＭＷＬまたはスペアワード線ＳＭＷＬの電位
と、行アドレスに基づくデコード信号Ｘ４とを受ける。
サブワードドライバ３２は、対応するメインワード線Ｍ
ＷＬまたはスペアメインワード線ＳＭＷＬの電位と、行
アドレスに基づくデコード信号Ｘ３とを受ける。
【００１０】サブワードドライバ３３は、対応するメイ
ンワード線ＭＷＬまたはスペアメインワード線ＳＭＷＬ
の電位と、行アドレスに基づくデコード信号Ｘ２とを受
ける。サブワードドライバ３４は、対応するメインワー
ド線ＭＷＬまたはスペアメインワード線ＳＭＷＬの電位
と、行アドレスに基づくデコード信号Ｘ２とを受ける。
デコード信号Ｘ１〜Ｘ４は、後述するようなデコード回
路によって発生されるものである。
【００１１】複数のビット線対ＢＬ，／ＢＬ，…のそれ
ぞれの対に対応して複数のセンスアンプ５１，…が設け
られる。各ビット線対ＢＬ，／ＢＬは、それぞれトラン
ジスタＴ４，Ｔ５を介して、対応するセンスアンプ５１
に接続される。各センスアンプ５１は、対応するビット
線対ＢＬ，／ＢＬの電位差を感知・増幅するためのもの
である。
【００１２】また、各ビット線対ＢＬ，／ＢＬに対応し
てイコライズ回路ＥＱが設けられる。各イコライズ回路
ＥＱは、対応するビット線対ＢＬ，／ＢＬの電位をイコ
ライズするためのものであり、３つのＮチャネルＭＯＳ
トランジスタ（以下ＮＭＯＳトランジスタと呼ぶ）Ｔ１
〜Ｔ３を含む。各イコライズ回路ＥＱにおいて、トラン
ジスタＴ１は、ビット線対ＢＬ，／ＢＬの間に接続さ
れ、トランジスタＴ２およびＴ３は、ビット線対ＢＬ，
／ＢＬの間に直列に接続される。
【００１３】スペアメインワード線ＳＭＷＬは、不良が
生じたメインワード線ＭＷＬを救済するためものであ
る。不良が生じたメインワード線ＭＷＬは、動作におい
てスペアメインワード線ＳＭＷＬに置換えられる。その
置換えは、不良が生じたメインワード線ＭＷＬに対応す
るメインワードドライバ３Ｍに代わって、スペアメイン
ワードドライバ３Ｓがスペアメインワード線ＳＭＷＬを
活性化することにより行なわれる。
【００１４】言い換えると、このＤＲＡＭにおいては、
メインワードドライバ単位で置換えが行なわれる。この
ようにメインワードドライバ単位で置換えが行なわれる
ので、サブワード線ＳＷＬのみに不良が生じた場合でも
メインワード線ＭＷＬが置換えられることになる。
【００１５】このように構成されたＤＲＡＭにおいて
は、各部へ各種の電位および各種の信号を供給するため
に、次のように電位供給線および信号線が配線される。
【００１６】メモリセルアレイ１の複数のメモリアレイ
ブロックＭＢ，…に沿ってセルプレート電位供給線ＶＣ
Ｐが延在される。その電位供給線ＶＣＰから各メモリア
レイブロックＭＢのセルプレートＣＰにセルプレート電
位が供給される。
【００１７】対応するビット線対ＢＬ，／ＢＬと、セン
スアンプ５１との間の接続・切離制御を行なうためのビ
ット線接続切離信号を供給するビット線接続切離信号線
ＢＬＩも複数のメモリアレイブロックＭＢ，…に添って
延在される。その信号線ＢＬＩから各ビット線対ＢＬ，
／ＢＬに対応するトランジスタＴ４およびＴ５のそれぞ
れのゲート電極に、それらのトランジスタを制御するた
めの信号が供給される。
【００１８】センスアンプ５１，…を活性化するための
センスアンプ活性化信号を供給するセンスアンプ活性化
信号線Ｓ０も複数のメモリアレイブロックＭＢ，…に沿
って延在される。その信号線Ｓ０からセンスアンプ５
１，…のそれぞれにセンスアンプ活性化信号が供給され
る。
【００１９】ビット線対ＢＬ，／ＢＬ，…をイコライズ
するためのビット線イコライズ信号を供給するビット線
イコライズ信号線ＢＬＥＱも複数のメモリアレイブロッ
クＭＢ，…に沿って延在される。その信号線ＢＬＥＱか
ら各イコライズ回路ＥＱのトランジスタＴ１〜Ｔ３のそ
れぞれのゲート電極にビット線イコライズ信号が供給さ
れる。
【００２０】ビット線対ＢＬ，／ＢＬ，…のイコライズ
電位を供給するビット線イコライズ電位供給線ＶＢＬも
複数のメモリアレイブロックＭＢ，…に沿って延在され
る。その電位供給線ＶＢＬから各イコライズ回路ＥＱの
トランジスタＴ２およびＴ３の各々のソース電極にビッ
ト線イコライズ電位が供給される。
【００２１】このように、従来のＤＲＡＭにおいては、
電位供給線ＶＣＰ、ＶＢＬ、信号線ＢＬＥＱ、Ｓ０およ
びＢＬＩの各々は、複数のメモリアレイブロックＭＢ，
…の全体に対して１本設けられていた。したがって、各
電位および各信号は、１本の配線から供給されていた。
また、電位供給線ＶＣＰと、複数のセルプレートＣＰ，
…のそれぞれとは、直接的に接続されていた。
【００２２】次に、図１２に示されたデコード信号Ｘ１
〜Ｘ４を発生するデコード回路の構成例について説明す
る。
【００２３】まず、アドレスマルチプレクス方式のＤＲ
ＡＭにおけるデコード回路の構成を説明する。アドレス
マルチプレクス方式とは、ＤＲＡＭに入力される行アド
レスと、列アドレスとが所定時間隔てて入力される方式
である。
【００２４】図１３は、アドレスマルチプレクス方式の
ＤＲＡＭのデコード回路の構成を示す回路図である。図
１３を参照して、このデコード回路は、ＡＮＤゲート３
０１〜３０４と、インバータ３０５および３０６とを含
む。
【００２５】行アドレスに基づくアドレス信号Ｒ１は、
インバータ３０５を介してＡＮＤゲート３０１および３
０３の入力端子に供給されるとともに、直接的にＡＮＤ
ゲート３０２および３０４に供給される。行アドレスに
基づくアドレス信号Ｒ２は、インバータ３０６を介して
ＡＮＤゲート３０１および３０２に供給されるととも
に、直接的にＡＮＤゲート３０３および３０４の入力端
子に供給される。ＡＮＤゲート３０１〜３０４は、それ
ぞれ入力に応答する出力としてデコード信号Ｘ１〜Ｘ４
を出力する。
【００２６】次に、アドレスノンマルチプレクス方式の
ＤＲＡＭにおけるデコード回路の構成を説明する。アド
レスノンマルチプレクス方式とは、行アドレスおよび列
アドレスが同時に入力される方式である。
【００２７】図１４は、アドレスノンマルチプレクス方
式のＤＲＡＭのデコード回路の構成を示す回路図であ
る。図１４を参照して、このデコード回路は、ＡＮＤゲ
ート３０１０〜３０４０と、インバータ３０５０および
３０６０とを含む。このデコード回路には、入力される
行アドレスに基づくアドレス信号Ｒ１およびＲ２と、列
アドレスに基づくブロック選択信号ＢＳとが入力され
る。
【００２８】アドレス信号Ｒ１は、インバータ３０５０
を介してＡＮＤゲート３０１０および３０３０のそれぞ
れの入力端子に供給されるとともに、直接的にＡＮＤゲ
ート３０２０および３０４０のそれぞれの入力端子に供
給される。アドレス信号Ｒ２は、インバータ３０６０を
介してＡＮＤゲート３０１０および３０２０のそれぞれ
入力端子に供給されるとともに、直接的にＡＮＤゲート
３０３０および３０４０のそれぞれの入力端子に供給さ
れる。
【００２９】ブロック選択信号ＢＳは、直接的にＡＮＤ
ゲート３０１０〜３０４０のそれぞれの入力端子に供給
される。ＡＮＤゲート３０１０〜３０４０は、それぞれ
入力に対する出力としてデコード信号Ｘ１〜Ｘ４を出力
する。
【００３０】次に、図１２に示されたメモリセルＭＣの
構成について説明する。図１５は、ＤＲＡＭのメモリセ
ルの構成を示す回路図である。図１５を参照して、メモ
リセルＭＣは、トランスファーゲートトランジスタＴＲ
およびキャパシタＣを含む。
【００３１】トランスファーゲートトランジスタＴＲ
は、ビット線対ＢＬ，／ＢＬの一方と、キャパシタＣの
一方の電極との間に接続される。そのトランスファーゲ
ートトランジスタＴＲは、ゲート電極がサブワード線Ｓ
ＷＬに接続される。キャパシタＣの他方の電極は、セル
プレートＣＰに接続される。このような構成のメモリセ
ルＭＣにおいては、サブワード線ＳＷＬが活性化された
場合に、キャパシタＣに対する書込またはキャパシタＣ
からの読出が行なわれる。
【００３２】次に、このような従来のＤＲＡＭにおける
ワード線の置換え方法について説明する。図１６は、ワ
ード線の置換えが可能な従来のＤＲＡＭの構成を示すブ
ロック図である。この図１６において図１２と共通する
部分には同一の参照符号を付し、その説明を適宜省略す
る。
【００３３】図１６を参照して、このＤＲＡＭは、メモ
リセルアレイ１、複数のメインワード線ＭＷＬ１，２、
複数のスペアメインワード線ＳＭＷＬ、複数のサブワー
ド線ＳＷＬ１１〜ＳＷＬ２２、スペアサブワード線ＳＳ
ＷＬ１，２、複数のビット線対ＢＬＰ１，ＢＬＰ２、複
数のメインワードドライバ３Ｍａ，３Ｍｂ、スペアメイ
ンワードドライバ３Ｓ、複数のサブワードドライバＧ１
１〜Ｇ２２、複数のスペアサブワードドライバＳＧ１，
ＳＧ２、ノーマル行デコーダ３０Ｍ、スペア行デコーダ
３０Ｓ、複数のセグメントドライバ６１，６２、アドレ
ス比較回路６００、ノーマル非活性化信号発生回路６０
４およびスペア活性化信号発生回路６０５を含む。
【００３４】メモリセルアレイ１は、複数のメモリアレ
イブロックＭＢ１，ＭＢ２に分割されている。メモリア
レイブロックＭＢ１およびＭＢ２には、メインワード線
ＭＷＬ１，２およびスペアメインワード線ＳＭＷＬがそ
れぞれ通っている。
【００３５】メモリアレイブロックＭＢ１は、サブワー
ド線ＳＷＬ１１〜ＳＷＬ２１、スペアサブワード線ＳＳ
ＷＬ１、ビット線対ＢＬＰ１、メモリセルＭＣ，ＭＣ、
スペアメモリセルＭＣ１、サブワードドライバＧ１１，
Ｇ２１およびスペアサブワードドライバＳＧ１を含む。
そのメモリアレイブロックＭＢ１に対応してセグメント
ドライバ６１が設けられる。
【００３６】メモリアレイブロックＭＢ２は、サブワー
ド線ＳＷＬ１２〜ＳＷＬ２２、スペアサブワード線ＳＳ
ＷＬ２、ビット線対ＢＬＰ２、メモリセルＭＣ，ＭＣ、
スペアメモリセルＭＣ２、サブワードドライバＧ１２，
Ｇ２２およびスペアサブワードドライバＳＧ２を含む。
そのメモリアレイブロックＭＢ２に対応してセグメント
ドライバ６２が設けられる。
【００３７】メインワード線ＭＷＬ１には、サブワード
ドライバＧ１１を介してサブワード線ＳＷＬ１１が接続
され、サブワードドライバＧ１２を介してサブワード線
ＳＬＷ１２が接続される。メインワード線ＭＷＬ２に
は、サブワードドライバＧ２１を介してサブワード線Ｓ
ＷＬ２１が接続され、サブワードドライバＧ２２を介し
てサブワード線ＳＷＬ２２が接続される。
【００３８】スペアメインワード線ＳＭＷＬには、スペ
アサブワードドライバＳＧ１を介してスペアサブワード
線ＳＳＷＬ１が接続され、スペアサブワードドライバＳ
Ｇ２を介してスペアサブワード線ＳＳＷＬ２が接続され
る。
【００３９】セグメントドライバ６１および６２の各々
は、対応するメモリアレイブロックが列アドレスに基づ
いて選択された場合に、そのブロックのサブワード線お
よびスペアサブワード線を活性化するための信号を出力
する。
【００４０】サブワードドライバＧ１１，Ｇ２１および
スペアサブワードドライバＳＧ２１は、各々がＡＮＤゲ
ートであり、それぞれセグメントワードドライバ６１の
出力信号を受ける。サブワードドライバＧ１１，Ｇ２１
およびスペアサブワードドライバＳＧ１の各々は、対応
するメインワード線（スペアメインワード線を含む）の
電位のレベルおよびセグメントワードドライバ６１の出
力信号のレベルに応答して、対応するサブワード線を活
性化する。
【００４１】サブワード線ＳＷＬ１１，ＳＷＬ２１と、
ビット線対ＢＬＰ１との各交点およびサブワード線ＳＷ
Ｌ１２，ＳＷＬ２２と、ビット線対ＢＬＰ２との各交点
に正規（ノーマル）のメモリセルＭＣが配置される。ス
ペアサブワード線ＳＳＷＬ１と、ビット線対ＢＬＰ１と
の交点およびスペアサブワード線ＳＳＷＬ２と、ビット
線対ＢＬＰ２との交点にそれぞれスペアメモリセルＭＣ
１が配置される。
【００４２】メモリセルＭＣおよびスペアメモリセルＭ
Ｃ１の各々は、各交点のサブワード線（スペアサブワー
ド線を含む）およびビット対に接続される。
【００４３】ノーマル行デコーダ３０Ｍは、行アドレス
ＲＡを受け、１つのメインワードドライバを選択的に動
作させるための信号を出力する。スペア行デコーダ３０
Ｓは、行アドレスＲＡを受け、スペアワードドライバ３
Ｓを動作させるための信号を出力する。
【００４４】アドレス比較回路６００には、不良が生じ
た行アドレスがプログラムされる。アドレス比較回路６
００は、行アドレスＲＡを受け、その行アドレスと、プ
ログラムされた行アドレスとを比較する。
【００４５】そして、アドレス比較回路６００は、それ
らの行アドレスが一致した場合に出力信号を第１のレベ
ルにし、一方、それらの行アドレスが一致しない場合に
出力信号を第２のレベルにする。アドレス比較回路６０
０の出力信号は、ノーマル非活性化信号発生回路６０４
およびスペア活性化信号発生回路６０５に与えられる。
【００４６】ノーマル非活性化信号発生回路６０４は、
アドレス比較回路６００から受けた信号のレベルが第１
のレベルである場合に出力信号をＬレベルにし、一方、
アドレス比較回路６００から受けた信号のレベルが第２
のレベルである場合に出力信号をＨレベルにする。ノー
マル非活性化信号発生回路６０４の出力信号は、メイン
ワードドライバ３Ｍａおよび３Ｍｂへそれぞれ与えられ
る。
【００４７】スペア活性化信号発生回路６０５は、アド
レス比較回路６００から受けた信号のレベルが第１のレ
ベルである場合に出力信号をＨレベルにし、一方、アド
レス比較回路６００から受けた信号のレベルが第２のレ
ベルである場合に出力信号をＬレベルにする。スペア活
性化信号発生回路６０５の出力信号は、スペアメインワ
ードドライバ３Ｓへ与えられる。
【００４８】メインワードドライバ３Ｍａおよび３Ｍｂ
の各々は、ノーマル行デコーダ３０Ｍの出力信号および
ノーマル非活性化信号発生回路６０４の出力信号を受け
る。メインワードドライバ３Ｍａは、受けた信号がとも
にＨレベルである場合にメインワード線ＭＷＬ１を活性
化する。メインワードドライバ３Ｍｂは、受けた信号が
ともにＨレベルである場合にメインワード線ＭＷＬ２を
活性化する。
【００４９】スペアメインワードドライバ３Ｓは、スペ
ア行デコーダ３０Ｓの出力信号およびスペア活性化信号
発生回路６０５の出力信号を受ける。スペアメインワー
ドドライバ３Ｓは、受けた信号がともにＨレベルである
場合にスペアメインワード線ＳＭＷＬを活性化する。
【００５０】アドレス比較回路６００において、プログ
ラムされた行アドレスと、入力される行アドレスＲＡと
が不一致の場合は、ノーマル非活性化信号発生回路６０
４の出力信号がＨレベルになり、スペア活性化信号発生
回路６０５の出力信号がＬレベルになる。それに応答し
て、行アドレスＲＡに対応するメインワードドライバ
が、対応するメインワード線を活性化する。
【００５１】一方、それらの行アドレスが不一致の場合
は、ノーマル非活性化信号発生回路６０４の出力信号が
Ｌレベルになり、スペア活性化信号発生回路６０５の出
力信号がＨレベルになる。それに応答して、スペア行デ
コーダ３０Ｓがスペアメインワード線ＳＭＷＬを活性化
する。
【００５２】このように構成されたＤＲＡＭでは、不良
が生じた場合に、メインワード線単位で置換えが行なわ
れる。すなわち、動作において、スペアワードドライバ
３Ｓが、不良が生じた部分（メインワード線またはサブ
ワード線）に関連するメインワードドライバと置換えら
れる。したがって、スペアサブワード線ＳＷＬ１１〜Ｓ
ＷＬ２２のいずれかに不良が生じた場合でも、メインワ
ード線単位で置換えが行なわれる。
【００５３】
【発明が解決しようとする課題】以上に説明した分割さ
れたワード線を有する従来のＤＲＡＭにおいては、次の
ような問題があった。
【００５４】図１２に示すような従来のＤＲＡＭでは、
メモリセルアレイ１内で、サブワード線ＳＷＬ１〜ＳＷ
Ｌ４と、ビット線対ＢＬ，／ＢＬとがショートした場合
には、電位供給線ＶＢＬからメインワード線ＭＷＬのＧ
ＮＤ電位へのリークパスが形成される。
【００５５】また、メモリセルアレイ１内で、セルプレ
ートＣＰと、ビット線対ＢＬ，／ＢＬとがショートした
場合には、電位供給線ＶＣＰからメインワード線ＭＷＬ
のＧＮＤ電位へのリークパスが形成される。
【００５６】このような状態が生じると、スタンドバイ
時に生じる電流であるスタンドバイ電流が規定値よりも
多くなる。これにより、ＤＲＡＭのチップが不良品とな
ってしまうという問題があった。
【００５７】さらに、図１６に示された従来のＤＲＡＭ
におけるワード線の置換え方法では、サブワード線のみ
に不良が生じた場合でもメインワード線単位で置換えが
行なわれる。このため、置換えの効率が低い（悪い）と
いう問題があった。
【００５８】この発明の目的は、分割されたワード線を
有するＤＲＡＭのスタンドバイ電流を低減することであ
る。この発明の他の目的は、分割されたワード線を有す
るＤＲＡＭにおいて、不良が生じた場合のワード線の置
換え効率を高くすることである。この発明のさらに他の
目的は、分割されたワード線を有するＤＲＡＭの動作を
高速化することである。
【００５９】
【課題を解決するための手段】請求項１に記載の本発明
は、半導体記憶装置であって、メモリセルアレイ、複数
のメインワード線、セルプレート電位供給線および複数
の遮断手段を備える。
【００６０】メモリセルアレイは、ダイナミック型の複
数のメモリセルを有し、複数のメモリアレイブロックに
分割されている。複数のメインワード線は、複数のメモ
リアレイブロック内を通る。
【００６１】複数のメモリセルの各々は、メモリトラン
ジスタおよびメモリキャパシタを含む。複数のメモリア
レイブロックの各々は、複数のサブワード線およびセル
プレートを含む。その複数のサブワード線は、メモリア
レイブロック内の複数のメモリセルに接続され、かつ、
複数のメインワード線にそれぞれ接続される。そのセル
プレートは、複数のメモリアレイブロックに対応して複
数に分割され、１つのメモリアレイブロック内の複数の
メモリセルのそれぞれのメモリキャパシタの共通の電極
をなす。
【００６２】セルプレート電位供給線は、複数のメモリ
アレイブロックのそれぞれのセルプレートにセルプレー
ト電位を供給する。複数の遮断手段は、複数のメモリア
レイブロックのそれぞれのセルプレートと、セルプレー
ト電位供給線との間にそれぞれ設けられ、不良が生じた
メモリアレイブロックへのセルプレート電位の供給を断
つためのものである。
【００６３】請求項２に記載の本発明は、半導体記憶装
置であって、メモリセルアレイ、複数のメインワード
線、複数のビット線対、複数のイコライズ手段、メイン
イコライズ制御信号供給線、複数のサブイコライズ制御
信号供給線および複数の遮断手段を備える。
【００６４】メモリセルアレイは、ダイナミック型の複
数のメモリセルを有し、複数のメモリアレイブロックに
分割されている。複数のメインワード線は、複数のメモ
リアレイブロック内を通る。複数のビット線対は、複数
のメモリアレイブロックの各々において、メインワード
線に交差する方向に設けられ、対応するメモリアレイブ
ロック内の複数のメモリセルに接続される。
【００６５】複数のメモリアレイブロックの各々は、そ
のメモリアレイブロック内の複数のメモリセルに接続さ
れ、かつ、複数のメインワード線にそれぞれ接続され
る。
【００６６】複数のイコライズ手段は、複数のビット線
対のそれぞれに対応して設けられ、各々が、対応するビ
ット線対の電位をイコライズするためのものである。
【００６７】メインイコライズ制御信号供給線は、複数
のメモリアレイブロックに沿って設けられ、複数のイコ
ライズ手段を制御するイコライズ制御信号を供給するた
めのものである。
【００６８】複数のサブイコライズ制御信号供給線は、
複数のメモリアレイブロックのそれぞれに対応して設け
られ、各々が、対応するメモリアレイブロックにおける
複数のビット線対をイコライズする複数のイコライズ手
段のそれぞれに、メインイコライズ制御信号供給線から
供給されるイコライズ制御信号を伝達するためのもので
ある。
【００６９】複数の遮断手段は、複数のサブイコライズ
制御信号供給線のそれぞれに対応して設けられ、不良が
生じたメモリアレイブロックに対応するサブイコライズ
制御信号供給線へのメインイコライズ制御信号供給線か
らのイコライズ制御信号の供給を断つためのものであ
る。
【００７０】請求項３に記載の本発明は、メモリセルア
レイ、複数のメインワード線、複数のビット線対、複数
のセンスアンプ手段、複数のスイッチング手段、メイン
スイッチング制御信号供給線、複数のサブスイッチング
制御信号供給線および複数の遮断手段を備える。
【００７１】メモリセルアレイは、ダイナミック型の複
数のメモリセルを有し、複数のメモリアレイブロックに
分割されている。複数のメインワード線は、複数のメモ
リアレイブロック内を通る。複数のビット線対は、複数
のメモリアレイブロックの各々において、メインワード
線に交差する方向に設けられ、対応するメモリアレイブ
ロック内の複数のメモリセルに接続される。
【００７２】複数のメモリアレイブロックの各々は、そ
のメモリアレイブロック内の複数のメモリセルに接続さ
れ、かつ、複数のメインワード線にそれぞれ接続され
る。
【００７３】複数のセンスアンプ手段は、複数のビット
線対のそれぞれに対応して設けられ、各々が、対応する
ビット線対の電位差を感知・増幅するためのものであ
る。複数のスイッチング手段は、対応するビット線対お
よびセンスアンプ手段の間にそれぞれ設けられ、それら
の間の接続状態を切換える。メインスイッチング制御信
号供給線は、複数のメモリアレイブロックに沿って設け
られ、複数のスイッチング手段を制御するスイッチング
制御信号を供給するためのものである。
【００７４】複数のサブスイッチング制御信号供給線
は、複数のメモリアレイブロックのそれぞれに対応して
設けられ、各々が、対応するメモリアレイブロックにお
ける複数のビット線対に対応する複数のスイッチング手
段のそれぞれに、メインスイッチング制御信号供給線か
ら供給されるスイッチング制御信号を伝達するためのも
のである。
【００７５】複数の遮断手段は、複数のサブスイッチン
グ制御信号供給線のそれぞれに対応して設けられ、不良
が生じたメモリアレイブロックに対応するサブスイッチ
ング制御信号供給線へのメインスイッチング制御信号供
給線からのスイッチング制御信号の供給を断つためのも
のである。
【００７６】請求項４に記載の本発明は、半導体記憶装
置であって、メモリセルアレイ、複数のメインワード
線、複数のビット線対、複数のイコライズ手段、メイン
イコライズ電位供給線、複数のサブイコライズ電位供給
線および複数の遮断手段を備える。
【００７７】メモリセルアレイは、ダイナミック型の複
数のメモリセルを有し、複数のメモリアレイブロックに
分割されている。複数のメインワード線は、複数のメモ
リアレイブロック内を通る。複数のビット線対は、複数
のメモリアレイブロックの各々において、メインワード
線に交差する方向に設けられ、対応するメモリアレイブ
ロック内の複数のメモリセルに接続される。
【００７８】複数のメモリアレイブロックの各々は、そ
のメモリアレイブロック内の複数のメモリセルに接続さ
れ、かつ、複数のメインワード線にそれぞれ接続され
る。
【００７９】複数のイコライズ手段は、複数のビット線
対のそれぞれに対応して設けられ、各々が、対応するビ
ット線対の電位をイコライズするためのものである。メ
インイコライズ電位供給線は、複数のメモリアレイブロ
ックに沿って設けられ、複数のビット線対をそれぞれイ
コライズするイコライズ電位を供給するためのものであ
る。
【００８０】複数のサブイコライズ電位供給線は、複数
のメモリアレイブロックのそれぞれに対応して設けら
れ、各々が、対応するメモリアレイブロックにおける複
数のビット線対をイコライズする複数のイコライズ手段
のそれぞれに、メインイコライズ電位供給線から供給さ
れるイコライズ電位を伝達するためのものである。
【００８１】複数の遮断手段は、複数のサブイコライズ
電位供給線のそれぞれに対応して設けられ、不良が生じ
たメモリアレイブロックに対応するサブイコライズ電位
供給線へのメインイコライズ電位供給線からのイコライ
ズ電位の供給を断つためのものである。
【００８２】請求項５に記載の本発明は、半導体記憶装
置であって、メモリセルアレイ、複数のメインワード
線、複数のビット線対、複数のセンスアンプ手段、メイ
ンセンスアンプ活性化信号供給線、複数のサブセンスア
ンプ活性化信号供給線および複数の遮断手段を備える。
【００８３】メモリセルアレイは、ダイナミック型の複
数のメモリセルを有し、複数のメモリアレイブロックに
分割されている。複数のメインワード線は、複数のメモ
リアレイブロック内を通る。複数のビット線対は、複数
のメモリアレイブロックの各々において、メインワード
線に交差する方向に設けられ、対応するメモリアレイブ
ロック内の複数のメモリセルに接続される。
【００８４】複数のメモリアレイブロックの各々は、そ
のメモリアレイブロック内の複数のメモリセルに接続さ
れ、かつ、複数のメインワード線にそれぞれ接続される
複数のサブワード線を有する。
【００８５】複数のセンスアンプ手段は、複数のビット
線対のそれぞれに対応して設けられ、各々が、対応する
ビット線対の電位差を感知・増幅するためのものであ
る。
【００８６】メインセンスアンプ活性化信号供給線は、
複数のメモリアレイブロックに沿って設けられ、複数の
スイッチング手段を活性化するセンスアンプ活性化信号
を供給するためのものである。
【００８７】複数のサブセンスアンプ活性化信号供給線
は、複数のメモリアレイブロックのそれぞれに対応して
設けられ、各々が、対応するメモリアレイブロックにお
ける複数のビット線対に対応する複数のセンスアンプ手
段のそれぞれに、メインセンスアンプ活性化信号供給線
から供給されるセンスアンプ活性化信号を伝達するため
のものである。
【００８８】複数の遮断手段は、複数のサブセンスアン
プ活性化信号供給線のそれぞれに対応して設けられ、不
良が生じたメモリアレイブロックに対応するサブセンス
アンプ活性化信号供給線へのメインセンスアンプ活性化
信号供給線からのセンスアンプ活性化信号の供給を断つ
ためのものである。
【００８９】請求項６に記載の本発明は、請求項１、
２、３、４または５記載の発明において、複数の遮断手
段のすべてまたは一部がヒューズ素子であることを特徴
とする。
【００９０】請求項７に記載の本発明は、請求項１、
２、３、４または５記載の発明において、複数の遮断手
段のすべてまたは一部がトランジスタ素子であることを
特徴とする。
【００９１】請求項８に記載の本発明は、請求項７に記
載の発明において、トランジスタ素子が、複数のメモリ
アレイブロックを選択するための信号によって動作を制
御されることを特徴とする。
【００９２】請求項９に記載の本発明は、請求項７に記
載の発明において、トランジスタ素子が、対応するメモ
リアレイブロックが不良状態であるか否かの判別結果を
示す信号によって動作を制御されることを特徴とする。
【００９３】請求項１０に記載の本発明は、請求項２、
３または５記載の発明において、複数の遮断手段のすべ
てまたは一部が論理手段であることを特徴とする。
【００９４】請求項１１に記載の本発明は、請求項１０
に記載の発明において、論理手段が、対応する信号供給
線からの信号と、対応するメモリアレイブロックが不良
状態であるか否かの判別結果を示す信号とを受け、それ
らの信号に応答して動作を制御されることを特徴とす
る。
【００９５】請求項１２に記載の本発明は、半導体記憶
装置であって、メモリセルアレイ、複数の正規メインワ
ード線、冗長メインワード線、複数の正規サブワード線
活性化手段および複数の冗長サブワード線活性化手段を
備える。
【００９６】メモリセルアレイは、複数のメモリセルを
有し、複数のメモリアレイブロックに分割されている。
複数の正規メインワード線は、複数のメモリアレイブロ
ック内を通る。冗長メインワード線は、複数のメモリア
レイブロック内を通る。
【００９７】複数のメモリアレイブロックの各々は、複
数の正規サブワード線、複数の正規メモリセル、冗長サ
ブワード線および冗長メモリセルを含む。
【００９８】複数の正規サブワード線は、複数の正規メ
インワード線のそれぞれに接続される。複数の正規メモ
リセルは、複数の正規サブワード線のそれぞれに接続さ
れる。冗長サブワード線は、冗長メインワード線に接続
され、不良が生じた正規サブワード線と置換えられる。
冗長メモリセルは、冗長サブワード線に接続される。
【００９９】複数の正規サブワード線活性化手段は、複
数のメモリアレイブロックのそれぞれに対応して設けら
れ、各々が、対応するメモリアレイブロック内の複数の
正規サブワード線を活性化するためのものである。
【０１００】複数の冗長サブワード線活性化手段は、複
数のメモリアレイブロックのそれぞれに対応して設けら
れ、各々が、対応するメモリアレイブロック内で不良が
生じた正規サブワード線の代わりに冗長サブワード線を
活性化するためのものである。
【０１０１】請求項１３に記載の本発明は、請求項１２
に記載の発明において、冗長メインワード線を常に活性
化する冗長メインワード線活性化手段をさらに備える。
さらに、複数の冗長サブワード線選択手段の各々が、正
規サブワード線を選択するためのアドレスを受け、その
アドレスに応答して、対応する冗長サブワード線を活性
化する。
【０１０２】請求項１４に記載の本発明は、請求項１２
に記載の発明において、活性化する正規サブワード線を
選択するアドレスを含む行アドレスが入力された後に列
アドレスが入力され、複数の正規サブワード線活性化手
段および複数の冗長サブワード線活性化手段は、行アド
レスに関連して、対応する複数の正規サブワード線およ
び対応する冗長サブワード線をそれぞれ選択することを
特徴とする。
【０１０３】請求項１５に記載の本発明は、請求項１２
に記載の発明において、行アドレスおよび列アドレスが
同時に入力され、複数の正規サブワード線活性化手段お
よび複数の冗長サブワード線活性化手段が、行アドレス
または列アドレスに関連して、対応する複数の正規サブ
ワード線および冗長サブワード線をそれぞれ選択するこ
とを特徴とする。
【０１０４】請求項１６に記載の本発明は、請求項１２
に記載の発明において、メモリセルアレイが、冗長メモ
リアレイブロックをさらに含み、冗長メモリアレイブロ
ックが、複数の正規メインワード線にそれぞれ接続され
る複数のスペアサブワード線と、複数のスペアサブワー
ド線にそれぞれ接続された複数のスペアメモリセルとを
含む。
【０１０５】さらに、スペアサブワード線選択手段を備
える。そのスペアサブワード選択手段は、いずれかのメ
モリアレイブロック内で不良が生じた正規サブワード線
の代わりに、その正規サブワード線が接続された正規メ
インワード線に接続された複数のスペアサブワード線を
活性化するためのものである。
【０１０６】さらに、複数のメモリアレイブロックの各
々における正規サブワード線が、対応するメモリアレイ
ブロック内の冗長サブワード線また対応する正規メイン
ワード線に接続されるスペアサブワード線によって置換
えられる。
【０１０７】請求項１７に記載の本発明は、半導体記憶
装置であって、メモリセルアレイ、正規メインワード
線、複数のセンスアンプ手段、複数のスイッチング手段
およびアドレス比較制御手段を備える。
【０１０８】メモリセルアレイは、複数のメモリセルを
有し、複数の正規メモリアレイブロックおよび冗長メモ
リアレイブロックに分割されている。正規メインワード
線は、複数の正規メモリアレイブロックおよび冗長メモ
リアレイブロック内を通る。
【０１０９】複数の正規メモリアレイブロックの各々
は、複数の正規サブワード線、複数の正規メモリセルお
よび正規ビット線対を含む。複数の正規サブワード線
は、複数の正規メインワード線のそれぞれに接続され
る。複数の正規メモリセルは、複数の正規サブワード線
のそれぞれに接続される。正規ビット線対は、複数の正
規メインワード線に交差して設けられ、複数の正規メモ
リセルからのデータが選択的に伝達される。
【０１１０】冗長メモリアレイブロックは、複数の冗長
サブワード線、複数の冗長メモリセルおよび冗長ビット
線対を含む。
【０１１１】複数の冗長サブワード線は、複数の正規メ
インワード線のそれぞれに接続される。複数の冗長メモ
リセルは、複数の冗長サブワード線のそれぞれに接続さ
れる。冗長ビット線対は、複数の正規メインワード線に
交差して設けられ、複数の冗長メモリセルからのデータ
が選択的に伝達される。
【０１１２】複数の冗長サブワード線の各々は、対応す
るメインワード線に接続された、不良が生じた正規サブ
ワード線と置換えられる。
【０１１３】複数のセンスアンプ手段は、複数のメモリ
アレイブロックのそれぞれの正規ビット線対および冗長
ビット線対のそれぞれに対応して設けられ、各々が、対
応するビット線対の電位差を感知・増幅する。
【０１１４】入出力線対は、複数のセンスアンプ手段の
それぞれの出力が伝達される。複数のスイッチング手段
は、複数のセンスアンプ手段および入出力線対の間にそ
れぞれ設けられ、複数のセンスアンプ手段の出力を選択
的に入出力線対に伝達するために選択的にオンオフされ
る。
【０１１５】アドレス比較制御手段は、冗長サブワード
線と置換えられた正規サブワード線に対応するアドレス
が予め記憶されており、そのアドレスと、正規サブワー
ド線を選択するために入力されたアドレスとを比較し、
それらのアドレスが一致する場合には、冗長ビット線対
に対応するセンスアンプ手段の出力が入出力線対に伝達
されるように複数のスイッチング手段を制御し、それら
のアドレスが不一致の場合には、正規ビット線対に対応
するセンスアンプ手段の出力が入出力線対に伝達される
ように複数のスイッチング手段を制御する。
【０１１６】そして、複数のセンスアンプ手段による増
幅動作と、アドレス比較制御手段によるアドレスの比較
動作とが並行して実行される。
【０１１７】請求項１８に記載の本発明は、半導体記憶
装置であって、メモリセルアレイ、正規メインワード
線、複数のセンスアンプ手段、複数の入出力線対、アド
レス比較手段およびマルチプレクサ手段を備える。
【０１１８】メモリセルアレイは、複数のメモリセルを
有し、複数の正規メモリアレイブロックおよび冗長メモ
リアレイブロックに分割されている。正規メインワード
線は、複数の正規メモリアレイブロックおよび冗長メモ
リアレイブロック内を通る。
【０１１９】複数の正規メモリアレイブロックの各々
は、複数の正規サブワード線、複数の正規メモリセルお
よび正規ビット線対を含む。複数の正規サブワード線
は、複数の正規メインワード線のそれぞれに接続され
る。複数の正規メモリセルは、複数の正規サブワード線
のそれぞれに接続される。正規ビット線対は、複数の正
規メインワード線に交差して設けられ、複数の正規メモ
リセルからのデータが選択的に伝達される。
【０１２０】冗長メモリアレイブロックは、複数の冗長
サブワード線、複数の冗長メモリセルおよび冗長ビット
線対を含む。
【０１２１】複数の冗長サブワード線は、複数の正規メ
インワード線のそれぞれに接続される。複数の冗長メモ
リセルは、複数の冗長サブワード線のそれぞれに接続さ
れる。冗長ビット線対は、複数の正規メインワード線に
交差して設けられ、複数の冗長メモリセルからのデータ
が選択的に伝達される。
【０１２２】複数の冗長サブワード線の各々は、対応す
るメインワード線に接続された、不良が生じた正規サブ
ワード線と置換えられる。
【０１２３】複数のセンスアンプ手段は、複数のメモリ
アレイブロックのそれぞれの正規ビット線対および冗長
ビット線対のそれぞれに対応して設けられ、各々が、対
応するビット線対の電位差を感知・増幅する。
【０１２４】複数の入出力線対は、複数のセンスアンプ
手段のそれぞれに対応して設けられ、各々に対応するセ
ンスアンプ手段の出力が伝達される。
【０１２５】アドレス比較手段は、冗長サブワード線と
置換えられた正規サブワード線に対応するアドレスが予
め記憶されており、そのアドレスと、正規サブワード線
を選択するために入力されたアドレスとを比較し、その
比較結果を出力する。
【０１２６】マルチプレクサ手段は、アドレス比較手段
の比較結果の情報を受け、比較されたアドレスが一致す
る場合には、冗長ビット線対に対応するセンスアンプ手
段の出力が伝達される入出力線対の電位差を出力し、比
較されたアドレスが不一致の場合には、正規ビット線に
対応するセンスアンプ手段の出力が伝達される入出力線
対の電位差を出力する。
【０１２７】複数のセンスアンプ手段による増幅動作
と、アドレス比較手段によるアドレスの比較動作とが並
行して実行される。
【０１２８】請求項１９に記載の本発明は、半導体記憶
装置であって、メモリセルアレイ、複数のメインワード
線を備える。
【０１２９】メモリセルアレイは、 ダイナミック型の
複数のメモリセルを有する。複数のメインワード線は、
メモリセルアレイ内を通る。
【０１３０】メモリセルアレイは、複数の正規メモリア
レイブロックと、不良が生じた正規メモリアレイブロッ
クと置換えられる冗長メモリアレイブロックとに分割さ
れている。
【０１３１】複数の正規メモリアレイブロックおよび冗
長メモリアレイブロックの各メモリアレイブロックは、
そのメモリアレイブロック内の複数のメモリセルに接続
され、かつ、複数のメインワード線のそれぞれに接続さ
れる複数のサブワード線を有する。
【０１３２】そして、リフレッシュ動作時に、複数の正
規メモリアレイブロックおよび冗長メモリアレイブロッ
クのすべてのメモリアレイブロックにおいて、活性化さ
れるメインワード線に接続されるサブワード線が活性化
される。
【０１３３】請求項２０に記載の本発明は、行アドレス
と、列アドレスとが順次入力され、それらの行アドレス
および列アドレスに応じてメモリセルが選択される半導
体記憶装置であって、メモリセルアレイおよび複数のメ
インワード線を備える。
【０１３４】メモリセルアレイは、ダイナミック型の複
数のメモリセルを有する。複数のメインワード線は、メ
モリセルアレイ内を通り、行アドレスに応じて選択され
る。
【０１３５】さらに、メモリセルアレイは、複数の正規
メモリアレイブロックと、不良が生じた正規メモリアレ
イブロックと置換えられる冗長メモリアレイブロックと
に分割されている。
【０１３６】複数の正規メモリアレイブロックおよび冗
長メモリアレイブロックの各メモリアレイブロックは、
そのメモリアレイブロック内の複数のメモリセルに接続
され、かつ、複数のメインワード線のそれぞれに接続さ
れる複数のサブワード線を有する。
【０１３７】そして、通常動作時およびリフレッシュ動
作時に、複数の正規メモリアレイブロックおよび冗長メ
モリアレイブロックのすべてのブロックにおいて、活性
化されるメインワード線に接続されるサブワード線が活
性化される。
【０１３８】請求項２１に記載の本発明は、同時に入力
される行アドレスおよび列アドレスに応じてメモリセル
が選択される半導体記憶装置であって、メモリセルアレ
イおよび複数のメインワード線を備える。
【０１３９】メモリセルアレイは、ダイナミック型の複
数のメモリセルを有する。複数のメインワード線は、メ
モリセルアレイ内を通り、行アドレスに応じて選択され
る。
【０１４０】さらに、メモリセルアレイは、複数の正規
メモリアレイブロックと、不良が生じた正規メモリアレ
イブロックと置換えられる冗長メモリアレイブロックと
に分割されている。
【０１４１】複数の正規メモリアレイブロックおよび冗
長メモリアレイブロックの各メモリアレイブロックは、
そのメモリアレイブロック内の複数のメモリセルに接続
され、かつ、複数のメインワード線のそれぞれに接続さ
れる複数のサブワード線を有する。
【０１４２】そして、リフレッシュ動作時に、複数の正
規メモリアレイブロックおよび冗長メモリアレイブロッ
クのすべてのブロックにおいて、活性化されるメインワ
ード線に接続されるサブワード線が活性化される。
【０１４３】
【作用】請求項１に記載の本発明によれば、ＤＲＡＭに
おいて、ワード線がメインワード線とサブワード線とに
分割され、複数のメモリアレイブロックの各々がサブワ
ード線を有する。そして、セルプレートが、複数のメモ
リアレイブロックに対応して複数に分割されている。
【０１４４】そして、各メモリアレイブロックのセルプ
レートには、セルプレート電位供給線から遮断手段を介
してセルプレート電位が供給される。その遮断手段は、
複数のメモリアレイブロックのそれぞれに対応して個別
に設けられる。このため、メモリアレイブロックに不良
が生じた場合は、そのメモリアレイブロックに対応する
遮断手段によってセルプレート電位の供給が断たれ得
る。
【０１４５】これにより、メインワード線と、セルプレ
ートとが短絡した状態の不良が生じた場合でも、メイン
ワード線と、セルプレート電位供給線との間に電流パス
が形成されない。したがって、スタンドバイ時の消費電
流を低減することができる。
【０１４６】請求項２に記載の本発明によればＤＲＡＭ
において、ワード線が、メインワード線と、サブワード
線とに分割され、複数のメモリアレイブロックの各々が
サブワード線を有する。そして、各メモリアレイブロッ
クに対応して設けられたイコライズ手段をそれぞれ制御
するためのイコライズ信号を供給する信号線が、メイン
イコライズ制御信号供給線と、複数のサブイコライズ制
御信号供給線とに階層化されている。
【０１４７】メインイコライズ制御信号供給線は、すべ
てのメモリアレイブロックにイコライズ制御信号を供給
するために、複数のメモリアレイブロックに沿って設け
られる。複数のサブイコライズ制御信号供給線は、複数
のメモリアレイブロックのそれぞれに対応して個別に設
けられ、それぞれ対応する遮断手段を介してメインイコ
ライズ制御信号供給線に接続される。
【０１４８】このため、メモリアレイブロックに不良が
生じた場合には、そのメモリアレイブロックに対応する
遮断手段によって、不良が生じたメモリアレイブロック
に対応するイコライズ手段へのイコライズ制御信号の供
給が断たれ得る。したがって、スタンドバイ時の消費電
流を低減することができる。
【０１４９】請求項３に記載の本発明によれば、ＤＲＡ
Ｍにおいて、ワード線がメインワード線と、サブワード
線とに分割され、複数のメモリアレイブロックの各々が
サブワード線を有する。そして、各メモリアレイブロッ
クのビット線対と、それに対応するセンスアンプ手段と
間のスイッチング手段を制御するためのスイッチング制
御信号を供給する信号線が、メインスイッチング制御信
号供給線と、複数のサブスイッチ制御信号供給線とに階
層化されている。
【０１５０】メインスイッチング制御手段供給線は、す
べてのメモリアレイブロックにスイッチング制御信号を
供給するために、複数のメモリアレイブロックに沿って
設けられる。複数のサブスイッチング制御信号供給線
は、複数のメモリアレイブロックのそれぞれに対応して
個別に設けられ、それぞれ対応する遮断手段を介してメ
インスイッチング制御信号供給線に接続される。
【０１５１】このため、メモリアレイブロックに不良が
生じた場合には、そのメモリアレイブロックに対応する
遮断手段によって、不良が生じたメモリアレイブロック
に対応するスイッチング手段へのスイッチング制御信号
の供給が断たれ得る。したがって、スタンドバイ時の消
費電流を低減することができる。
【０１５２】請求項４に記載の本発明によれば、ＤＲＡ
Ｍにおいて、ワード線が、メインワード線と、サブワー
ド線とに分割され、複数のメモリアレイブロックの各々
がサブワード線を有する。そして、各メモリアレイブロ
ックに対応して設けられたイコライズ手段に、ビット線
対のイコライズ電位を供給するためのイコライズ電位供
給線が、メインイコライズ電位供給線と、複数のサブイ
コライズ電位供給線とに階層化されている。
【０１５３】メインイコライズ電位供給線は、すべての
メモリアレイブロックにイコライズ電位を供給するため
に、複数のメモリアレイブロックに沿って設けられる。
複数のサブイコライズ電位供給線は、複数のメモリアレ
イブロックのそれぞれに対応して個別に設けられ、それ
ぞれ対応する遮断手段を介してメインイコライズ電位供
給線に接続される。
【０１５４】このため、メモリアレイブロックに不良が
生じた場合には、そのメモリアレイブロックに対応する
遮断手段によって、不良が生じたメモリアレイブロック
に対応するイコライズ手段へのイコライズ電位の供給が
断たれ得る。
【０１５５】これにより、メインワード線と、ビット線
対とが短絡した状態の不良が生じた場合でも、メインワ
ード線と、メインイコライズ電位供給線との間に電流パ
スが形成されない。したがって、スタンドバイ時の消費
電流を低減することができる。
【０１５６】請求項５に記載の本発明によれば、ＤＲＡ
Ｍにおいて、ワード線が、メインワード線と、サブワー
ド線とに分割され、複数のメモリアレイブロックの各々
がサブワード線を有する。そして、各メモリアレイブロ
ックのビット線対に対応して設けられたセンスアンプ手
段を活性化するためのセンスアンプ活性化信号を供給す
る信号線が、メインセンスアンプ活性化信号供給線と、
複数のサブセンスアンプ活性化信号供給線とに階層化さ
れている。
【０１５７】メインセンスアンプ活性化信号供給線は、
すべてのメモリアレイブロックにセンスアンプ活性化信
号を供給するために、複数のメモリアレイブロックに沿
って設けられる。複数のサブセンスアンプ活性化信号供
給線は、複数のメモリアレイブロックのそれぞれに対応
して個別に設けられ、それぞれ対応する遮断手段を介し
てメインセンスアンプ活性化信号供給線に接続される。
【０１５８】このため、メモリアレイブロックに不良が
生じた場合には、そのメモリアレイブロックに対応する
遮断手段によって、不良が生じたメモリアレイブロック
に対応するセンスアンプ手段へのセンスアンプ活性化信
号の供給が断たれ得る。したがって、スタンドバイ時の
消費電流を低減することができる。
【０１５９】請求項６に記載の本発明によれば、具体的
に、複数の遮断手段のすべてまたは一部をヒューズ素子
で構成することにより、スタンドバイ時の消費電流を低
減することができる。
【０１６０】請求項７に記載の本発明によれば、具体的
に、複数の遮断手段のすべてまたは一部をトランジスタ
素子で構成することにより、スタンドバイ時の消費電流
を低減することができる。
【０１６１】請求項８に記載の本発明によれば、具体的
に、複数の遮断手段のすべてまたは一部を構成するトラ
ンジスタ素子の動作を、複数のメモリアレイブロックの
各々を選択するためのブロック選択信号で制御すること
により、スタンドバイ時の消費電流を低減することがで
きる。
【０１６２】請求項９に記載の本発明によれば、具体的
に、複数の遮断手段のすべてまたは一部を構成するトラ
ンジスタ素子の動作を、対応するメモリアレイブロック
が不良状態であるか否かの判別結果を示す信号で制御す
ることにより、スタンドバイ時の消費電流を低減するこ
とができる。
【０１６３】請求項１０に記載の本発明によれば、具体
的に、複数の遮断手段のすべてまたは一部を論理手段で
構成することにより、スタンドバイ時の消費電流を低減
することができる。
【０１６４】請求項１１に記載の本発明によれば、具体
的に、複数の遮断手段のすべてまたは一部を構成する論
理手段の動作を、対応する信号供給線からの信号と、対
応するメモリアレイブロックが不良状態であるか否かの
判別結果を示す信号とに応答して制御することにより、
スタンドバイ時の消費電流を低減することができる。
【０１６５】請求項１２に記載の本発明によれば、ＤＲ
ＡＭにおいて、複数のメモリアレイブロックのそれぞれ
に対応して、複数の正規サブワード線活性化手段および
複数の冗長サブワード線活性化手段が設けられる。
【０１６６】各メモリアレイにブロックにおいては、対
応する正規サブワード線活性化手段が、正規メインワー
ド線に接続される正規サブワード線を活性化し、対応す
る冗長サブワード線活性化手段が、冗長メインワード線
に接続される冗長サブワード線を活性化する。
【０１６７】その冗長サブワード線活性化手段は、対応
するメモリアレイブロックの正規サブワード線に不良が
生じた場合、その代わりに、その対応するメモリアレイ
ブロックの冗長サブワード線を活性化する。すなわち、
各メモリアレイブロックにおいて、正規サブワード線に
不良が生じた場合に、サブワード線単位で置換えが行な
われる。
【０１６８】請求項１３に記載の本発明によれば、各メ
モリアレイブロックの冗長メインワード線が、冗長メイ
ンワード線活性化手段によって常に活性化される。そし
て、各メモリアレイブロックの正規サブワード線に不良
が生じた場合に、各メモリアレイブロックの冗長サブワ
ード線が、メモリアレイブロックを選択するためのアド
レスに応答する冗長サブワード線活性化手段によって選
択される。
【０１６９】したがって、正規サブワード線を冗長サブ
ワード線に置換えた場合のアクセスにおいて、冗長メイ
ンワード線の選択をするためのアドレス比較動作を必要
とすることなく、メモリアレイブロックの選択に関連す
るアドレスに応答する冗長サブワード線の選択のみによ
って、置換えられた冗長サブワード線を選択し得る。し
たがって、アクセス速度を高速化し得る。
【０１７０】請求項１４に記載の本発明によれば、活性
化する正規サブワード線を選択するアドレスを含む行ア
ドレスが入力された後に列アドレスが入力されるアドレ
スマルチプレクス型のＤＲＡＭにおいて、先に入力され
る行アドレスに関連して、複数の正規サブワード線およ
び対応する冗長サブワード線がそれぞれ選択される。し
たがって、アドレスマルチプレクス型のＤＲＡＭにおい
て、各メモリアレイブロックでのサブワード線単位の置
換えが行なわれ得る。
【０１７１】請求項１５に記載の本発明によれば、行ア
ドレスおよび列アドレスが同時に入力されるアドレスノ
ンマルチプレクス型のＤＲＡＭにおいて、行アドレスま
たは列アドレスに関連して、複数の正規サブワード線お
よび対応する冗長サブワード線がそれぞれ選択される。
したがって、アドレスノンマルチプレクス型のＤＲＡＭ
において、各メモリアレイブロックでのサブワード線単
位の置換えが行なわれ得る。
【０１７２】請求項１６に記載の本発明によれば、複数
の正規メインワード線のそれぞれに接続されるスペアサ
ブワード線を含む冗長メモリアレイブロックが設けられ
る。
【０１７３】各スペアサブワード線は、同じ正規メイン
ワード線に接続された正規サブワード線に不良が生じた
場合、スペアサブワード線選択手段によって、不良が生
じた正規サブワード線に代わって活性化される。
【０１７４】不良が生じた正規サブワード線は、対応す
るメモリアレイブロック内の冗長サブワード線またはそ
の正規サブワード線が接続される正規メインワード線に
接続されるスペアサブワード線によって置換えられる。
したがって、正規サブワード線の置換えの自由度が大き
くなる。
【０１７５】請求項１７に記載の本発明によれば、複数
のセンスアンプ手段によって、複数の正規ビット線対お
よび冗長ビット線対のそれぞれの電位差が増幅される。
このような各ビット線対の電位差の増幅動作と平行し
て、アドレス比較制御手段によるアドレスの比較動作が
実行される。
【０１７６】アドレス比較制御手段においては、予め記
憶された、置換えられた正規サブワード線に対応するア
ドレスと、正規サブワード線を選択するために入力され
たアドレスとが一致した場合に、冗長ビット線対に対応
するセンスアンプ手段の出力が選択的に入出力線対に伝
達されるように複数のスイッチング手段を制御する。
【０１７７】一方、それらのアドレスが一致しない場合
に、アドレス比較制御手段は、正規ビット線対に対応す
るセンスアンプ手段の出力が選択的に入出力線対に伝達
されるように複数のスイッチング手段を制御する。
【０１７８】このように、センスアンプ手段による増幅
動作と、アドレス比較制御手段によるアドレス比較動作
とが並行して行なわれるため、動作を高速化することが
可能である。
【０１７９】請求項１８に記載の本発明によれば、複数
のセンスアンプ手段によって、複数の正規ビット線対お
よび冗長ビット線対のそれぞれの電位差が増幅される。
さらに、それらのセンスアンプ手段の出力は、それぞれ
対応する入出力線対に個別に伝達される。
【０１８０】このような各センスアンプ手段による増幅
動作とと平行してアドレス比較手段によるアドレスの比
較動作が実行される。
【０１８１】アドレス比較制御手段においては、予め記
憶された、置換えられた正規サブワード線に対応するア
ドレスと、正規サブワード線を選択するために入力され
たアドレスとが比較される。マルチプレクサ手段では、
アドレス比較手段で比較されるアドレスが一致した場合
に、冗長ビット線に対応するセンスアンプ手段の出力が
伝達される入出力線対の電位差を選択的に出力する。
【０１８２】一方、それらのアドレスが一致しない場合
に、マルチプレクサ手段は、正規ビット線対に対応する
センスアンプ手段の出力が伝達される入出力線対の電位
差を選択的に出力する。
【０１８３】このように、センスアンプ手段による増幅
動作と、アドレス比較手段によるアドレス比較動作とが
平行して行なわれる。言い換えると、入出力線対のデー
タの伝達動作と、アドレス比較動作とが平行して行なわ
れる。したがって、動作を高速化することが可能であ
る。
【０１８４】請求項１９に記載の本発明によれば、ワー
ド線がメインワード線と、サブワード線とに分割された
ＤＲＡＭにおいて、メモリセルアレイが複数の正規メモ
リアレイブロックおよび冗長メモリアレイブロックに分
割されている。不良が生じた正規メモリアレイブロック
は、冗長メモリアレイブロックと置換えられる。
【０１８５】したがって、分割されたワード線を有する
ＤＲＡＭにおいて、サブワード線に不良が生じた場合
に、メモリアレイブロック単位でサブワード線の置換え
を行なうことが可能である。
【０１８６】一般的なＤＲＡＭにおいては、リフレッシ
ュ動作時に、行アドレスのみが入力され、その行アドレ
スに基づいてワード線が活性化される。そして、活性化
されたメインワード線に接続されるメモリセルのデータ
がリフレッシュされる。
【０１８７】このようなリフレッシュ動作時に、各正規
メモリアレイブロックおよび冗長メモリアレイブロック
のすべてにおいて、活性化されるメインワード線に接続
されるサブワード線が活性化される。このため、メモリ
アレイブロックごとにサブワード線を有し、かつ、冗長
メモリアレイブロックを有する構成のＤＲＡＭにおい
て、適正なリフレッシュを行なうことが可能である。
【０１８８】請求項２０に記載の本発明によれば、ワー
ド線が、メインワード線と、サブワード線とに分割さ
れ、順次入力される行アドレスおよび列アドレスに応じ
てメモリセルが選択されるアドレスマルチプレクス型の
ＤＲＡＭにおいて、メモリセルアレイが複数の正規メモ
リアレイブロックおよび冗長メモリアレイブロックに分
割されている。不良が生じた正規メモリアレイブロック
は、冗長メモリアレイブロックと置換えられる。
【０１８９】したがって、分割されたワード線を有する
ＤＲＡＭにおいて、サブワード線に不良が生じた場合
に、メモリアレイブロック単位でサブワード線の置換え
を行なうことが可能である。
【０１９０】一般的なＤＲＡＭにおいては、リフレッシ
ュ動作時において、行アドレスのみが入力され、その行
アドレスに基づいてワード線が活性化される。そして、
活性化されたメインワード線に接続されるメモリセルの
データがリフレッシュされる。
【０１９１】このようなリフレッシュ動作時に、各正規
メモリアレイブロックおよび冗長メモリアレイブロック
のすべてにおいて、活性化されるメインワード線に接続
されるサブワード線が活性化される。このため、メモリ
アレイブロックごとにサブワード線を有し、かつ、冗長
メモリアレイブロックを有する構成のアドレスマルチプ
レクス型のＤＲＡＭにおいて、適正なリフレッシュを行
なうことが可能である。
【０１９２】また、アドレスマルチプレクス型のＤＲＡ
Ｍにおいては、行アドレスが入力されて、メインワード
線が活性化されている時点では、列アドレスがまだ入力
されない。アドレスマルチプレクス型のＤＲＡＭでは、
通常動作時においても、正規および冗長のすべてのメモ
リアレイブロックにおいて、活性化されるメインワード
線に接続されるサブワード線が活性化される。
【０１９３】このため、メモリアレイブロックごとにサ
ブワード線を有し、かつ、冗長メモリアレイブロックを
有するアドレスマルチプレクサ型のＤＲＡＭにおいて、
アドレスの入力方式に応じて適正な通常動作を行なうこ
とが可能である。
【０１９４】請求項２１に記載の本発明によれば、ワー
ド線が、メインワード線と、サブワード線とに分割さ
れ、同時に入力される行アドレスおよび列アドレスに応
じてメモリセルが選択されるアドレスノンマルチプレク
ス型ＤＲＡＭにおいて、メモリセルアレイが複数の正規
メモリアレイブロックおよび冗長メモリアレイブロック
に分割されている。不良が生じた正規メモリアレイブロ
ックは、冗長メモリアレイブロックと置換えられる。
【０１９５】したがって、分割されたワード線を有する
ＤＲＡＭにおいて、サブワード線に不良が生じた場合
に、メモリアレイブロック単位でサブワード線の置換え
が可能である。
【０１９６】一般的なＤＲＡＭおいては、リフレッシュ
動作時において、行アドレスのみが入力され、その行ア
ドレスに基づいてワード線が活性化される。そして、活
性化されたメインワード線に接続されるメモリセルのデ
ータがリフレッシュされる。
【０１９７】このようなリフレッシュ動作時に、各正規
メモリアレイブロックをおよび冗長メモリアレイブロッ
クのすべてにおいて、活性化されるメインワード線に接
続されるサブワード線が活性化される。このため、メモ
リアレイブロックごとにサブワード線を有し、かつ、冗
長メモリアレイブロックを有する構成のアドレスノンマ
ルチプレクス型のＤＲＡＭにおいて、適正なリフレッシ
ュを行なうことが可能である。
【０１９８】また、アドレスノンマルチプレクス型のＤ
ＲＡＭにおいては、行アドレスが入力された時点で、列
アドレスが入力されている。アドレスノンマルチプレク
ス型のＤＲＡＭでは、通常動作時において、選択された
メモリアレイブロックにおいて、活性化されるメインワ
ード線に接続されるサブワード線が活性化される。
【０１９９】このため、メモリアレイブロックごとにサ
ブワード線を有し、かつ、冗長メモリアレイブロックを
有するアドレスノンマルチプレクサ型のＤＲＡＭにおい
て、アドレスの入力方式に応じて適正な通常動作を行な
うことが可能である。
【０２００】
【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。
【０２０１】第１実施例 まず、この発明が適用されるアドレスマルチプレクス方
式のＤＲＡＭおよびアドレスノンマルチプレクス方式の
ＤＲＡＭの全体構成について説明する。
【０２０２】まず、アドレスマルチプレクス方式のＤＲ
ＡＭを説明する。図１は、アドレスマルチプレクス方式
のＤＲＡＭの全体構成を示すブロック図である。
【０２０３】図１を参照して、このアドレスマルチプレ
クス方式のＤＲＡＭ１００Ａは、メモリセルアレイ１、
アドレスバッファ２、行デコーダ３、列デコーダ４、セ
ンスリフレッシュアンプ・入出力制御回路５、クロック
発生回路６、下位入力バッファ７Ｌ、上位入力バッファ
７Ｕ、下位出力バッファ８Ｌ、上位出力バッファ８Ｕ、
ＡＮＤゲート１１，１２、信号入力端子９１〜９５、ア
ドレス入力端子９６、下位データ入出力端子９７および
上位データ入出力端子９８を含む。
【０２０４】メモリセルアレイ１は、複数のメモリセル
を有し、記憶情報を蓄積する。アドレスバッファ２は、
アドレス入力端子９６を介して外部からアドレス信号Ａ
０〜Ａ９を受ける。アドレスバッファ２は、受けたアド
レス信号Ａ０〜Ａ９を内部のアドレス信号として行デコ
ーダ３に与えるとともに、受けたアドレス信号Ａ０〜Ａ
７を内部のアドレス信号として列デコーダ４に与える。
【０２０５】行デコーダ３は、与えられたアドレス信号
に応答して、メモリセルアレイ１の行を指定する。その
指定を行なうためにワード線（図示せず）が選択され
る。列デコーダ４は、与えられたアドレス信号に応答し
て、メモリセルアレイ１の列を指定する。その指定のた
めに、ビット線対（図示せず）が選択される。
【０２０６】読出動作において、メモリセルアレイ１の
選択されたメモリセルから読出されたデータが、センス
リフレッシュアンプ・入出力制御回路５、下位出力バッ
ファ８Ｌおよび上位出力バッファ８Ｕを介して下位デー
タ入出力端子９７および上位データ入出力端子９８に伝
達される。その伝達されたデータがデータＤＱ１〜ＤＱ
１６である。下位データ入出力端子９７および上位デー
タ入出力端子９８に伝達されたデータは、外部へ出力さ
れる。
【０２０７】書込動作においては、下位データ入出力端
子９７および上位データ入出力端子９８から入力された
データＤＱ１〜ＤＱ１６が、下位入力バッファ７Ｌおよ
び上位入力バッファ７Ｕと、センスリフレッシュアンプ
・入出力制御回路５とを介して、メモリセルアレイ１の
選択されたメモリセルに書込まれる。
【０２０８】このＤＲＡＭ１００Ａの制御は、信号入力
端子９１から入力される行アドレスストローブ信号／Ｒ
ＡＳ、信号入力端子９２から入力される下位列アドレス
ストローブ信号／ＬＣＡＳ、上位列アドレスストローブ
信号／ＵＣＡＳ、信号入力端子９４から入力される書込
指定信号／Ｗおよび信号入力端子９５から入力される出
力イネーブル信号／ＯＥに応答して行なわれる。
【０２０９】クロック発生回路６は、信号／ＲＡＳ、信
号／ＬＣＡＳおよび信号／ＵＣＡＳを受け、それらの信
号に応答して、クロック信号を発生する。クロック発生
回路６から出力されるクロック信号は、アドレスバッフ
ァ２、行デコーダ３、列デコーダ４、センスリフレッシ
ュアンプ・入出力制御回路５、下位出力バッファ８Ｌ、
上位出力バッファ８Ｕ、ＡＮＤゲート１１および１２に
それぞれ与えられる。
【０２１０】アドレスバッファ２、行デコーダ３、列デ
コーダ４およびセンスリフレッシュアンプ・入出力制御
回路５は、それぞれ与えられたクロック信号に応答して
動作する。
【０２１１】書込指定信号／Ｗは、ＡＮＤゲート１１お
よび１２にそれぞれ与えられる。ＡＮＤゲート１１の出
力信号は、下位入力バッファ７Ｌおよび下位出力バッフ
ァ８Ｌにそれぞれ与えられる。ＡＮＤゲート１２の出力
信号は、上位入力バッファ７Ｕおよび上位出力バッファ
８Ｕにそれぞれ与えられる。出力イネーブル信号／ＯＥ
は、下位出力バッファ８Ｌおよび上位出力バッファ８Ｕ
にそれぞれ与えられる。
【０２１２】下位入力バッファ７Ｌは、ＡＮＤゲート１
１から与えられた信号に応答して動作する。上位入力バ
ッファ７Ｕは、ＡＮＤゲート１２から与えられた信号に
応答して動作する。下位出力バッファ８Ｌは、ＡＮＤゲ
ート１１から与えられた信号と、出力イネーブル信号／
ＯＥとに応答して動作する。上位出力バッファ８Ｕは、
ＡＮＤゲート１２から与えられた信号と、出力イネーブ
ル信号／ＯＥとに応答して動作する。
【０２１３】このように構成されたＤＲＡＭ１００Ａで
は、行アドレスが入力された後に列アドレスが入力され
る。そして、そのように入力された行アドレスおよび列
アドレスに基づいて、ワード線およびビット線対が選択
され、アクセスされるメモリセルが選択される。
【０２１４】次に、アドレスノンマルチプレクス方式の
ＤＲＡＭについて説明する。図２は、アドレスノンマル
チプレクス方式のＤＲＡＭの全体構成を示すブロック図
である。
【０２１５】図２において、図１と共通する部分には同
一の参照符号を付しその説明を適宜省略する。
【０２１６】図２を参照して、このアドレスノンマルチ
プレクス方式のＤＲＡＭ１００Ｂは、メモリセルアレイ
１、アドレス入力バッファ２１，２２、行デコーダ３、
列デコーダ４、センスアンプ５０、データ入力バッファ
７、データ出力バッファ８、クロック発生回路６０、イ
ンバータ１３、ＡＮＤゲート１４，１５、アドレス入力
端子９６０、信号入力端子９４，９５，９９およびデー
タ入出力端子９７０を含む。
【０２１７】アドレスバッファ２１は、アドレス入力端
子９６０から行アドレスＡ８，Ａ１３，…を受ける。ア
ドレス入力バッファ２２は、アドレス入力端子９６０か
ら列アドレスＡ２，Ａ１，…を受ける。
【０２１８】アドレス入力バッファ２１は、受けたアド
レスを内部の行アドレス信号として行デコーダ３および
クロック発生回路６０へ与える。アドレス入力バッファ
２２は、受けた行アドレスを内部の行アドレス信号とし
て列デコーダ４およびクロック発生回路６０へ与える。
行デコーダ３および列デコーダ４は、図１の場合と同様
の機能を有する。
【０２１９】読出動作において、メモリセルアレイ１の
選択されたメモリセルから読出されたデータが、センス
アンプ５０によって感知・増幅され、データ出力バッフ
ァ８を介してデータ入出力端子９７０に与えられる。デ
ータ入出力端子９７０に与えられたデータＤＱ１〜ＤＱ
８は、外部へ出力される。
【０２２０】書込動作においては、データ入出力端子９
７０から入力されたデータＤＱ１〜ＤＱ８が、データ入
力バッファ７を介してメモリセルアレイ１の選択された
メモリセルに書込まれる。
【０２２１】チップセレクト信号／Ｓが、信号入力端子
９９から入力され、インバータ１３を介してＡＮＤゲー
ト１４および１５にそれぞれ与えられる。ＡＮＤゲート
１４は、その他に書込指定信号／Ｗを受ける。ＡＮＤゲ
ート１５は、その他に出力イネーブル信号／ＯＥを受け
る。ＡＮＤゲート１４の出力信号は、クロック発生回路
６０およびデータ入力バッファ７に与えられる。ＡＮＤ
ゲート１５の出力信号は、データ出力バッファ８に与え
られる。
【０２２２】さらに、インバータ１３の出力信号は、ア
ドレス入力バッファ２１，２２、クロック発生回路６０
およびデータ入力バッファ７に与えられる。クロック発
生回路６０は、入力された各種の信号に応答して、クロ
ック信号を発生する。クロック発生回路６０において発
生されたクロック信号は、行デコーダ３およびセンスア
ンプ５０へ与えられる。
【０２２３】アドレス入力バッファ２１および２２は、
それぞれインバータ１３の出力信号に応答して動作す
る。行デコーダ３およびセンスアンプ５０は、それぞれ
クロック発生回路６０から出力されたクロック信号に応
答して動作する。データ入力バッファ７は、ＡＮＤゲー
ト１４の出力信号およびインバータ１３の出力信号に応
答して動作する。出力バッファ８は、ＡＮＤゲート１５
の出力信号に応答して動作する。
【０２２４】このように構成されたＤＲＡＭ１００Ｂで
は、行アドレスおよび列アドレスが同時に入力される。
そして、同時に入力されたそれらの行アドレスおよび列
アドレスに基づいて、メモリセルアレイ１内でワード線
およびビット線が選択されることにより、メモリセルが
選択される。
【０２２５】図１および図２に示されたＤＲＡＭでは、
データの書込および読出を行なう通常動作と、メモリセ
ルに蓄積されたデータのリフレッシュを行なうリフレッ
シュ動作とが実行されるようになっている。
【０２２６】次に、分割されたワード線を有するＤＲＡ
Ｍにおいて、メモリアレイブロック単位で不良箇所の置
換えを行なう構成について説明する。図３は、第１実施
例によるＤＲＡＭの構成を示すブロック図である。
【０２２７】図１を参照して、メモリセルアレイ１は、
複数の正規のメモリアレイブロックＮＢ，ＮＢ，…と、
スペアのメモリアレイブロックとＳＢを含む。このよう
に、メモリセルアレイ１は、複数のメモリアレイブロッ
クに分割されている。
【０２２８】メモリアレイブロックＮＢ，ＮＢ，…およ
びＳＢのすべてに、複数のメインワード線ＭＷＬ，ＭＷ
Ｌ，…が通っている。各メモリアレイブロックＮＢおよ
びＳＢの各々は、複数のメインワード線ＭＷＬ，ＭＷ
Ｌ，…の各々に接続されたサブワード線ＳＷＬ，…を含
む。
【０２２９】各メモリアレイブロックの詳細な構成は、
後で示す図４、図５および図６のようになっている。メ
インワード線ＭＷＬ，…は、それぞれメインワードドラ
イバ群３１によってドライブされる。このメインワード
ドライバ群３１は、複数のメインワードドライバを含む
ものである。
【０２３０】また、各メモリアレイブロックに含まれる
ビット線対（図示せず）の電位差を感知・増幅するため
のセンスアンプ群５００がメモリセルアレイ１に隣接し
て配置される。このセンスアンプ群５００は、複数のセ
ンスアンプを含む。
【０２３１】このように構成された図３のＤＲＡＭで
は、正規のメモリアレイブロックＮＢ，ＮＢ，…のいず
れかに不良が生じた場合、動作において、その不良が生
じた正規のメモリアレイブロックＮＢと、スペアのメモ
リアレイブロックＳＢとが置換えられる。このように、
図３のＤＲＡＭでは、不良が生じた正規のメモリアレイ
ブロックＮＢが、スペアのメモリアレイブロックＳＢに
よって救済される。その救済は、メモリアレイブロック
を列方向に置換えることにより実現される。
【０２３２】図３の構成のＤＲＡＭの制御において特徴
的なことは次の点である。すなわち、スペアサブワード
線ＳＷＬを活性化する方法が、アドレスマルチプレクス
方式の場合と、アドレスノンマルチプレクス方式の場合
とで異なる。具体的に説明すると次のとおりである。
【０２３３】図３のＤＲＡＭがアドレスマルチプレクス
方式のものである場合は、通常動作時およびリフレッシ
ュ動作時において、ともに、行アドレスが入力された時
点において、スペアのメモリアレイブロックＳＢを含む
すべてのメモリアレイブロックにおいて、サブワード線
ＳＷＬが活性化される。
【０２３４】それは、次のような理由による。アドレス
マルチプレクス方式のＤＲＡＭでは、行アドレスが入力
された後に列アドレスが入力される。一般的に、ブロッ
クを選択するアドレスは、列アドレスに含まれている。
このため、通常動作では、列アドレスが入力された時点
で、入力された列アドレスと、メモリアレイブロックの
置換えを行なうために予めプログラムされた列アドレス
とを比較し、その比較結果に基づいて、置換えが行なわ
れるメモリアレイブロックを判別することが可能であ
る。
【０２３５】したがって、通常動作において、ＤＲＡＭ
は、行アドレスが入力された時点ではメモリアレイブロ
ックの置換えが行なわれるか否かを判別することができ
ない。また、リフレッシュ動作は、行アドレスが入力さ
れたことに応答して実行される。
【０２３６】このため、アドレスマルチプレクス方式の
ＤＲＡＭでは、通常動作およびリフレッシュ動作におい
て、ともにすべてのメモリアレイブロックにおいてサブ
ワード線ＳＷＬを活性化する。
【０２３７】一方、アドレスノンマルチプレクス方式の
ＤＲＡＭでは、アドレスマルチプレクス方式の場合とは
異なり、リフレッシュ動作時においてのみ、すべてのメ
モリアレイブロックのサブワード線を活性化する。それ
は、アドレスノンマルチプレクス方式の場合には、列ア
ドレスが行アドレスと同時に入力されるため、行アドレ
スが入力された時点で置換えが行なわれるメモリアレイ
ブロックを判別することが可能だからである。
【０２３８】このような構成および制御を実現すること
により、第１実施例によるＤＲＡＭでは、分割されたワ
ード線を有する場合に、メモリアレイブロック単位での
置換えを行なうことができるとともに、そのような構成
のものにおいて現実的にリフレッシュ動作を行なうこと
ができる。
【０２３９】第２実施例 次に、第２実施例について説明する。この第２実施例に
おいては、各種の電位供給線および各種の信号線を階層
化し、不良が生じたメモリアレイブロックへの電位およ
び信号の供給を断つことが可能な例について説明する。
【０２４０】図４は、第２実施例によるＤＲＡＭの構成
を示す回路図である。この図４において図１２と共通す
る部分には同一の参照符号を付しその説明を適宜省略す
る。図４のＤＲＡＭが図１２のものと異なるのは次の点
である。
【０２４１】セルプレート電位供給線ＶＣＰと、各メモ
リアレイブロックＭＢのセルプレートＣＰとの間の電位
供給路にヒューズＦ１が設けられる。
【０２４２】ビット線イコライズ電位の供給線が、メイ
ンビット線イコライズ電位供給線ＭＶＢＬと、複数のサ
ブビット線イコライズ電位供給線ＳＶＢＬ，…とに分割
されて階層化されている。複数のサブビット線イコライ
ズ電位供給線ＳＶＢＬ，…は、複数のメモリアレイブロ
ックＭＢ，…のそれぞれに対応して設けられている。
【０２４３】各電位供給線ＳＶＢＬは、対応するメモリ
アレイブロックＭＢ内の各イコライズ回路ＥＱのトラン
ジスタＴ２およびＴ３に接続される。各電位供給線ＳＶ
ＢＬにおけるメインビット線イコライズ電位供給線ＭＶ
ＢＬとの接続部分に近い位置には、ヒューズＦ２が介在
される。
【０２４４】このような構成により、ビット線イコライ
ズ電位は、メインビット線イコライズ電位供給線ＭＶＢ
Ｌから、ヒューズＦ２が介在された複数のサブビット線
イコライズ電位供給線ＳＶＢＬ，…を介して各メモリア
レイブロックＭＢの各イコライズ回路ＥＱに供給され
る。
【０２４５】ビット線対ＢＬ，／ＢＬと、センスアンプ
５１との接続および切離しを行なうビット線接続切離信
号を供給する信号線が、メインビット線接続切離信号線
ＭＢＬＩと、複数のサブビット線接続切離信号線ＳＢＬ
Ｉ，…とに分割されて階層化されている。複数のサブビ
ット線接続切離信号線ＳＢＬＩ，…は、複数のメモリア
レイブロックＭＢ，…のそれぞれに対応して設けられて
いる。
【０２４６】各信号線ＳＢＬＩは、対応するメモリアレ
イブロックＭＢ内の各トランジスタ対Ｔ４，Ｔ５に接続
される。各信号線ＳＢＬＩにおいて、メインビット線接
続切離信号線ＭＢＬＩとの接続部分に近い位置には、ヒ
ューズＦ３が介在される。
【０２４７】このような構成により、ビット線接続切離
信号は、メインビット線接続切離信号線ＭＢＬＩから、
ヒューズＦ３が介在された複数のサブビット線接続切離
線ＳＢＬＩ，…を介して各メモリアレイブロックＭＢの
各トランジスタ対Ｔ５４，Ｔ５のそれぞれのゲート電極
に供給される。
【０２４８】ビット線活性化信号線が、メインビット線
活性化信号線ＭＳ０と、複数のサブビット線活性化信号
線ＳＳ０，…とに分割されて階層化されている。複数の
サブビット線活性化信号線ＳＳ０，…は、複数のメモリ
アレイブロックＭＢ，…のそれぞれに対応して設けられ
ている。
【０２４９】各信号線ＳＳ０は、対応するメモリアレイ
ブロックＭＢ内の各センスアンプ５１に接続される。各
信号線ＳＳ０において、メインビット線活性化信号線Ｍ
Ｓ０との接続部分に近い位置には、ヒューズＦ４が介在
される。
【０２５０】このような構成により、ビット線活性化信
号は、メインビット線活性化信号線ＭＳ０から、ヒュー
ズＦ４が介在された複数のサブビット線活性化信号線Ｓ
Ｓ０，…を介して各メモリアレイブロックＭＢの各セン
スアンプ５１に供給される。
【０２５１】ビット線イコライズ信号線が、メインビッ
ト線イコライズ信号線ＭＢＬＥＱと、複数のサブビット
線イコライズ信号線ＳＢＬＥＱ，…とに分割されて階層
化されている。複数のサブビット線イコライズ信号線Ｓ
ＢＬＥＱ，…は、複数のメモリアレイブロックＭＢ，…
のそれぞれに対応して設けられている。
【０２５２】各信号線ＳＢＬＥＱは、対応するメモリア
レイブロックＭＢ内の各イコライズ回路ＥＱのトランジ
スタＴ１のゲート電極に接続される。各信号線ＳＢＬＥ
Ｑにおいて、メインビット線イコライズ信号線ＭＢＬＥ
Ｑとの接続部分に近い位置には、ヒューズＦ５が介在さ
れる。
【０２５３】このような構成により、ビット線イコライ
ズ信号は、メインビット線イコライズ信号線ＭＢＬＥＱ
から、ヒューズＦ５が介在された複数のサブビット線イ
コライズ信号線ＳＢＬＥＱ，…を介して各メモリアレイ
ブロックＭＢの各イコライズ回路ＥＱのトランジスタＴ
１に供給される。
【０２５４】また、図４のＤＲＡＭでは、図１２に示さ
れたようなスペアワードドライバおよびスペアメインワ
ード線が設けられていない。このＤＲＡＭでは、図３に
おいて示したようなスペアのメモリアレイブロックＳＢ
が設けられている。したがって、あるメモリブロックＭ
Ｂに不良が生じた場合には、メモリアレイブロック単位
で置換えが行なわれる。
【０２５５】このような構成の第２実施例によるＤＲＡ
Ｍでは、あるメモリアレイブロックに不良が生じた場合
に、そのメモリアレイブロックに対応するヒューズＦ１
〜Ｆ５のすべてが切断される。
【０２５６】このような切断が行なわれれば、ワード線
ＭＷＬ，…およびＳＷＬ１，…と、ビット線対ＢＬ，／
ＢＬとの間のショートの発生またはセルプレートＣＰ
と、ビット線対ＢＬ，／ＢＬとの間のショートの発生等
の電流のリークパスが形成される可能性がある不良が生
じた場合でも、リーク電流が流れるパスが形成されな
い。したがって、第２実施例のＤＲＡＭによれば、スタ
ンドバイ電流を抑制することができる。
【０２５７】このようなヒューズＦ１〜Ｆ５を備える構
成は、アドレスマルチプレクス方式のＤＲＡＭおよびア
ドレスノンマルチプレクス方式のＤＲＡＭの双方に適用
することが可能である。それらのＤＲＡＭにこのような
ヒューズを備える構成が適用された場合の動作を次に説
明する。
【０２５８】アドレスマルチプレクス方式のＤＲＡＭの
場合は、行アドレスが入力された後に列アドレスが入力
される。このため、行アドレスが入力されたときに、メ
インワード線ＭＷＬに接続されているすべてのサブワー
ド線ＳＷＬ１，…が活性化される。しかし、そのような
場合においてヒューズＦ１〜Ｆ５が予めすべて切断され
ると、不良状態のメモリアレイブロックＭＢには、各種
の電位および各種の信号が供給されないので、スタンド
バイ電流が抑制される。
【０２５９】アドレスノンマルチプレクス方式のＤＲＡ
Ｍの場合は、行アドレスと、列アドレスとが同時に入力
される。このため、行アドレスが入力されたときに、列
アドレスに含まれるブロック選択信号によって活性化す
るメモリアレイブロックＭＢを選択することができる。
【０２６０】したがって、そのブロック選択信号によっ
て不良状態のメモリアレイブロックＭＢが選択された場
合には、所定のアドレス比較回路によるアドレス比較が
行なわれる。そして、その比較結果に応答して、置換え
られたスペアのメモリアレイブロックが選択される。
【０２６１】その場合、不良状態のメモリアレイブロッ
クＭＢが活性化されないため、そのメモリアレイブロッ
クＭＢ内のサブワード線ＳＷＬ１，…は活性化されな
い。このようなアドレスノンマルチプレクス方式のＤＲ
ＡＭにおいても、不良状態のメモリアレイブロックに対
応するヒューズＦ１〜Ｆ５が予め切断されるので、スタ
ンドバイ電流が抑制される。
【０２６２】第３実施例 次に、第３実施例について説明する。この第３実施例に
おいては、図４に示されたＤＲＡＭにおけるヒューズＦ
１〜Ｆ５の各々をトランジスタ素子に置換えた例につい
て説明する。そのような構成は、アドレスノンマルチプ
レクス方式のＤＲＡＭに適用される。
【０２６３】図５は、第３実施例によるＤＲＡＭの構成
を示す回路図である。この図５において図４と共通する
部分には同一の参照符号を付しその説明を適宜省略す
る。
【０２６４】図５のＤＲＡＭの構成が、図４のものと異
なるのは、図４に示されたヒューズＦ１〜Ｆ５の代わり
にＮＭＯＳトランジスタＴＲ１〜ＴＲ５が設けられ、そ
れらのトランジスタＴＲ１〜ＴＲ５がそれぞれブロック
選択信号ＢＳに応答して動作させられることである。
【０２６５】トランジスタＴＲ１は、電位供給線ＶＣＰ
と、セルプレートＣＰとの間に接続される。トランジス
タＴＲ２は、電位供給線ＳＶＢＬに介在される。トラン
ジスタＴＲ３は、信号線ＳＢＬＩに介在される。トラン
ジスタＴＲ４は、信号線ＳＳ０に介在される。トランジ
スタＴＲ５は、信号線ＳＢＬＥＱに介在される。
【０２６６】これらのトランジスタＴＲ１〜ＴＲ５の各
々のゲート電極にブロック選択信号ＢＳが供給される。
このブロック選択信号ＢＳは、入力される列アドレスに
基づいて発生される。
【０２６７】このようなトランジスタＴＲ１〜ＴＲ５を
備えた構成がアドレスノンマルチプレクス方式のＤＲＡ
Ｍのみに適用されるのは次の理由のためである。
【０２６８】すなわち、アドレスノンマルチプレクス方
式では、行アドレスおよび列アドレスが同時に入力され
るので、行アドレスが入力された時点で、活性化するメ
モリアレイブロックＭＢを選択するブロック選択信号Ｂ
Ｓを確定することができる。このため、行アドレスに基
づいてメインワード線ＭＷＬを活性化する時点で、活性
化するメモリアレイブロックＭＢに対応するトランジス
タＴＲ１〜ＴＲ５のみをオンさせ、そのメモリアレイブ
ロックＭＢのみを活性化できる。
【０２６９】アドレスノンマルチプレクス方式のＤＲＡ
Ｍでは、不良が生じたメモリアレイブロックＭＢは、ス
ペアのメモリアレイブロックに置換えられることになっ
ているので選択されることがない。このため、その不良
状態のメモリアレイブロックＭＢに対応するトランジス
タＴＲ１〜ＴＲ５は、常にオフ状態である。
【０２７０】したがって、その不良状態のメモリアレイ
ブロックＭＢには、各種の電位および各種の信号が供給
されないので、この第３実施例によるＤＲＡＭでは、ス
タンドバイ電流を抑制することができる。
【０２７１】第４実施例 次に、第４実施例について説明する。この第４実施例に
おいては、図５に示されたＤＲＡＭにおけるトランジス
タＴＲ３〜ＴＲ５の各々を論理ゲートに置き換えた例に
ついて説明する。そのような構成は、アドレスノンマル
チプレクス方式のＤＲＡＭに適用される。
【０２７２】図６は、第４実施例によるＤＲＡＭの構成
を示す回路図である。この図６において図５と共通する
部分には同一の参照符号を付しその説明を適宜省略す
る。
【０２７３】図６のＤＲＡＭの構成が、図５のものと異
なるのは次の点である。すなわち、図５に示されたトラ
ンジスタＴＲ３〜ＴＲ５の代わりにＡＮＤゲートＡＧ１
〜ＡＧ３が設けられる。さらに、それらのＡＮＤゲート
ＡＧ１〜ＡＧ３およびトランジスタＴＲ１，ＴＲ２の各
々が、対応するメモリアレイブロックＭＢが不良状態で
あるか否かを判別する信号ＳＥに応答して動作させられ
ることである。
【０２７４】ＡＮＤゲートＡＧ１は、信号線ＭＢＬＩ
と、信号線ＳＢＬＩとの間に介在される。ＡＮＤゲート
ＡＧ１は、信号線ＭＢＬＩからの信号と、信号ＳＥとを
受け、それらの信号に応答して、出力信号を信号線ＳＢ
ＬＩへ供給する。
【０２７５】ＡＮＤゲートＡＧ２は、信号線ＭＳ０と、
信号線ＳＳ０との間に介在される。ＡＮＤゲートＡＧ２
は、信号線ＭＳ０からの信号と、信号ＳＥとを受け、そ
れらの信号に応答して、出力信号を信号線ＳＳ０へ供給
する。ＡＮＤゲートＡＧ３は、信号線ＭＢＬＥＱと、信
号線ＳＢＬＥＱとの間に介在される。ＡＮＤゲートＡＧ
３は、信号線ＭＢＬＥＱからの信号と、信号ＳＥとを受
け、それらの信号に応答して、出力信号を信号線ＳＢＬ
ＥＱへ供給する。
【０２７６】トランジスタＴＲ１およびＴＲ２の各々
は、ゲート電極に信号ＳＥを受け、その信号ＳＥに応答
して動作される。
【０２７７】このようなＡＮＤゲートＡＧ１〜ＡＧ３お
よびトランジスタＴＲ１，ＴＲ２を備えた構成がアドレ
スノンマルチプレクス方式のＤＲＡＭに適用されるの
は、次の理由のためである。
【０２７８】すなわち、アドレスノンマルチプレクス方
式では、行アドレスおよび列アドレスが同時に入力され
た時点で、活性化するメモリアレイブロックを確定する
ことができる。このため、メインワード線ＭＷＬを活性
化する時点で、活性化するメモリアレイブロックＭＢが
不良状態であるか否かを判別することができる。
【０２７９】そのような判別結果に応じて、対応するメ
モリアレイブロックＭＢが不良状態である場合に信号Ｓ
ＥがＬレベルになり、対応するメモリアレイブロックＭ
Ｂが不良状態でない場合に信号ＳＥがＨレベルになる。
それに応答して、トランジスタＴＲ１およびＴＲ２がと
もにオンする。これにより、電位供給線ＶＣＰからの電
位がセルプレートＣＰに供給され、電位供給線ＭＶＢＬ
からの電位が電位供給線ＳＶＢＬへ供給される。
【０２８０】さらに、信号ＳＥがＨレベルになったこと
に応答して、ＡＮＤゲートＡＧ１〜ＡＧ３の各々が、対
応するメインの信号線から与えられる信号に応答する信
号を、対応するサブの信号線に伝達する。
【０２８１】一方、対応するメモリアレイブロックＭＢ
が不良状態の場合は、信号ＳＥがＬレベルになる。それ
に応答して、トランジスタＴＲ１およびＴＲ２がともに
オフする。このため、電位供給線ＶＣＰからセルプレー
トＣＰへ電位が供給されず、電位供給線ＭＶＢＬから電
位供給線ＳＶＢＬへ電位が供給されない。さらに、信号
ＳＥがＬレベルになったことに応答して、ＡＮＤゲート
ＡＧ１〜ＡＧ３の各々が、対応するサブの信号線にＬレ
ベルの信号を与える。
【０２８２】このように、不良状態でないメモリアレイ
ブロックＭＢが活性化され、不良状態であるメモリアレ
イブロックＭＢが活性化されない。したがって、不良状
態のメモリアレイブロックＭＢには、各種の電位および
各種の信号が供給されないので、この第４実施例による
ＤＲＡＭでは、スタンドバイ電流を抑制することができ
る。
【０２８３】第５実施例 次に、第５実施例について説明する。この第５実施例で
は、サブワード線に不良が生じた場合に、サブワード線
単位で置換えを行なうことが可能な例について説明す
る。
【０２８４】図７は、第５実施例によるＤＲＡＭの構成
を示す回路図である。この図７において図１６と共通す
る部分には同一の参照符号を付しその説明を適宜省略す
る。
【０２８５】図７のＤＲＡＭが図１６のものと異なるの
は次の点である。図７のＤＲＡＭでは、図１６に示され
たセグメントドライバ６１，６２、アドレス比較回路６
００、ノーマル非活性化信号発生回路６０４およびスペ
ア活性化信号発生回路６０５が設けられておらず、その
代わりに、アドレス比較回路６０、スペアセグメントド
ライバ６１Ｓ，６２Ｓおよびノーマルセグメントドライ
バ６１Ｎ，６２Ｎが設けられる。
【０２８６】さらに、メインワードドライバ３Ｍａ、３
Ｍｂおよびスペアメインワードドライバ３Ｓの代わりに
それぞれメインワードドライバ３ＭＡ、３ＭＢおよびス
ペアメインワードドライバ３ＳＡが設けられる。
【０２８７】メインワードドライバ３ＭＡおよび３ＭＢ
の各々は、ノーマル行デコーダ３０Ｍの出力信号のみに
応答して、対応するメインワード線をドライブする。ス
ペアメインワードドライバ３ＳＡは、スペア行デコーダ
３０Ｓの出力信号のみに応答して、スペアメインワード
線ＳＭＷＬをドライブする。
【０２８８】アドレス比較回路６０には、不良が生じた
セグメントのアドレスがプログラムされる。ここで、セ
グメントのアドレスとは、サブワード線ＳＷＬ１１〜Ｓ
ＷＬ２２の各々を特定するアドレスをいう。アドレス比
較回路６０は、ＤＲＡＭに入力されたセグメント選択ア
ドレスＳＳＡを受け、そのセグメント選択アドレスＳＳ
Ａと、プログラムされたセグメントアドレスとを比較す
る。
【０２８９】そして、アドレス比較回路６０は、それら
のアドレスが一致した場合に出力信号を第１のレベルに
し、一方、それらのアドレスが一致しない場合に出力信
号を第２のレベルにする。アドレス比較回路６０の出力
信号は、ノーマルセグメントドライバ６１Ｎおよび６２
Ｎと、スペアセグメントドライバ６１Ｓおよび６２Ｓと
にそれぞれ与えられる。
【０２９０】ノーマルセグメントドライバ６１Ｎおよび
スペアセグメントドライバ６１Ｓは、対応するメモリア
レイブロックＭＢ１のブロック選択信号ＢＳ１を受け
る。ノーマルセグメントドライバ６２Ｎおよびスペアセ
グメントドライバ６２Ｓの各々は、対応するメモリアレ
イブロックＭＢ２のブロック選択信号ＢＳ２を受ける。
あるメモリアレイブロックが選択された場合、そのブロ
ックに対応するブロック選択信号がＨレベルになる。
【０２９１】ノーマルセグメントドライバ６１Ｎおよび
６２Ｎの各々は、アドレス比較回路６０から受けた信号
のレベルが第１のレベルであり、かつ対応するブロック
選択信号ＳＢ１がＨレベルである場合に、出力信号をＬ
レベルにする。一方、ノーマルセグメントドライバ６１
Ｎおよび６２Ｎの各々は、アドレス比較回路６０から受
けた信号のレベルが第２のレベルであり、かつ対応する
ブロック選択信号ＳＢ１がＨレベルである場合に、出力
信号をＨレベルにする。
【０２９２】スペアセグメントドライバ６１Ｓおよび６
２Ｓの各々は、アドレス比較回路６０から受けた信号の
レベルが第１のレベルであり、かつ対応するブロック選
択信号がＨレベルである場合に、出力信号をＨレベルに
する。一方、スペアセグメントドライバ６１Ｓおよび６
２Ｓの各々は、アドレス比較回路６０から受けた信号の
レベルが第２のレベルであり、かつ対応するブロック選
択信号がＨレベルである場合に、出力信号をＬレベルに
する。
【０２９３】ノーマルセグメントドライバ６１Ｎの出力
信号は、サブワードドライバＧ１１およびＧ２１へ与え
られる。スペアセグメントドライバ６１Ｓの出力信号
は、スペアサブワードドライバＳＧ１へ与えられる。ノ
ーマルセグメントドライバ６２Ｎの出力信号は、サブワ
ードドライバＧ１２およびＧ２２へ与えられる。スペア
セグメントドライバ６２Ｓの出力信号は、スペアサブワ
ードドライバＳＧ２へ与えられる。
【０２９４】したがって、アドレス比較回路６０にプロ
グラムされたセグメントアドレスと同じセグメント選択
アドレスＳＳＡが入力されない場合には、選択されたメ
モリアレイブロックにおけるサブワード線がすべて活性
化可能な状態にされる。一方、アドレス比較回路６０に
プログラムされたセグメントアドレスと同じセグメント
選択アドレスＳＳＡが入力された場合には、選択された
メモリアレイブロックにおけるスペアサブワード線が活
性化可能な状態にされる。
【０２９５】動作において、不良が生じたサブワード線
に対応するセグメントアドレスと一致しないセグメント
選択アドレスＳＳＡが入力された場合は、ノーマルセグ
メントドライバ６１Ｎまたは６２Ｎによって正規のサブ
ワード線が選択される。その場合、メインワード線ＭＷ
Ｌ１またはＭＷＬ２は、入力された行アドレスに基づい
て選択的に活性化される。これにより、正規のサブワー
ド線が活性化される。
【０２９６】また、スペアメインワード線ＳＭＷＬ１
は、スペア行デコーダ３０Ｓおよびスペアメインワード
ドライバ３ＳＡによって常に活性化される。
【０２９７】一方、不良が生じたサブワード線に対応す
るセグメントアドレスと一致するセグメント選択アドレ
スＳＳＡが入力された場合は、スペアセグメントドライ
バ６１Ｓまたは６２Ｓによってスペアサブワード線が選
択される。スペアメインワード線ＳＭＷＬは常に活性化
されているので、その場合には、スペアサブワード線が
活性化される。
【０２９８】このように、スペアメインワード線ＳＭＷ
Ｌを常に活性化する場合には、スペアメインワード線Ｓ
ＭＷＬを活性化するためのアドレス比較を行なう必要が
なく、動作を高速化することができる。
【０２９９】なお、ここでは、スペアメインワード線Ｓ
ＭＷＬを常に活性化する例について説明したが、これに
限らず、スペア行デコーダ３０Ｓに、不良が生じたサブ
ワード線に対応する行アドレスを予めプログラムしてお
き、入力される行アドレスと、プログラムされた行アド
レスとを比較し、その結果、それらのアドレスが一致し
た場合にのみスペアメインワード線ＳＭＷＬを活性化す
る制御を行なってもよい。
【０３００】このような図７のＤＲＡＭにおいては、行
アドレスが入力された時点で、正規のサブワード線を選
択するかスペアサブワード線を選択するかの判断を行な
う必要がある。
【０３０１】アドレスノンマルチプレクス方式の場合に
は、行アドレスおよび列アドレスが同時に入力されるの
で、そのような条件を満たすことができる。また、アド
レスマルチプレクス方式の場合は、行アドレスが入力さ
れた後に列アドレスが入力されるので、セグメント選択
アドレスＳＳＡが行アドレスによって特定できるように
してある場合にのみ、そのような条件を満たすことがで
きる。
【０３０２】アドレスノンマルチプレクス方式の場合に
図７のようなサブワード線単位での置換えを行なう場合
は、アドレス比較回路６０は、図８のような構成にする
必要がある。
【０３０３】図８は、アドレスマルチプレクス方式のＤ
ＲＡＭにおけるアドレス比較回路のブロック図である。
【０３０４】図８を参照して、アドレス比較回路６０
は、ノーマルセグメントドライバ６１Ｎおよびスペアセ
グメントドライバ６１Ｓに対応するアドレス比較部６０
ａと、ノーマルセグメントドライバ６２Ｎおよびスペア
セグメントドライバ６２Ｓに対応するアドレス比較部６
０ｂとを含む必要がある。すなわち、メモリアレイブロ
ックごとにセグメントアドレスの比較を行なう必要があ
る。
【０３０５】アドレスマルチプレクス方式の場合は、行
アドレスが入力された時点で、ブロック選択アドレスが
入力されないので、どのブロックを活性化するのかを判
別できないため、メモリアレイブロックごとにセグメン
トアドレスを比較する必要がある。したがって、アドレ
ス比較部６０ａおよび６０ｂの各々には、対応するメモ
リアレイブロックにおいて不良が生じたサブワード線に
対応するセグメントアドレスがプログラムされる。
【０３０６】このように第５実施例によるＤＲＡＭで
は、サブワード線単位で置換えを行なうことができるた
め、ワード線の置換効率を高くすることができる。
【０３０７】第６実施例 次に、第６実施例について説明する。この第６実施例で
は、図７のＤＲＡＭにおいて、さらに、メインワード線
およびスペアメインワード線のそれぞれに接続されるス
ペアサブワード線によってもサブワード線の置換えを行
なうことが可能な例について説明する。
【０３０８】図９は、第６実施例によるＤＲＡＭの構成
を示す回路図である。この図９において図７と共通する
部分には同一の参照符号を付しその説明を適宜省略す
る。
【０３０９】図９のＤＲＡＭが図７のものと異なるのは
次の点である。すなわち、スペアのメモリアレイブロッ
クＳＭＢ、アドレス比較回路６０１およびスペアセグメ
ントドライバ６３Ｓ，６４Ｓがさらに設けられる。
【０３１０】スペアのメモリアレイブロックＳＭＢは、
スペアサブワード線ＳＳＷＬ３〜ＳＳＷＬ５、スペアビ
ット線対ＳＢＬＰ、スペアメモリセルＭＣ２，…、スペ
アサブワードドライバＳＧ３〜ＳＧ５を含む。
【０３１１】メモリアレイブロックＳＭＢにおいては、
メインワード線ＭＷＬ１には、スペアサブワードドライ
バＳＧ３を介してスペアサブワード線ＳＳＷＬ３が接続
される。メインワード線ＭＷＬ２には、スペアサブワー
ドドライバＳＧ４を介してスペアサブワード線ＳＳＷＬ
４が接続される。スペアメインワード線ＳＭＷＬには、
スペアサブワードドライバＳＧ５を介してスペアサブワ
ード線ＳＳＷＬ５が接続される。
【０３１２】スペアサブワード線ＳＳＷＬ３〜ＳＳＷＬ
５と交差する方向にスペアビット線対ＳＢＬＰが配置さ
れる。スペアサブワード線ＳＳＷＬ３〜ＳＳＷＬ５のそ
れぞれと、スペアビット線対ＳＢＬＰとの各交点にスペ
アメモリセルＭＣ２が配置される。スペアメモリセルＭ
Ｃ２，…の各々は、各交点のスペアサブワード線および
スペアビット線対ＳＢＬＰに接続される。
【０３１３】アドレス比較回路６０１には、不良が生じ
たセグメントのアドレスがプログラムされる。アドレス
比較回路６０１は、ＤＲＡＭに入力されたセグメント選
択アドレスＳＳＡを受け、そのセグメント選択アドレス
ＳＳＡと、プログラムされたセグメントアドレスとを比
較する。
【０３１４】そして、アドレス比較回路６０１は、それ
らのアドレスが一致した場合に出力信号を第１のレベル
にし、一方、それらのアドレスが一致しない場合に出力
信号を第２のレベルにする。アドレス比較回路６０１の
出力信号は、ノーマルセグメントドライバ６１Ｎおよび
６２Ｎと、スペアセグメントドライバ６３Ｓとにそれぞ
れ与えられる。
【０３１５】スペアセグメントドライバ６３Ｓは、スペ
アサブワードドライバＳＧ３およびＳＧ４に対応して設
けられる。
【０３１６】スペアセグメントドライバ６４Ｓは、スペ
アサブワードドライバＳＧ５に対応して設けられる。ス
ペアセグメントドライバ６３Ｓは、アドレス比較回路６
０の出力信号に応答してノーマルセグメントドライバ６
１Ｎおよび６２Ｎの各々と同様に動作するとともに、ア
ドレス比較回路６０１の出力信号が第１のレベルである
場合に出力信号をＨレベルにする。これにより、メモリ
アレイブロックＭＢ１またはＭＢ２のサブワード線に不
良が生じた場合に、スペアサブワード線ＳＳＷＬ３また
はＳＳＷＬ４が活性化可能となる。
【０３１７】一方、ノーマルセグメントドライバ６１Ｎ
および６２Ｎの各々は、さらにアドレス比較回路６０１
の出力信号にも応答して動作する。すなわち、アドレス
比較回路６０１の出力信号が第１のレベルである場合に
Ｌレベルの信号を出力し、対応するサブワード線を活性
化不可能な状態にする。また、スペアセグメントドライ
バ６４Ｓは、アドレス比較回路６０の出力信号を受け、
スペアセグメントドライバ６１Ｓおよび６２Ｓの各々と
同様に動作する。
【０３１８】このように、図９のＤＲＡＭでは、サブワ
ード線ＳＷＬ１１およびＳＷＬ１２の各々は、スペアサ
ブワード線ＳＳＷＬ３とも置換えることが可能であり、
サブワード線ＳＷＬ２１およびＳＷＬ２２の各々は、ス
ペアサブワード線ＳＳＷＬ４とも置換えることが可能で
ある。一例を示すと、サブワード線ＳＷＬ１１は、スペ
アサブワード線ＳＳＷＬ１またはＳＳＷＬ３と置換えら
れる。
【０３１９】このように第６実施例によるＤＲＡＭで
は、サブワード線単位で置換えを行なうことができ、さ
らに、第５実施例のＤＲＡＭよりも置換えの自由度を大
きくすることができる。
【０３２０】図９の構成は、アドレスノンマルチプレク
ス方式のＤＲＡＭについて示したものである。このよう
な構成をアドレスマルチプレクス方式のＤＲＡＭに適用
する場合は、第５実施例において説明したように、アド
レス比較回路６０および６０１の各々が、各メモリアレ
イブロックに対応したアドレス比較部を有することが必
要である。さらに、前述したように、セグメント選択ア
ドレスが、行アドレスで特定できるようにする必要があ
る。
【０３２１】第７実施例 次に、第７実施例について説明する。この第７実施例に
おいては、アドレス比較回路によるアドレス比較動作
と、センスアンプによるデータの増幅動作とを並列に行
なうことが可能な例について説明する。
【０３２２】図１０は、第７実施例によるＤＲＡＭの構
成を示す回路図である。この図１０において図９と共通
する部分には同一の参照符号を付しその説明を適宜省略
する。
【０３２３】図１０のＤＲＡＭが、図９のものと異なる
のは次の点である。図１０のＤＲＡＭでは、スペアメイ
ンワード線が設けられていない。したがって、そのスペ
アメインワード線に関連する構成要素が設けられていな
い。さらに、アドレス比較回路６０２は、図９に示され
たアドレス比較回路とは異なる動作を行なう。
【０３２４】さらに、図１０においては、複数のセンス
アンプ５１〜５３、複数のトランジスタ対Ｔ１１，Ｔ１
１〜Ｔ１３，Ｔ１３および入出力線対ＩＯＰが示されて
いる。
【０３２５】ビット線対ＢＬＰ１に伝達されたデータ
は、センスアンプ５１によって感知・増幅され、トラン
ジスタ対Ｔ１１，Ｔ１１を介して入出力線対ＩＯＰに伝
達される。ビット線対ＢＬＰ２に伝達されたデータは、
センスアンプ５２によって感知・増幅され、トランジス
タ対Ｔ１２，Ｔ１２を介して入出力線対ＩＯＰに伝達さ
れる。
【０３２６】スペアビット線対ＳＢＬＰに伝達されたデ
ータは、センスアンプ５３によって感知・増幅され、ト
ランジスタ対Ｔ１３，Ｔ１３を介して入出力線対ＩＯＰ
に伝達される。
【０３２７】トランジスタＴ１１〜Ｔ１３の各々は、Ｎ
ＭＯＳトランジスタである。トランジスタ対Ｔ１１，Ｔ
１１の各々のゲートが、列選択線ＣＳＬ１に接続されて
いる。トランジスタ対Ｔ１２，Ｔ１２の各々のゲート電
極が、列選択線ＣＳＬ２に接続されている。トランジス
タ対Ｔ１３，Ｔ１３の各々のゲート電極が、スペア列選
択線ＳＣＳＬに接続されている。
【０３２８】ノーマルセグメントドライバ６１Ｎ，６２
Ｎおよびスペアセグメントドライバ６３Ｓの各々は、動
作において、常に出力信号をＨレベルにする。したがっ
て、動作において、サブワードドライバＧ１１〜Ｇ２２
およびスペアサブワードドライバＳＧ３，ＳＧ４は、す
べて活性化可能状態とされる。
【０３２９】アドレス比較回路６０２には、不良が生じ
たサブワード線に対応するセグメントアドレスがプログ
ラムされる。アドレス比較回路６０２は、入力されたセ
グメント選択アドレスＳＳＡと、プログラムされたセグ
メントアドレスとを比較する。
【０３３０】そして、アドレス比較回路６０２は、それ
らのアドレスが一致しない場合に、そのセグメント選択
アドレスに対応する列選択線ＣＳＬ１またはＣＳＬ２を
Ｈレベルにする。一方、それらのアドレスが一致した場
合に、アドレス比較回路６０２は、スペア列選択線ＳＣ
ＳＬをＨレベルにする。すなわち、アドレス比較回路６
０２によって、列選択線ＣＳＬ１，ＣＳＬ２およびスペ
ア列選択線ＳＣＳＬが、選択的に活性化される。
【０３３１】このように構成された図１０のＤＲＡＭで
は、サブワード線ＳＷＬ１１またはＳＷＬ１２がスペア
サブワード線ＳＳＷＬ３と置換えられ、サブワード線Ｓ
ＷＬ２１またはＳＷＬ２２がスペアサブワード線ＳＳＷ
Ｌ４と置換えられる。
【０３３２】次に、図１０のＤＲＡＭの動作を説明す
る。ノーマルセグメントドライバ６１Ｎ，６２Ｎおよび
スペアセグメントドライバ６３Ｓによって、サブワード
ドライバＧ１１〜Ｇ２２およびスペアサブワードドライ
バＳＧ３，ＳＧ４がすべて活性化可能状態にされる。ま
た、メインワード線ＭＷＬ１およびＭＷＬ２が選択的に
活性化される。
【０３３３】したがって、活性化されるメインワード線
に対応するサブワード線およびスペアサブワード線がす
べて活性化される。これにより、ビット線対ＢＬＰ１，
ＢＬＰ２およびスペアビット線対ＢＬＰにそれぞれデー
タが伝達される。そして、それらのデータは、センスア
ンプ５１〜５３によってそれぞれ増幅される。
【０３３４】このようにサブワード線およびスペアサブ
ワード線を活性化してから、センスアンプ５１〜５３の
それぞれにおいてデータが増幅されるまでの動作が行な
われる間に、アドレス比較回路６０２において、アドレ
ス比較動作が並行して行なわれる。
【０３３５】そして、センスアンプ５１〜５３のそれぞ
れによる増幅動作の完了後、速やかに、アドレス比較回
路６０２によって、列選択線ＣＳＬ１，ＣＳＬ２および
スペア列選択線ＳＣＳＬが選択的に活性化され、それに
より、増幅された１種類のデータが入出力線対ＩＯＰに
伝達される。
【０３３６】また、このような動作は、アドレスマルチ
プレクス方式と、アドレスノンマルチプレクス方式とで
異なる。アドレスノンマルチプレクス方式の場合は、行
アドレスが入力された時点で、活性化すべきメモリアレ
イブロックが確定するので、活性化すべきメモリアレイ
ブロックのビット線対ＢＬＰ１またはＢＬＰ２と、スペ
アビット線対ＳＢＬＰとにデータが伝達される。
【０３３７】一方、アドレスマルチプレクス方式の場合
は、行アドレスが入力された時点で、活性化すべきメモ
リアレイブロックが確定していないので、ビット線対Ｂ
ＬＰ１およびＢＬＰ２の両方と、スペアビット線対ＳＢ
ＬＰとにデータが伝達される。
【０３３８】このように、図１０のＤＲＡＭでは、サブ
ワード線単位で置換えを行なうことができるので、ワー
ド線の置換効率を高くすることができる。さらに、セン
スアンプ５１〜５３のそれぞれによるデータの増幅動作
と、アドレス比較回路６０２におけるアドレス比較動作
とが並行して行なわれるため、動作を高速化することが
できる。
【０３３９】第８実施例 次に、第８実施例について説明する。この第８実施例に
おいては、第７実施例の変形例として、複数のセンスア
ンプで増幅されたデータを複数の入出力線対に伝達し、
かつ、それらのデータをマルチプレクサによって選択的
に出力することが可能な例について説明する。
【０３４０】図１１は、第８実施例によるＤＲＡＭの構
成を示す回路図である。この図１１において図１０と共
通する部分には同一の参照符号を付しその説明を適宜省
略する。
【０３４１】図１１のＤＲＡＭが図１０のものと異なる
のは次の点である。ビット線対ＢＬＰ１，ＢＬＰ２およ
びスペアビット線対ＳＢＬＰのそれぞれに対応して入出
力線対ＩＯＰ１，ＩＯＰ２およびスペア入出力線対ＳＩ
ＯＰが設けられる。列選択線ＣＳＬ１，ＣＳＬ２と、ス
ペア列選択線ＳＣＳＬとが同時に活性化される。
【０３４２】アドレス比較回路６０３には、不良が生じ
たサブワード線に対応するセグメントアドレスがプログ
ラムされる。アドレス比較回路６０３は、入力されたセ
グメント選択アドレスＳＳＡと、プログラムされたセグ
メントアドレスとを比較し、その比較結果を示す情報を
マルチプレクサＭＵＸに与える。
【０３４３】マルチプレクサＭＵＸには、入出力線対Ｉ
ＯＰ１，ＩＯＰ２およびスペア入出力線対ＳＩＯＰが接
続される。マルチプレクサＭＵＸは、接続された入出力
線対に伝達されたデータを、アドレス比較回路６０３か
ら与えられた比較結果の情報に応答して選択的にプリア
ンプＰＡに与える。次に、図１１のＤＲＡＭの動作を説
明する。ここでは、図１０のＤＲＡＭの動作と異なる点
について説明する。
【０３４４】活性化されたメインワード線に対応するサ
ブワード線およびスペアサブワード線が活性化されるこ
とにより、ビット線対ＢＬＰ１，ＢＬＰ２およびスペア
ビット線対ＳＢＬＰにそれぞれ伝達されたデータが、セ
ンスアンプ５１〜５３によって増幅され、対応するトラ
ンジスタ対を介して、入出力線対ＩＯＰ１，ＩＯＰ２お
よびスペア入出力線対ＳＩＯＰまで伝達される。
【０３４５】このようにサブワード線およびスペアサブ
ワード線を活性化してから、入出力線対ＩＯＰ１，ＩＯ
Ｐ２およびスペア入出力線対ＳＩＯＰに伝達されるまで
の動作が行なわれる間に、アドレス比較回路６０３にお
いて、アドレスの比較動作が並行して行なわれる。
【０３４６】そして、入出力線対ＩＯＰ１，ＩＯＰ２お
よびスペア入出力線対ＳＩＯＰにデータがそれぞれ伝達
された後、速やかに、マルチプレクサＭＵＸによって、
入出力線対ＩＯＰ１またはＩＯＰ２と、スペア入出力線
対ＩＯＰとのいずれかに伝達されたデータが、プリアン
プＰＡに与えられる。
【０３４７】このような動作におけるデータの読出は、
アドレスマルチプレクス方式の場合と、アドレスノンマ
ルチプレクス方式の場合とで異なる。アドレスノンマル
チプレクス方式の場合は、行アドレスが入力された時点
で、活性化するメモリアレイブロックが確定している。
このため、その場合には、活性化すべきメモリアレイブ
ロックに対応する入出力線対ＩＯＰ１またはＩＯＰ２
と、スペア入出力線対ＳＩＯＰとにデータが伝達され
る。
【０３４８】一方、アドレスマルチプレクス方式の場合
には、行アドレスが入力された時点で、活性化すべきメ
モリアレイブロックが確定していない。このため、その
場合には、入出力線対ＩＯＰ１およびＩＯＰ２の両方
と、スペア入出力線対ＳＩＯＰとにデータが伝達され
る。
【０３４９】このような図１１のＤＲＡＭにおいては、
サブワード線単位で置換えをすることができるので、ワ
ード線の置換効率を高くすることができる。さらに、入
出力線対ＩＯＰ１，ＩＯＰおよびスペア入出力線対ＳＩ
ＯＰまでデータが伝達される動作と、アドレス比較回路
６０３によるアドレス比較動作とが並行して行なわれる
ため、動作を、高速化することができる。
【０３５０】
【発明の効果】請求項１に記載の本発明によれば、各メ
モリアレイブロックのセルプレートに、セルプレート電
位供給線から遮断手段を介してセルプレート電位が供給
される。このため、メモリアレイブロックに不良が生じ
た場合は、そのメモリアレイブロックに対応する遮断手
段によってセルプレート電位の供給を断つことができ
る。
【０３５１】これにより、メインワード線と、セルプレ
ートとが短絡した不良が生じた場合でも、メインワード
線と、セルプレート電位供給線との間に電流パスが形成
されない。したがって、スタンドバイ時の消費電流を低
減することができる。
【０３５２】請求項２に記載の本発明によれば、各メモ
リアレイブロックに対応して設けられたイコライズ手段
をそれぞれ制御するためのイコライズ制御信号を供給す
る信号線が、メインイコライズ制御信号供給線と、複数
のサブイコライズ制御信号供給線とに階層化されてい
る。さらに、各サブイコライズ制御信号供給線に遮断手
段が設けられている。
【０３５３】このため、メモリアレイブロックに不良が
生じた場合には、そのメモリアレイブロックに対応する
遮断手段によって、不良が生じたメモリアレイブロック
に対応するイコライズ手段へのイコライズ制御信号の供
給が断たれ得る。したがって、スタンドバイ時の消費電
流を低減することができる。
【０３５４】請求項３に記載の本発明によれば、スイッ
チング制御信号を供給する信号線が、メインスイッチン
グ制御信号供給線と、複数のサブスイッチング制御信号
供給線とに階層化されている。さらにサブスイッチング
制御信号供給線に遮断手段が設けられている。
【０３５５】このため、メモリアレイブロックに不良が
生じた場合には、そのメモリアレイブロックに対応する
遮断手段によって、不良が生じたメモリアレイブロック
に対応するスイッチング手段へのスイッチング制御信号
の供給が断たれ得る。したがって、スタンドバイ時の消
費電流を低減することができる。
【０３５６】請求項４に記載の本発明によれば、イコラ
イズ電位供給線が、メインイコライズ電位供給線と、複
数のサブイコライズ電位供給線とに階層化されている。
さらに、各サブイコライズ電位供給線に遮断手段が設け
られている。
【０３５７】このため、メモリアレイブロックに不良が
生じた場合には、そのメモリアレイブロックに対応する
遮断手段によって、不良が生じたメモリアレイブロック
に対応するイコライズ手段へのイコライズ電位の供給が
断たれ得る。
【０３５８】これにより、メインワード線またはサブワ
ード線と、ビット線対とが短絡した不良が生じた場合で
も、メインワード線とまたはサブワード線、メインイコ
ライズ電位供給線との間に電流パスが生じない。したが
って、スタンドバイ時の消費電流を低減することができ
る。
【０３５９】請求項５に記載の本発明によれば、センス
アンプ活性化信号を供給する信号線が、メインセンスア
ンプ活性化信号供給線と、複数のサブセンスアンプ活性
化信号供給線とに階層化されている。さらに、各サブセ
ンスアンプ活性化信号供給線に、遮断手段が設けられて
いる。
【０３６０】このため、メモリアレイブロックに不良が
生じた場合には、そのメモリアレイブロックに対応する
遮断手段によって、不良が生じたメモリアレイブロック
に対応するセンスアンプ手段へのセンスアンプ活性化信
号の供給が断たれ得る。したがって、スタンドバイ時の
消費電流を低減することができる。
【０３６１】請求項６に記載の本発明によれば、具体的
に、複数の遮断手段のすべてまたは一部をヒューズ素子
で構成することにより、スタンドバイ時の消費電流を低
減することができる。
【０３６２】請求項７に記載の本発明によれば、具体的
に、複数の遮断手段のすべてまたは一部をトランジスタ
素子で構成することにより、スタンドバイ時の消費電流
を低減することができる。
【０３６３】請求項８に記載の本発明によれば、具体的
に、複数の遮断手段のすべてまたは一部を構成するトラ
ンジスタ素子の動作を、複数のメモリアレイブロックを
選択するためのブロック選択信号で制御することによ
り、スタンドバイ時の消費電流を低減することができ
る。
【０３６４】請求項９に記載の本発明によれば、具体的
に、複数の遮断手段のすべてまたは一部を構成するトラ
ンジスタ素子の動作を、対応するメモリアレイブロック
が不良状態であるか否かの判別結果を示す信号によって
制御することにより、スタンドバイ時の消費電流を低減
することができる。
【０３６５】請求項１０に記載の本発明によれば、具体
的に、複数の遮断手段のすべてまたは一部を論理手段で
構成することにより、スタンドバイ時の消費電流を低減
することができる。
【０３６６】請求項１１に記載の本発明によれば、具体
的に、複数の遮断手段のすべてまたは一部を構成する論
理手段の動作を、対応する信号供給線からの信号と、対
応するメモリアレイブロックが不良状態であるか否かの
判別結果を示す信号とに応答して制御することにより、
スタンドバイ時の消費電流を低減することができる。
【０３６７】請求項１２に記載の本発明によれば、各メ
モリアレイにブロックにおいては、対応する正規サブワ
ード線活性化手段が、正規メインワード線に接続される
正規サブワード線を活性化し、対応する冗長サブワード
線活性化手段が、冗長メインワード線に接続される冗長
サブワード線を活性化する。
【０３６８】その冗長サブワード線活性化手段は、対応
するメモリアレイブロックの正規サブワード線に不良が
生じた場合、その代わりに、その対応するメモリアレイ
ブロックの冗長サブワード線を活性化する。すなわち、
各メモリアレイブロックにおいて、正規サブワード線に
不良が生じた場合に、サブワード線単位で置換えが行な
われる。このため、不良が生じた場合のワード線の置換
え効率を高く（良く）することができる。
【０３６９】請求項１３に記載の本発明によれば、各メ
モリアレイブロックの冗長メインワード線が、冗長メイ
ンワード線活性化手段によって常に活性化される。そし
て、各メモリアレイブロックの正規サブワード線に不良
が生じた場合に、各メモリアレイブロックの冗長サブワ
ード線が、正規サブワード線を選択するためのアドレス
に応答する冗長サブワード線活性化手段によって選択さ
れる。
【０３７０】したがって、正規サブワード線を冗長サブ
ワード線に置換えた場合のアクセスにおいて、冗長メイ
ンワード線の選択をするためのアドレス比較動作を必要
とすることなく、正規サブワード線の選択に関連するア
ドレスに応答する冗長サブワード線の選択のみによっ
て、置換えられた冗長サブワード線を選択し得る。した
がって、アクセス速度を高速化することができる。
【０３７１】請求項１４に記載の本発明によれば、活性
化する正規サブワード線を選択するアドレスを含む行ア
ドレスが入力された後に列アドレスが入力されるアドレ
スマルチプレクス型のＤＲＡＭにおいて、先に入力され
る行アドレスに関連して、複数の正規サブワード線およ
び対応する冗長サブワード線がそれぞれ選択される。し
たがって、アドレスマルチプレクス型のＤＲＡＭにおい
て、各メモリアレイブロックでのサブワード線単位の置
換えを行なうことができる。
【０３７２】請求項１５に記載の本発明によれば、行ア
ドレスおよび列アドレスが同時に入力されるアドレスノ
ンマルチプレクス型のＤＲＡＭにおいて、行アドレスま
たは列アドレスに関連して、複数の正規サブワード線お
よび対応する冗長サブワード線がそれぞれ選択される。
したがって、アドレスノンマルチプレクス型のＤＲＡＭ
において、各メモリアレイブロックでのサブワード線単
位の置換えを行なうことができる。
【０３７３】請求項１６に記載の本発明によれば、不良
が生じた正規サブワード線は、対応するメモリアレイブ
ロック内の冗長サブワード線またはその正規サブワード
線が接続される正規メインワード線に接続される。スペ
アサブワード線によって置換えられる。したがって、正
規サブワード線の置換えの自由度を大きくすることがで
きる。
【０３７４】請求項１７に記載の本発明によれば、不良
が生じた正規サブワード線がサブワード線単位で冗長サ
ブワード線と置換えられるので、ワード線の置換効率を
高くすることができる。さらに、センスアンプ手段によ
る増幅動作と、アドレス比較制御手段によるアドレス比
較動作とが並行して行なわれるため、動作を高速化する
ことができる。
【０３７５】請求項１８に記載の本発明によれば、不良
が生じた正規サブワード線がサブワード線単位で冗長サ
ブワード線と置換えられるので、ワード線の置換効率を
高くすることができる。さらに、センスアンプ手段によ
る増幅動作と、アドレス比較手段によるアドレス比較動
作とが並行して行なわれる。言い換えると、入出力線対
のデータの伝達動作と、アドレス比較動作とが平行して
行なわれる。したがって、動作を高速化することができ
る。
【０３７６】請求項１９に記載の本発明によれば、リフ
レッシュ動作時に、各正規メモリアレイブロックおよび
冗長メモリアレイブロックのすべてにおいて、活性化さ
れるメインワード線に接続されるサブワード線が活性化
される。このため、メモリアレイブロックごとにサブワ
ード線を有し、かつ、冗長メモリアレイブロックを有す
る構成のＤＲＡＭにおいて、適正なリフレッシュ動作を
行なうことができる。
【０３７７】請求項２０に記載の本発明によれば、アド
レスマルチプレクス型のＤＲＡＭの通常動作時およびリ
フレッシュ動作時に、各正規メモリアレイブロックおよ
び冗長メモリアレイブロックのすべてにおいて、活性化
されるメインワード線に接続されるサブワード線が活性
化される。このため、メモリアレイブロックごとにサブ
ワード線を有し、かつ、冗長メモリアレイブロックを有
するアドレスマルチプレクサ型のＤＲＡＭにおいて、ア
ドレスの入力方式に応じて適正な通常動作を行なうこと
ができ、適正なリフレッシュ動作を行なうこともでき
る。
【０３７８】請求項２１に記載の本発明によれば、アド
レスノンマルチプレクス型のＤＲＡＭのリフレッシュ動
作時に、各正規メモリアレイブロックをおよび冗長メモ
リアレイブロックのすべてにおいて、活性化されるメイ
ンワード線に接続されるサブワード線が活性化される。
このため、メモリアレイブロックごとにサブワード線を
有し、かつ、冗長メモリアレイブロックを有する構成の
アドレスノンマルチプレクス型のＤＲＡＭにおいて、適
正なリフレッシュ動作を行なうことができる。
【図面の簡単な説明】
【図１】 アドレスマルチプレクス方式のＤＲＡＭの全
体構成を示すブロック図である。
【図２】 アドレスノンマルチプレクス方式のＤＲＡＭ
の全体構成を示すブロック図である。
【図３】 第１実施例によるＤＲＡＭの構成を示すブロ
ック図である。
【図４】 第２実施例によるＤＲＡＭの構成を示す回路
図である。
【図５】 第３実施例によるＤＲＡＭの構成を示す回路
図である。
【図６】 第４実施例によるＤＲＡＭの構成を示す回路
図である。
【図７】 第５実施例によるＤＲＡＭの構成を示す回路
図である。
【図８】 アドレスマルチプレクス方式のＤＲＡＭにお
けるアドレス比較回路のブロック図である。
【図９】 第６実施例によるＤＲＡＭの構成を示す回路
図である。
【図１０】 第７実施例によるＤＲＡＭの構成を示す回
路図である。
【図１１】 第８実施例によるＤＲＡＭの構成を示す回
路図である。
【図１２】 分割されたワード線を有する従来のＤＲＡ
Ｍの要部の構成を示す回路図である。
【図１３】 アドレスマルチプレクス方式のＤＲＡＭの
デコード回路の構成を示す回路図である。
【図１４】 アドレスノンマルチプレクス方式のＤＲＡ
Ｍのデコード回路の構成を示す回路図である。
【図１５】 ＤＲＡＭのメモリセルの構成を示す回路図
である。
【図１６】 ワード線の置換えが可能な従来のＤＲＡＭ
の構成を示すブロック図である。
【符号の説明】
１ メモリセル、ＮＢ，ＭＢ，ＭＢ１，ＭＢ２ アレイ
ブロック、ＳＢ スペアメモリアレイブロック、ＭＷ
Ｌ，ＭＷＬ１，ＭＷＬ２ メインワード線、ＳＭＷＬ
スペアメインワード線、ＳＷＬ１〜ＳＷＬ４，ＳＷＬ１
１〜ＳＷＬ２２サブワード線、ＳＳＷＬ１〜ＳＳＷＬ５
スペアサブワード線、ＣＰ セルプレート、ＶＣＰ
セルプレート電位供給線、ＭＶＢＬ メインビット線イ
コライズ電位供給線、ＳＶＢＬ サブビット線イコライ
ズ電位供給線、ＭＢＬＩ メインビット線接続切離信号
線、ＳＢＬＩ サブビット線接続切離信号線、ＭＡ０
メインビット線活性化信号線、ＳＳ０ サブビット線活
性化信号線、ＭＢＬＥＱメインビット線イコライズ信号
線、ＳＢＬＥＱ サブビット線イコライズ信号線、Ｆ１
〜Ｆ５ ヒューズ、５１〜５３ センスアンプ、ＥＱ
イコライズ回路、ＭＣ メモリセル、ＭＣ１，ＭＣ２
スペアメモリセル、ＢＬ，／ＢＬ ビット線対、ＢＳ
ブロック選択信号、ＴＲ１〜ＴＲ５ トランジスタ、６
０，６０１〜６０３ アドレス比較回路、６１Ｎ，６２
Ｎノーマルセグメントドライバ、６１Ｓ，６２Ｓ スペ
アセグメントドライバ、３ＭＡ，３ＭＢ メインワード
ドライバ、３ＳＡ スペアメインワードドライバ、ＩＯ
Ｐ，ＩＯＰ１，ＩＯＰ２，ＳＩＯＰ 入出力線対。

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 ダイナミック型の複数のメモリセルを有
    し、複数のメモリアレイブロックに分割されたメモリセ
    ルアレイと、 前記複数のメモリアレイブロック内を通る複数のメイン
    ワード線とを備え、 前記複数のメモリセルの各々は、メモリトランジスタお
    よびメモリキャパシタを含み、 前記複数のメモリアレイブロックの各々は、 そのメモリアレイブロック内の前記複数のメモリセルに
    接続され、かつ、前記複数のメインワード線にそれぞれ
    接続される複数のサブワード線と、 前記複数のメモリアレイブロックに対応して複数に分割
    され、１つのメモリアレイブロック内の複数のメモリセ
    ルのそれぞれの前記メモリキャパシタの共通の電極をな
    すセルプレートとを含み、 前記複数のメモリアレイブロックのそれぞれの前記セル
    プレートにセルプレート電位を供給するセルプレート電
    位供給線と、 前記複数のメモリアレイブロックのそれぞれの前記セル
    プレートと、前記セルプレート電位供給線との間にそれ
    ぞれ設けられ、不良が生じた前記メモリアレイブロック
    への前記セルプレート電位の供給を断つための複数の遮
    断手段とをさらに備えた、半導体記憶装置。
  2. 【請求項２】 ダイナミック型の複数のメモリセルを有
    し、複数のメモリアレイブロックに分割されたメモリセ
    ルアレイと、 前記複数のメモリアレイブロック内を通る複数のメイン
    ワード線と、 前記複数のメモリアレイブロックの各々において、前記
    メインワード線に交差する方向に設けられ、対応するメ
    モリアレイブロック内の複数の前記メモリセルに接続さ
    れた複数のビット線対とを備え、 前記複数のメモリアレイブロックの各々は、そのメモリ
    アレイブロック内の前記複数のメモリセルに接続され、
    かつ、前記複数のメインワード線にそれぞれ接続される
    複数のサブワード線を有し、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位をイコライズするた
    めの複数のイコライズ手段と、 前記複数のメモリアレイブロックに沿って設けられ、前
    記複数のイコライズ手段を制御するイコライズ制御信号
    を供給するためのメインイコライズ制御信号供給線と、 前記複数のメモリアレイブロックのそれぞれに対応して
    設けられ、各々が、対応するメモリアレイブロックにお
    ける前記複数のビット線対をイコライズする複数の前記
    イコライズ手段のそれぞれに、前記メインイコライズ制
    御信号供給線から供給される前記イコライズ制御信号を
    伝達するための複数のサブイコライズ制御信号供給線
    と、 前記複数のサブイコライズ制御信号供給線のそれぞれに
    対応して設けられ、不良が生じた前記メモリアレイブロ
    ックに対応する前記サブイコライズ制御信号供給線への
    前記メインイコライズ制御信号供給線からの前記イコラ
    イズ制御信号の供給を断つための複数の遮断手段とをさ
    らに備えた、半導体記憶装置。
  3. 【請求項３】 ダイナミック型の複数のメモリセルを有
    し、複数のメモリアレイブロックに分割されたメモリセ
    ルアレイと、 前記複数のメモリアレイブロック内を通る複数のメイン
    ワード線と、 前記複数のメモリアレイブロックの各々において、前記
    メインワード線に交差する方向に設けられ、対応するメ
    モリアレイブロック内の複数の前記メモリセルに接続さ
    れた複数のビット線対とを備え、 前記複数のメモリアレイブロックの各々は、そのメモリ
    アレイブロック内の前記複数のメモリセルに接続され、
    かつ、前記複数のメインワード線にそれぞれ接続される
    複数のサブワード線を有し、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位差を感知・増幅する
    ための複数のセンスアンプ手段と、 対応する前記ビット線対および前記センスアンプ手段の
    間にそれぞれ設けられ、それらの間の接続状態を切換え
    る複数のスイッチング手段と、 前記複数のメモリアレイブロックに沿って設けられ、前
    記複数のスイッチング手段を制御するスイッチング制御
    信号を供給するためのメインスイッチング制御信号供給
    線と、 前記複数のメモリアレイブロックのそれぞれに対応して
    設けられ、各々が、対応するメモリアレイブロックにお
    ける前記複数のビット線対に対応する複数のスイッチン
    グ手段のそれぞれに、前記メインスイッチング制御信号
    供給線から供給される前記スイッチング制御信号を伝達
    するための複数のサブスイッチング制御信号供給線と、 前記複数のサブスイッチング制御信号供給線のそれぞれ
    に対応して設けられ、不良が生じた前記メモリアレイブ
    ロックに対応する前記サブスイッチング制御信号供給線
    への前記メインスイッチング制御信号供給線からの前記
    スイッチング制御信号の供給を断つための複数の遮断手
    段とをさらに備えた、半導体記憶装置。
  4. 【請求項４】 ダイナミック型の複数のメモリセルを有
    し、複数のメモリアレイブロックに分割されたメモリセ
    ルアレイと、 前記複数のメモリアレイブロック内を通る複数のメイン
    ワード線と、 前記複数のメモリアレイブロックの各々において、前記
    メインワード線に交差する方向に設けられ、対応するメ
    モリアレイブロック内の複数の前記メモリセルに接続さ
    れた複数のビット線対とを備え、 前記複数のメモリアレイブロックの各々は、そのメモリ
    アレイブロック内の前記複数のメモリセルに接続され、
    かつ、前記複数のメインワード線にそれぞれ接続される
    複数のサブワード線を有し、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位をイコライズするた
    めの複数のイコライズ手段と、 前記複数のメモリアレイブロックに沿って設けられ、前
    記複数のビット線対をそれぞれイコライズするイコライ
    ズ電位を供給するためのメインイコライズ電位供給線
    と、 前記複数のメモリアレイブロックのそれぞれに対応して
    設けられ、各々が、対応するメモリアレイブロックにお
    ける前記複数のビット線対をイコライズする複数の前記
    イコライズ手段のそれぞれに、前記メインイコライズ電
    位供給線から供給される前記イコライズ電位を伝達する
    ための複数のサブイコライズ電位供給線と、 前記複数のサブイコライズ電位供給線のそれぞれに対応
    して設けられ、不良が生じた前記メモリアレイブロック
    に対応する前記サブイコライズ電位供給線への前記メイ
    ンイコライズ電位供給線からの前記イコライズ電位の供
    給を断つための複数の遮断手段とをさらに備えた、半導
    体記憶装置。
  5. 【請求項５】 ダイナミック型の複数のメモリセルを有
    し、複数のメモリアレイブロックに分割されたメモリセ
    ルアレイと、 前記複数のメモリアレイブロック内を通る複数のメイン
    ワード線と、 前記複数のメモリアレイブロックの各々において、前記
    メインワード線に交差する方向に設けられ、対応するメ
    モリアレイブロック内の複数の前記メモリセルに接続さ
    れた複数のビット線対とを備え、 前記複数のメモリアレイブロックの各々は、そのメモリ
    アレイブロック内の前記複数のメモリセルに接続され、
    かつ、前記複数のメインワード線にそれぞれ接続される
    複数のサブワード線を有し、 前記複数のビット線対のそれぞれに対応して設けられ、
    各々が、対応するビット線対の電位差を感知・増幅する
    ための複数のセンスアンプ手段と、 前記複数のメモリアレイブロックに沿って設けられ、前
    記複数のスイッチング手段を活性化するセンスアンプ活
    性化信号を供給するためのメインセンスアンプ活性化信
    号供給線と、 前記複数のメモリアレイブロックのそれぞれに対応して
    設けられ、各々が、対応するメモリアレイブロックにお
    ける前記複数のビット線対に対応する複数のセンスアン
    プ手段のそれぞれに、前記メインセンスアンプ活性化信
    号供給線から供給される前記センスアンプ活性化信号を
    伝達するための複数のサブセンスアンプ活性化信号供給
    線と、 前記複数のサブセンスアンプ活性化信号供給線のそれぞ
    れに対応して設けられ、不良が生じた前記メモリアレイ
    ブロックに対応する前記サブセンスアンプ活性化信号供
    給線への前記メインセンスアンプ活性化信号供給線から
    の前記センスアンプ活性化信号の供給を断つための複数
    の遮断手段とをさらに備えた、半導体記憶装置。
  6. 【請求項６】 前記複数の遮断手段のすべてまたは一部
    がヒューズ素子である、請求項１、２、３、４または５
    記載の半導体記憶装置。
  7. 【請求項７】 前記複数の遮断手段のすべてまたは一部
    がトランジスタ素子である、請求項１、２、３、４また
    は５記載の半導体記憶装置。
  8. 【請求項８】 前記トランジスタ素子は、前記複数のメ
    モリアレイブロックの各々を選択するための信号によっ
    て動作が制御される、請求項７記載の半導体記憶装置。
  9. 【請求項９】 前記トランジスタ素子は、対応する前記
    メモリアレイブロックが不良状態であるか否かの判別結
    果を示す信号によって動作が制御される、請求項７記載
    の半導体記憶装置。
  10. 【請求項１０】 前記複数の遮断手段のすべてまたは一
    部が論理手段である、請求項２、３または５記載の半導
    体記憶装置。
  11. 【請求項１１】 前記論理手段は、対応する信号供給線
    からの信号と、対応する前記メモリアレイブロックが不
    良状態であるか否かの判別結果を示す信号とを受け、そ
    れらの信号に応答して動作が制御される、請求項１０記
    載の半導体記憶装置。
  12. 【請求項１２】 複数のメモリセルを有し、複数のメモ
    リアレイブロックに分割されたメモリセルアレイと、 前記複数のメモリアレイブロック内を通る複数の正規メ
    インワード線と、 前記複数のメモリアレイブロック内を通る冗長メインワ
    ード線とを備え、 前記複数のメモリアレイブロックの各々は、 前記複数の正規メインワード線のそれぞれに接続される
    複数の正規サブワード線と、 前記複数の正規サブワード線のそれぞれに接続された複
    数の正規メモリセルと、 前記冗長メインワード線に接続され、不良が生じた前記
    正規サブワード線と置換えられる冗長サブワード線と、 前記冗長サブワード線に接続された冗長メモリセルとを
    含み、 前記複数のメモリアレイブロックのそれぞれに対応して
    設けられ、各々が、対応するメモリアレイブロック内の
    前記複数の正規サブワード線を活性化するための複数の
    正規サブワード線活性化手段と、 前記複数のメモリアレイブロックのそれぞれに対応して
    設けられ、各々が、対応するメモリアレイブロック内で
    不良が生じた前記正規サブワード線の代わりに前記冗長
    サブワード線を活性化するための複数の冗長サブワード
    線活性化手段とをさらに備えた、半導体記憶装置。
  13. 【請求項１３】 前記冗長メインワード線を常に活性化
    する冗長メインワード線活性化手段をさらに備え、 前記複数の冗長サブワード線選択手段の各々は、前記正
    規サブワード線を選択するためのアドレスを受け、その
    アドレスに応答して、対応する前記冗長サブワード線を
    活性化する、請求項１２記載の半導体記憶装置。
  14. 【請求項１４】 活性化する前記正規サブワード線を選
    択するアドレスを含む行アドレスが入力された後に列ア
    ドレスが入力され、 前記複数の正規サブワード線活性化手段および前記複数
    の冗長サブワード線活性化手段は、前記行アドレスに関
    連して、対応する前記複数の正規サブワード線および対
    応する前記冗長サブワード線をそれぞれ選択する、請求
    項１２記載の半導体記憶装置。
  15. 【請求項１５】 行アドレスおよび列アドレスが同時に
    入力され、 前記複数の正規サブワード線活性化手段および前記複数
    の冗長サブワード線活性化手段は、前記行アドレスまた
    は列アドレスに関連して、対応する前記複数の正規サブ
    ワード線および前記冗長サブワード線をそれぞれ選択す
    る、請求項１２記載の半導体記憶装置。
  16. 【請求項１６】 前記メモリセルアレイは、冗長メモリ
    アレイブロックをさらに含み、 前記冗長メモリアレイブロックは、 前記複数の正規メインワード線にそれぞれ接続される複
    数のスペアサブワード線と、 前記複数のスペアサブワード線にそれぞれ接続された複
    数のスペアメモリセルとを含み、 いずれかの前記メモリアレイブロック内で不良が生じた
    前記正規サブワード線の代わりに、その正規サブワード
    線が接続された前記正規メインワード線に接続された前
    記複数のスペアサブワード線を活性化するためのスペア
    サブワード線選択手段をさらに備え、 前記複数のメモリアレイブロックの各々における前記正
    規サブワード線は、対応する前記メモリアレイブロック
    内の前記冗長サブワード線また対応する前記正規メイン
    ワード線に接続される前記スペアサブワード線によって
    置換えられる、請求項１２記載の半導体記憶装置。
  17. 【請求項１７】 複数のメモリセルを有し、複数の正規
    メモリアレイブロックおよび冗長メモリアレイブロック
    に分割されたメモリセルアレイと、 前記複数の正規メモリアレイブロックおよび前記冗長メ
    モリアレイブロック内を通る複数の正規メインワード線
    とを備え、 前記複数の正規メモリアレイブロックの各々は、 前記複数の正規メインワード線のそれぞれに接続される
    複数の正規サブワード線と、 前記複数の正規サブワード線のそれぞれに接続された複
    数の正規メモリセルと、 前記複数の正規メインワード線に交差して設けられ、前
    記複数の正規メモリセルからのデータが選択的に伝達さ
    れる正規ビット線対とを含み、 前記冗長メモリアレイブロックは、 前記複数の正規メインワード線のそれぞれに接続される
    複数の冗長サブワード線と、 前記複数の冗長サブワード線のそれぞれに接続された複
    数の冗長メモリセルと、 前記複数の正規メインワード線に交差して設けられ、前
    記複数の冗長メモリセルからのデータが選択的に伝達さ
    れる冗長ビット線対とを含み、 前記複数の冗長サブワード線の各々は、対応する前記メ
    インワード線に接続された不良が生じた前記正規サブワ
    ード線と置換えられ、 前記複数のメモリアレイブロックのそれぞれの前記正規
    ビット線対および前記冗長ビット線対のそれぞれに対応
    して設けられ、各々が、対応するビット線対の電位差を
    感知・増幅する複数のセンスアンプ手段と、 前記複数のセンスアンプ手段のそれぞれの出力が伝達さ
    れる入出力線対と、 前記複数のセンスアンプ手段および前記入出力線対の間
    にそれぞれ設けられ、前記複数のセンスアンプ手段の出
    力を選択的に前記入出力線対に伝達するために選択的に
    オンオフされる複数のスイッチング手段と、 前記冗長サブワード線と置換えられた前記正規サブワー
    ド線に対応するアドレスが予め記憶されており、そのア
    ドレスと、正規サブワード線を選択するために入力され
    たアドレスとを比較し、それらのアドレスが一致する場
    合には、前記冗長ビット線対に対応するセンスアンプ手
    段の出力が前記入出力線対に伝達されるように前記複数
    のスイッチング手段を制御し、それらのアドレスが不一
    致の場合には、前記正規ビット線対に対応するセンスア
    ンプ手段の出力が前記入出力線対に伝達されるように前
    記複数のスイッチング手段を制御するアドレス比較制御
    手段とをさらに備え、前記複数のセンスアンプ手段によ
    る増幅動作と、前記アドレス比較制御手段によるアドレ
    スの比較動作とが並行して実行される、半導体記憶装
    置。
  18. 【請求項１８】 複数のメモリセルを有し、複数の正規
    メモリアレイブロックおよび冗長メモリアレイブロック
    に分割されたメモリセルアレイと、 前記複数の正規メモリアレイブロックおよび前記冗長メ
    モリアレイブロック内を通る複数の正規メインワード線
    とを備え、 前記複数の正規メモリアレイブロックの各々は、 前記複数の正規メインワード線のそれぞれに接続される
    複数の正規サブワード線と、 前記複数の正規サブワード線のそれぞれに接続された複
    数の正規メモリセルと、 前記複数の正規メインワード線に交差して設けられ、前
    記複数の正規メモリセルからのデータが選択的に伝達さ
    れる正規ビット線対とを含み、 前記冗長メモリアレイブロックは、 前記複数の正規メインワード線のそれぞれに接続される
    複数の冗長サブワード線と、 前記複数の冗長サブワード線のそれぞれに接続された複
    数の冗長メモリセルと、 前記複数の正規メインワード線に交差して設けられ、前
    記複数の冗長メモリセルからのデータが選択的に伝達さ
    れる冗長ビット線対とを含み、 前記複数の冗長サブワード線の各々は、対応する前記メ
    インワード線に接続された不良が生じた前記正規サブワ
    ード線と置換えられ、 前記複数のメモリアレイブロックのそれぞれの前記正規
    ビット線対および前記冗長ビット線対のそれぞれに対応
    して設けられ、各々が、対応するビット線対の電位差を
    感知・増幅する複数のセンスアンプ手段と、 前記複数のセンスアンプ手段のそれぞれに対応して設け
    られ、各々に対応するセンスアンプ手段の出力が伝達さ
    れる複数の入出力線対と、 前記冗長サブワード線と置換えられた前記正規サブワー
    ド線に対応するアドレスが予め記憶されており、そのア
    ドレスと、正規サブワード線を選択するために入力され
    たアドレスとを比較し、その比較結果を出力するアドレ
    ス比較手段と、 前記アドレス比較手段の比較結果の情報を受け、比較さ
    れたアドレスが一致する場合には、前記冗長ビット線対
    に対応する前記センスアンプ手段の出力が伝達される前
    記入出力線対の電位差を出力し、比較されたアドレスが
    不一致の場合には、前記正規ビット線に対応する前記セ
    ンスアンプ手段の出力が伝達される前記入出力線対の電
    位差を出力するマルチプレクサ手段とをさらに備え、 前記複数のセンスアンプ手段による増幅動作と、前記ア
    ドレス比較手段によるアドレスの比較動作とが並行して
    実行される、半導体記憶装置。
  19. 【請求項１９】 ダイナミック型の複数のメモリセルを
    有するメモリセルアレイと、 前記メモリセルアレイ内を通る複数のメインワード線と
    を備え、 前記メモリセルアレイは、 複数の正規メモリアレイブロックと、 不良が生じた前記正規メモリアレイブロックと置換えら
    れる冗長メモリアレイブロックとに分割されており、 前記複数の正規メモリアレイブロックおよび前記冗長メ
    モリアレイブロックの各メモリアレイブロックは、その
    メモリアレイブロック内の前記複数のメモリセルに接続
    され、かつ、前記複数のメインワード線のそれぞれに接
    続される複数のサブワード線を有し、 リフレッシュ動作時に、前記複数の正規メモリアレイブ
    ロックおよび前記冗長メモリアレイブロックのすべての
    メモリアレイブロックにおいて、活性化される前記メイ
    ンワード線に接続される前記サブワード線が活性化され
    る、半導体記憶装置。
  20. 【請求項２０】 行アドレスと、列アドレスとが順次入
    力され、それらの行アドレスおよび列アドレスに応じて
    メモリセルが選択される半導体記憶装置であって、 ダイナミック型の複数のメモリセルを有するメモリアレ
    イと、 前記メモリセルアレイ内を通り、前記行アドレスに応じ
    て選択される複数のメインワード線とを備え、 前記メモリセルアレイは、 複数の正規メモリアレイブロックと、 不良が生じた前記正規メモリアレイブロックと置換えら
    れる冗長メモリアレイブロックとに分割されており、 前記複数の正規メモリアレイブロックおよび前記冗長メ
    モリアレイブロックの各メモリアレイブロックは、その
    メモリアレイブロック内の前記複数のメモリセルに接続
    され、かつ、前記複数のメインワード線のそれぞれに接
    続される複数のサブワード線を有し、 通常動作時およびリフレッシュ動作時に、前記複数の正
    規メモリアレイブロックおよび前記冗長メモリアレイブ
    ロックのすべてのブロックにおいて、活性化される前記
    メインワード線に接続される前記サブワード線が活性化
    される、半導体記憶装置。
  21. 【請求項２１】 同時に入力される行アドレスおよび列
    アドレスに応じてメモリセルが選択される半導体記憶装
    置であって、 ダイナミック型の複数のメモリセルを有するメモリセル
    アレイと、 前記メモリセルアレイ内を通り、前記行アドレスに応じ
    て選択される複数のメインワード線とを備え、 前記メモリセルアレイは、 複数の正規メモリアレイブロックと、 不良が生じた前記正規メモリアレイブロックと置換えら
    れる冗長メモリアレイブロックとに分割されており、 前記複数の正規メモリアレイブロックおよび前記冗長メ
    モリアレイブロックの各メモリアレイブロックは、その
    メモリアレイブロック内の前記複数のメモリセルに接続
    され、かつ、前記複数のメインワード線のそれぞれに接
    続される複数のサブワード線を有し、 リフレッシュ動作時に、前記複数の正規メモリアレイブ
    ロックおよび前記冗長メモリアレイブロックのすべての
    ブロックにおいて、活性化される前記メインワード線に
    接続される前記サブワード線が活性化される、半導体記
    憶装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1074994A4 (en) * 1998-04-21 2001-11-14 Matsushita Electric Industrial Co Ltd SEMICONDUCTOR MEMORY
JP2003030999A (ja) * 2001-07-18 2003-01-31 Mitsubishi Electric Corp 半導体記憶装置
KR100372250B1 (ko) * 1999-11-02 2003-02-19 삼성전자주식회사 반도체 메모리 장치
JP2004503897A (ja) * 2000-06-14 2004-02-05 マイクロン　テクノロジー　インコーポレイテッド 行修理をセグメント化した半導体メモリ
JP2005520277A (ja) * 2000-08-28 2005-07-07 マイクロン・テクノロジー・インコーポレーテッド メモリセルの欠陥列を修復する方法および装置
US7239548B2 (en) 2004-12-24 2007-07-03 Spansion Llc Method and apparatus for applying bias to a storage device
CN111798897A (zh) * 2019-04-08 2020-10-20 美光科技公司 用于控制半导体装置中的驱动信号的设备及方法
US11990175B2 (en) 2022-04-01 2024-05-21 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3895838B2 (ja) * 1997-09-10 2007-03-22 株式会社ルネサステクノロジ 半導体記憶装置
KR100268433B1 (ko) * 1997-12-29 2000-10-16 윤종용 열 리던던시 구조를 가지는 반도체 메모리 장치
US6002620A (en) * 1998-01-09 1999-12-14 Information Storage Devices, Inc. Method and apparatus of column redundancy for non-volatile analog and multilevel memory
US6122206A (en) * 1998-03-16 2000-09-19 Nec Corporation Semiconductor memory device having means for outputting redundancy replacement selection signal for each bank
US6262923B1 (en) * 1998-03-16 2001-07-17 Nec Corporation Semiconductor memory device with redundancy function
KR100546276B1 (ko) * 1998-06-16 2006-04-10 삼성전자주식회사 반도체 메모리장치의 입력버퍼 및 입력버퍼 제어방법
US6111797A (en) * 1998-12-04 2000-08-29 Micron Technology, Inc. DRAM array with gridded sense amplifier power source for enhanced column repair
US6144610A (en) * 1999-04-20 2000-11-07 Winbond Electronics Corporation Distributed circuits to turn off word lines in a memory array
US6249464B1 (en) 1999-12-15 2001-06-19 Cypress Semiconductor Corp. Block redundancy in ultra low power memory circuits
CN100576347C (zh) * 2000-08-31 2009-12-30 恩益禧电子股份有限公司 半导体存储装置及其字线选择电路
JP2002140890A (ja) * 2000-10-31 2002-05-17 Hitachi Ltd 半導体装置
KR100816689B1 (ko) * 2001-12-29 2008-03-27 주식회사 하이닉스반도체 강유전체 메모리 셀어레이
JP2003331578A (ja) * 2002-05-14 2003-11-21 Toshiba Corp メモリシステム及びそのデータ書き込み方法
KR100450682B1 (ko) * 2002-08-29 2004-10-01 삼성전자주식회사 테스트 효율을 향상시키기 위한 내부회로를 가지는 반도체메모리 장치 및 그 테스트 방법
KR20080006113A (ko) * 2006-07-11 2008-01-16 삼성전자주식회사 노멀 섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치 및 방법
US9996320B2 (en) * 2015-12-23 2018-06-12 Intel Corporation Fused multiply-add (FMA) low functional unit
US9601183B1 (en) * 2016-04-14 2017-03-21 Micron Technology, Inc. Apparatuses and methods for controlling wordlines and sense amplifiers
CN113628645B (zh) * 2021-08-16 2023-09-08 长鑫存储技术有限公司 存储阵列电路、存储阵列版图以及验证方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0186175A3 (en) * 1984-12-24 1989-02-08 Nec Corporation Semiconductor memory device having improved redundant structure
EP0411626B1 (en) * 1989-08-04 1995-10-25 Fujitsu Limited Semiconductor memory device having a redundancy
JPH03235290A (ja) * 1990-02-09 1991-10-21 Mitsubishi Electric Corp 階層的な行選択線を有する半導体記憶装置
JP2600018B2 (ja) * 1990-09-29 1997-04-16 三菱電機株式会社 半導体記憶装置
JP3001252B2 (ja) * 1990-11-16 2000-01-24 株式会社日立製作所 半導体メモリ
JP2782948B2 (ja) * 1990-11-16 1998-08-06 日本電気株式会社 半導体メモリ
JP2567180B2 (ja) * 1992-03-23 1996-12-25 株式会社東芝 半導体メモリ
US5519657A (en) * 1993-09-30 1996-05-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having a redundant memory array and a testing method thereof
JPH07122076A (ja) * 1993-10-25 1995-05-12 Mitsubishi Electric Corp キャッシュメモリ

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1074994A4 (en) * 1998-04-21 2001-11-14 Matsushita Electric Industrial Co Ltd SEMICONDUCTOR MEMORY
US6400637B1 (en) 1998-04-21 2002-06-04 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
KR100372250B1 (ko) * 1999-11-02 2003-02-19 삼성전자주식회사 반도체 메모리 장치
JP2004503897A (ja) * 2000-06-14 2004-02-05 マイクロン　テクノロジー　インコーポレイテッド 行修理をセグメント化した半導体メモリ
JP2005520277A (ja) * 2000-08-28 2005-07-07 マイクロン・テクノロジー・インコーポレーテッド メモリセルの欠陥列を修復する方法および装置
JP2003030999A (ja) * 2001-07-18 2003-01-31 Mitsubishi Electric Corp 半導体記憶装置
US7239548B2 (en) 2004-12-24 2007-07-03 Spansion Llc Method and apparatus for applying bias to a storage device
CN111798897A (zh) * 2019-04-08 2020-10-20 美光科技公司 用于控制半导体装置中的驱动信号的设备及方法
CN111798897B (zh) * 2019-04-08 2024-05-31 美光科技公司 用于控制半导体装置中的驱动信号的设备及方法
US11990175B2 (en) 2022-04-01 2024-05-21 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge

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