JPH07122099A - 半導体メモリ - Google Patents

半導体メモリ

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JPH07122099A
JPH07122099A JP5271110A JP27111093A JPH07122099A JP H07122099 A JPH07122099 A JP H07122099A JP 5271110 A JP5271110 A JP 5271110A JP 27111093 A JP27111093 A JP 27111093A JP H07122099 A JPH07122099 A JP H07122099A
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JP
Japan
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input
semiconductor memory
good
output circuit
defective
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JP5271110A
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Akihiko Kagami
昭彦 各務
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NEC Corp
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NEC Corp
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Publication date
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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    • G—PHYSICS
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    • G11C—STATIC STORES
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【目的】半導体メモリのＩＯ良品の選別テストを効率化
する。 【構成】各々のＩ／Ｏ１〜４が良あるいは不良の子メモ
リ領域対応の良・不良Ｉ／Ｏのいずれであるかを識別す
る外部アクセス可能な識別情報を保持するＩ／Ｏ判定回
路１１を備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に複数のメモリ領域の一部の領域が不良であっても部分
良品として救済される大容量の半導体メモリに関する。
【０００２】
【従来の技術】半導体メモリは非常に高度の集積回路で
あり、この集積回路を形成するトランジスタ１個でも不
良になると、半導体メモリ全体が不良となり、したがっ
て歩留りが非常に低くなる傾向がある。近年の半導体メ
モリの高集積度化、素子の微細化に伴ない、製造技術上
において、この歩留りの向上の努力が益々重要となり精
力的に推進されている。この歩留り向上のため、大容量
メモリ、例えば２５６ＫＲＡＭ以上のメモリにおいて
は、一部の素子の欠陥を救済するため、本来のメモリ素
子に加えてバックアップ用のいわゆる予備ビット素子を
設け、チップ試験の結果により上記予備ビット素子と入
替えて良品とする予備ビット切替法などの冗長構成がと
られている。
【０００３】一方、ユーザの観点からは、大容量のメモ
リ、例えば、１６ＭＲＡＭにおいて、必ずしも全部の容
量が必要ではなく１２Ｍビットあれば十分利用可能であ
るという事例が多々ある。このような場合、例えば１Ｍ
ビット分の不良部分があるからといって廃棄するのでは
なく、部分良品として救済し、商業的に流通させること
により、総合的な歩留りを向上させることができるの
で、近時広く行われるようになってきている。
【０００４】この種の大容量メモリは、一般に複数のメ
モリ領域に分割されており、その各々毎にＩ／Ｏを有し
ているので、各々のＩ／Ｏ対応の上記メモリ領域単位に
良不良の判別を行うことにより選別している。
【０００５】この種の部分良品を使用する特開昭６１−
１７２９９号公報記載の従来の半導体メモリは、アドレ
ス空間を分割し不良のアドレス空間対応のメモリ領域を
ヒューズにより分離するための図４に示す所定アドレス
のＩ／Ｏであるアドレスバッファ回路を備える。図４を
参照すると、このアドレスバッファ回路は、入力保護用
の抵抗Ｒと、トランジスタＱ０により構成する入力保護
回路１２と、バッファ回路１３とを備える。
【０００６】バッファ回路１３は、各々トランジスタＱ
３１，Ｑ３２とＱ３３，Ｑ３４およびＱ３５，Ｑ３６か
ら成る３段のＥＤ型インバータ回路を備える。トランジ
スタＱ３１，Ｑ３３，Ｑ３５は負荷用のディプレッショ
ン形トランジスタであり、トランジスタＱ３２，Ｑ３
４，Ｑ３６は駆動用のエンハンスメント形トランジスタ
である。また、２段目のインバータ回路のトランジスタ
Ｑ３３，Ｑ３４の各々のドレイン間にヒューズＦ３１
が、３段目のインバータ回路のトランジスタＱ３５，Ｑ
３６の各々のドレイン間にヒューズＦ３２がそれぞれ接
続されている。
【０００７】動作について説明すると、アドレス信号Ａ
ｎは抵抗Ｒを経由して初段のインバータ回路のトランジ
スタＱ３２のゲートに接続される。トランジスタＱ３５
とヒューズＦ３２との接続点から出力ＡＯを得る。
【０００８】これらヒューズＦ３１，Ｆ３２の導入は、
この半導体メモリの部分良品を本来の容量（ビット数）
の１／２のビット数にする時は１つのアドレスについ
て、１／４のビット数にする時は２つのアドレスについ
て行う。検査の結果、製造した半導体メモリが、規格ビ
ット数（例えば１６Ｍビット）を満足する正規品であれ
ば、ヒューズＦ３１，Ｆ３２は溶断せずにそのまま使用
する。一方、上記半導体メモリが不良品ではあるが、ア
ドレス信号Ａｎがハイレベルの場合に１／２部分良品と
して使用可能であればヒューズＦ３１をレーザにより溶
断する。これによってトランジスタＱ３５が常時オン状
態となり出力ＡＯは常にロウレベルすなわちアドレス信
号Ａｎがハイレベルの場合と同等になる。また、アドレ
ス信号Ａｎがロウレベルの場合に１／２部分良品として
使用可能であればヒューズＦ３２をレーザにより溶断す
ることにより、逆にトランジスタＱ３５が常時オフ状態
となり出力ＡＯは常にハイレベルすなわちアドレス信号
Ａｎがロウレベルの場合と同等になるので、アドレスに
関係なく良品メモリ領域のみが外部よりアクセスされ
る。
【０００９】一般に、この種の半導体メモリは、４の整
数倍ビットすなわち、４，８，１６，３２ビットのいず
れかに対応してメモリ領域が分割され、それぞれ対応の
Ｉ／Ｏを備えている。したがって、この種のメモリを試
験する自動試験装置では、効率化のため、例えば、１バ
イト（８ビット）毎に並列に試験を実行するマルチビッ
トのテストモードを有することが一般的である。
【００１０】半導体メモリを部分良品として救済するた
めの上述のアドレス空間を分割する方法は、アドレスが
任意であるため、正常メモリ領域対応のアドレス端子で
ある良Ｉ／Ｏ端子と、上述の処理による不良メモリ領域
対応のアドレス端子である不良Ｉ／Ｏ端子とを区別する
ための選別工程が煩雑になる。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
メモリは、アドレス空間を例えば１／２，１／４に分割
して不良のメモリを部分良品として救済するため、アド
レスが任意であることにより、不良が検出されるアドレ
スの組合せ毎に製品を分類するとともに、それぞれ対応
の選別プログラムを準備する必要があることと、メモリ
のテスト用の自動試験装置では、マルチビットによる並
列テストモードが困難であるため、試験時間の短縮が困
難であることとにより、上記識別テストの効率化の阻害
要因となるという欠点があった。
【００１２】
【課題を解決するための手段】本発明の半導体メモリ
は、メモリ領域を複数の子メモリ領域に分割し前記複数
の子メモリ領域の各々に対応する前記複数の入出力回路
を備え、前記複数の子メモリ領域の正常機能対応の良お
よび非正常機能対応の不良の判定を行い、前記不良判定
された前記子メモリ領域対応の第１の入出力回路に対し
予め定めた非作動化処理を行うことにより部分良品とし
て救済する半導体メモリにおいて、各々の前記入出力回
路が前記第１の入出力回路と前記良判定された前記子メ
モリ領域対応の第２の入出力回路とのいずれであるかの
外部アクセス可能な識別情報を保持する入出力回路判定
手段を備えて構成されている。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。
【００１４】本発明の一実施例をブロックで示す図１を
参照すると、この図に示す本実施例の半導体メモリは、
アドレスＡ１〜所定アドレスＡｍ〜アドレスＡｎ（ｍ，
ｎは整数）対応の入出力回路（Ｉ／Ｏ）１〜Ｍ〜Ｎ
（Ｍ，Ｎは整数）を備え、所定アドレスＡｍのＩ／ＯＭ
は、従来の技術と同様の入力保護用の抵抗Ｒと、入力保
護回路１２とに加えて、このアドレスＮ対応のメモリ領
域が無欠陥である良Ｉ／Ｏか欠陥がある不良Ｉ／Ｏかの
情報を保持するＩ／Ｏ判定回路１１と、メモリ領域対応
の通常のバッファ回路１４とを備える。
【００１５】Ｉ／Ｏ判定回路１１の構成を示す図２を参
照すると、このＩ／Ｏ判定回路１１は、アドレス端子Ａ
Ｍ対応のヒューズＦＭと、ＭＯＳトランジスタＱ１１〜
Ｑ１４と、電流制限用の抵抗Ｒ１１とを含む。
【００１６】本実施例の動作について説明すると、ま
ず、製造後の半導体メモリのウェハテスト時には、メモ
リ領域の一部の欠陥を救済するために冗長回路に置換え
る予備ビット切替工程がある。この予備ビット切替工程
時に欠陥を救済しきれなかった製品つまり部分良品は、
アドレス毎すなわちＩ／Ｏ毎にどこが良Ｉ／Ｏであるか
不良Ｉ／Ｏであるかをパッケージ後でも検出できるよう
に、Ｉ／Ｏ判定回路１１のヒューズＦＭをレーザにより
溶断する。例えば、上述したように、メモリ領域を４ビ
ットに分割した半導体メモリ（以下４ビット構成メモ
リ）では、４つのアドレス端子ＴＡ１〜ＴＡ４対応のＩ
／Ｏ１〜Ｉ／Ｏ４を有する。このうち、Ｉ／Ｏ１とＩ／
Ｏ３のみが良Ｉ／Ｏであるならば、アドレス端子ＴＡ１
とＴＡ３の各々のＩ／Ｏ判定回路１１のＦ１，Ｆ３を溶
断する。パッケージ後において通常動作範囲を超えた高
電圧Ｖｃｃ＋３Ｖｔ（Ｖｔ≒１ｖ）をアドレス端子ＴＡ
１〜ＴＡ４に印加すると、アドレス端子ＴＡ１，ＴＡ３
には流入電流が無く、一方、アドレス端子ＴＡ２，ＴＡ
４には流入電流が有る。このように、アドレス端子ＴＡ
１〜ＴＡ４の流入電流の有無により、Ｉ／Ｏ１〜Ｉ／Ｏ
４のうちのいずれが良Ｉ／Ｏかという判定ができる。
【００１７】したがって、Ｉ／Ｏ判定には簡易な測定器
で電気的に検知ができ高級テスタを必要としない。
【００１８】本実施例の半導体メモリに適用する選別テ
スト体系の一例を示す図３を参照すると、この選別テス
ト体系は４ビット構成メモリのＩ／Ｏ１〜Ｉ／Ｏ４のう
ちのどのＩ／Ｏが良品であるか判定して分類分けするた
めのＩ／Ｏ判定テストＳ１と、テストＳ１で判定された
１４種類のＩ／Ｏ良品Ｇを分類するＩ／Ｏ良品分類Ｓ２
と、Ｉ／Ｏ良品分類Ｓ２で分類されたＩ／Ｏ良品Ｇのそ
れぞれを動作時間別に選別し製品Ｐを形成するカテゴリ
選別テストＳ３とを含む。
【００１９】１４種類のＩ／Ｏ良品Ｇは、各々Ｉ／Ｏ１
〜Ｉ／Ｏ４のうちの３つのＩ／Ｏが良品であるＩ／Ｏ１
〜Ｉ／Ｏ３（以下１２３）Ｉ／Ｏ良品，１２４Ｉ／Ｏ良
品，１３４Ｉ／Ｏ良品，２３４Ｉ／Ｏ良品から成る３／
４Ｉ／Ｏ良品と、２つのＩ／Ｏが良品である１２Ｉ／Ｏ
良品，１３Ｉ／Ｏ良品１４Ｉ／Ｏ良品，２３Ｉ／Ｏ良
品，２４Ｉ／Ｏ良品，３４Ｉ／Ｏ良品から成る２／４Ｉ
／Ｏ良品と、１つのＩ／Ｏが良品である１Ｉ／Ｏ良品，
２Ｉ／Ｏ良品，３Ｉ／Ｏ良品４Ｉ／Ｏ良品から成る１／
４Ｉ／Ｏ良品とを含む。
【００２０】製品Ｐを形成するカテゴリ選別テストＳ３
は、各々動作時間５０ｎｓ，６０ｎｓ，８０ｎｓ，およ
び８０ｎｓ以上の４カテゴリに分類し、それぞれをＩ／
Ｏ良品分類Ｓ２の結果と組合わせて（０，３，６），
（１，４，７），（２，５，８）およびＦのカテゴリ番
号で表示する。
【００２１】この選別テスト体系によるＩ／Ｏ良品選別
テストについて説明すると、まず、パッケージ後の半導
体メモリは、Ｉ／Ｏ判定テストＳ１によりＩ／Ｏ１〜Ｉ
／Ｏ４のうちのどのＩ／Ｏが良であるか判定し、Ｉ／Ｏ
良品分類Ｓ２により１４種類のＩ／Ｏ良品Ｇを構成する
１２３Ｉ／Ｏ良品〜４Ｉ／Ｏ良品のいずれかに分類され
る。分類されたメモリの各々はカテゴリ選別テストＳ３
により、動作時間対応のカテゴリ分類され製品Ｐとして
形成される。この例では、動作時間５０ｎｓの３／４Ｉ
／Ｏ良品，２／４Ｉ／Ｏ良品，１Ｉ／Ｏ良品をそれぞれ
対応するカテゴリ番号０，３，６に、動作時間６０ｎｓ
の３／４Ｉ／Ｏ良品，２／４Ｉ／Ｏ良品，１Ｉ／Ｏ良品
をそれぞれ対応するカテゴリ番号１，４，７に、動作時
間８０ｎｓの３／４Ｉ／Ｏ良品，２／４Ｉ／Ｏ良品，１
Ｉ／Ｏ良品をそれぞれ対応するカテゴリ番号２，５，８
に、動作時間８０ｎｓ以上の全てのＩ／Ｏ良品をカテゴ
リ番号Ｆにそれぞれ分類し製品Ｐとする。
【００２２】パッケージにマーキングされる分類マーク
は、良Ｉ／Ｏ数および動作時間の組合せを示す上記カテ
ゴリ番号０〜８，Ｆ対応の記号のみであり、良Ｉ／Ｏの
内容を示す１２３Ｉ／Ｏ等は表示しない。
【００２３】上述のように、４ビット構成メモリにおい
ても、良Ｉ／Ｏ数と良Ｉ／Ｏの内容および動作時間を全
部別々に分類する場合は１４×３＋１＝４３通りのカテ
ゴリを生じてしまうが、本実施例を適用することにより
１０通りのカテゴリ分類ですみ大幅な選別体系の合理化
が達成できる。
【００２４】また、簡易な測定系で良Ｉ／Ｏが判定で
き、アドレス空間を分割する従来の技術に比較し、本発
明は良Ｉ／Ｏ判定によるため、カテゴリ選別テストＳ３
のプログラムは不良Ｉ／Ｏをマスキングするキー入力操
作のみで実行できるので、上記プログラムの分割の必要
も無く、またマルチビットによる並列テストモードによ
り大幅な時間短縮も可能である。
【００２５】以上本発明の実施例を説明したが、本発明
は上述の実施例に限られることがなく種々の変形が可能
である。例えば、Ｉ／Ｏ判定回路として、ＴＴＬレベル
の入力端子に接続された直列接続およびダイオード接続
の２つのトランジスタと、電源側のトランジスタのドレ
インと電源間に挿入したヒューズとを備え、端子Ｔ１に
通常の動作範囲を超えた高い電圧を印加した時の流入電
流の有無により上記ヒューズの状態を検出することによ
り、ユーザが修復実施メモリ領域対応の不良Ｉ／Ｏ端子
または上記修復不要の良メモリ領域対応の良Ｉ／Ｏ端子
の識別可能とする特公平１−３１６９６号公報記載の技
術を用いてもよい。
【００２６】また、メモリ領域の良／不良を並列にＩ／
Ｏ毎に判定できる高級テスタを使用して良Ｉ／Ｏを判定
し、良Ｉ／Ｏ対応のヒューズを溶断し、次に、上述と同
様に動作時間対応のカテゴリ分類することも、本発明の
趣旨を逸脱しない限り適用できることは勿論である。
【００２７】
【発明の効果】以上説明したように本発明は、各々の入
出力回路が良あるいは不良の子メモリ領域対応の良・不
良入出力回路のいずれであるかを識別する外部アクセス
可能な識別情報を保持する入出力回路判定手段を備え、
良Ｉ／Ｏを簡易な測定系で識別するという良Ｉ／Ｏ判定
が可能であるため、メモリの選別テストのプログラムに
おいて、従来必要であったプログラムの分割が不要とな
り簡易化されるという効果がある。また、マルチビット
による並列テストモードが容易にできるので、試験時間
の大幅な短縮が可能であり、上記識別テストの効率化が
できるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体メモリの一実施例を示すブロッ
ク図である。
【図２】本実施例のＩ／Ｏ判定回路を示す回路図であ
る。
【図３】本実施例の半導体メモリの選別テストの一例を
示す選別テスト体系図である。
【図４】従来の半導体メモリの一例を示すブロック図で
ある。
【符号の説明】
１〜４，Ｍ〜Ｎ Ｉ／Ｏ １１ Ｉ／Ｏ判定回路 １２ 入力保護回路 １３，１４ バッファ回路 Ｆ３１，Ｆ３２，ＦＭ ヒューズ Ｑ０，Ｑ１１〜Ｑ１４，Ｑ３１〜Ｑ３６ トランジス
タ Ｒ，Ｒ１１ 抵抗

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 メモリ領域を複数の子メモリ領域に分割
    し前記複数の子メモリ領域の各々に対応する前記複数の
    入出力回路を備え、前記複数の子メモリ領域の正常機能
    対応の良および非正常機能対応の不良の判定を行い、前
    記不良判定された前記子メモリ領域対応の第１の入出力
    回路に対し予め定めた非作動化処理を行うことにより部
    分良品として救済する半導体メモリにおいて、 各々の前記入出力回路が前記第１の入出力回路と前記良
    判定された前記子メモリ領域対応の第２の入出力回路と
    のいずれであるかの外部アクセス可能な識別情報を保持
    する入出力回路判定手段を備えることを特徴とする半導
    体メモリ。
  2. 【請求項２】 前記入出力回路判定手段が、通常動作条
    件期間中において高インピーダンス回路を与えかつ通常
    動作条件以外の高電圧印加中において前記識別情報を供
    給する請求項１記載の半導体メモリ。
  3. 【請求項３】 前記入出力回路判定手段が、前記識別情
    報をヒューズの接あるいは断に対応させたヒューズ手段
    を備えることを特徴とする請求項１記載の半導体メモ
    リ。
  4. 【請求項４】 前記入出力回路判定手段が、各々の前記
    複数の入出力回路のＴＴＬレベルの入力端子に接続され
    ていることを特徴とする請求項１記載の半導体メモリ。
JP5271110A 1993-10-29 1993-10-29 半導体メモリ Pending JPH07122099A (ja)

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