JPH02141999A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に不良部分を含む
場合の救済手段を備えた半導体記憶装置に関する。

［従来の技術］ 第１０図は、従来のＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　　
ａｎｄ　　Ｐｒｏｇｒａｍｍａｂｌｅ　　Ｒｅａｄ　　
０ｎｌｙ　　Ｍｅｍｏｒｙ）の構成を示すブロック図で
ある。第１０図に示すように、メモリセルアレイ１００
は、データ用メモリ領域１およびコード用メモリライン
２を含む。メモリセルアレイ１００内には、第１１図に
示すように、複数のワード線ＷＬおよび複数のビット線
ＢＬが互いに交差するように配置されており、それらの
交点にメモリセルＭＣが設けられている。第１０図にお
いて、メモリセルアレイ１００は、１６個のメモリセル
アレイブロックＢＫに分割されている。

Ｙゲート部３は、複数のメモリセルアレイブロックＢＫ
に対応して、複数のＹゲート３０を含む。

データ入出力部４は、複数のメモリセルアレイブロック
ＢＫに対応して、複数のデータ入出力回路４０を含む。

アドレス入力回路５には、外部からアドレス信号ＡＯ〜
Ａ１６が与えられる。Ｘデコーダ６にはアドレス入力回
路５からＸアドレス信号が与えられ、Ｙデコーダ７には
アドレス入力回路５からＹアドレス信号が与えられる。

Ｘデコーダ６は、Ｘアドレス信号に応答して、メモリセ
ルアレイ１００内の複数のワード線ＷＬのうち１つを選
択する。

Ｙデコーダ７は、Ｙアドレス信号に応答して、複数のメ
モリセルアレイブロックＢＫ内のそれぞれ１つのビット
線ＢＬを選択する。複数のＹゲート３０は、それぞれ対
応するメモリセルアレイブロックＢＫにおいて選択され
たビット線ＢＬを、対応するデータ入出力回路４０に接
続する。このようにして選択されたワード線ＷＬおよび
ビット線ＢＬの交点に設けられたメモリセルＭＣが選択
される。

データの読出時には、このようにして選択された１６個
のメモリセルＭＣからＹゲート部３およびデータ入出力
部４を介してデータＤＯないしＤ１５が読出される。一
方、データの書込時には、データ入出力部４およびＹゲ
ート部３を介して、選択された１６個のメモリセルＭＣ
にデータＤＯ〜Ｄ１５が書込まれる。

なお、制御回路８は、外部から与えられる各種制御信号
ＣＥ、ＯＥ、ＰＧＭ等に応答して、各種タイミング信号
を発生し、ＥＦＲＯＭの各部分の動作を制御する。

メモリセルアレイ１００内のメモリセルＭＣの各々は、
第１２図に示されるメモリトランジスタからなる。メモ
リトランジスタは、Ｐ型半導体基板２１上に形成された
Ｎ＋層からなるソース２２およびドレイン２３、フロー
ティングゲート２４、およびコントロールゲート２５か
らなる。

データの書込時には、コントロールゲート２５に書込用
電源の電源電位ＶＰＰが印加される。書込用電源の電源
電位ＶＦＰは１２．５Ｖに設定される。このとき、ソー
ス２２はＯｖに設定され、ドレイン２３は約８ボルトに
設定される。また、データの読出時には、コントロール
ゲート２５に電源電位ｖｅｃが印加される。このとき、
ソース２２はＯｖとなり、ドレイン２３は約１ｖとなる
。

電源電位ＶＣＣは、通常的５ｖに設定される。

第１３図は、メモリトランジスタのコントロールゲート
のゲート電圧ｖＧとドレイン電流Ｉ０との関係を示す図
である。このメモリトランジスタにおいては、フローテ
ィングゲート２４に電子が蓄積されているか否かによっ
てデータ“０”またはデータ“１”が記憶される。すな
わち、上記書込動作によってフローティングゲート２４
に電子が蓄積されると、このメモリトランジスタのしき
い値電圧が高くなる。これにより、コントロールゲート
２５に読出電圧ｖＲを印加した場合にソース２２および
ドレイン２３間が非導通状態となる。

この状態は、メモリトランジスタにデータ“０″が記憶
されていることを示す。逆に、消去動作によってフロー
ティングゲート２４から電子が引抜かれたときには、こ
のメモリトランジスタのしきい値電圧は低くなる。これ
により、コントロールゲート２５に読出電圧■６を印加
した場合にソース２２およびドレイン２３間が導通状態
となる。

この状態は、メモリトランジスタにデータ“１”が記憶
されていることを示す。

第１０図において、メモリセルアレイ１００のコード用
メモリライン２には、製造メーカーコードおよびデバイ
スコードが記憶される。通常、これらの製造メーカーコ
ードおよびデバイスコードは、ＥＰＲＯＭにデータの書
込を行なうための書込装置において書込の設定条件を自
動認識するために使用される。すなわち、製造メーカー
ごとおよびデバイスの種類ごとにデータの書込方式およ
び書込電圧が異なるので、製造メーカーコードおよびデ
バイスコードを用いることにより書込装置において書込
に必要な設定を自動的に行なうことができる。

次に、コード用メモリライン２に記憶されている製造メ
ーカーコードおよびデバイスコードを読出す場合の動作
について説明する。アドレス信号Ａ９を入力するための
アドレス入力端子に約１２Ｖの高電圧が印加されると、
高電圧入力検出回路９が動作する。これにより、製造メ
ーカーコードおよびデバイスコードを記憶するコード用
メモリライン２が選択されるとともに、Ｘデコーダ６が
非選択状態になる。その結果、コード用メモリライン２
を構成する複数のメモリセルに記憶された製造メーカー
コードまたはデバイスコードが、ビット線、Ｙゲート部
３およびデータ入出力部４を介して外部に出力れさる。

アドレス信号ＡＯがｒＬＪレベルのときには、ＥＦＲＯ
Ｍの製造メーカーコードが出力され、アドレス信号ＡＯ
がｒＨＪレベルのときには、そのＥＦＲＯＭのデバイス
コードが出力される。

ところで、上記のような半導体記憶装置の製造工程中に
、メモリセルアレイに欠陥が生じることがある。この欠
陥による不良を救済し歩留りを向上するために、冗長回
路を備えた半導体記憶装置が近年増加している。しかし
ながら、半導体記憶装置の大容量化が進みチップサイズ
が大きくなるに従って、冗長回路を設けても歩留りの向
上にはある程度の限界があると考えられる。

そこで、不良のメモリセルが存在する場合に、その不良
部分を使用せずに記憶容量の小さなメモリとして用いる
ことが可能な半導体記憶装置が開発されている。このよ
うな半導体記憶装置は、たとえば、特開昭５９−４０３
９２号公報および特開昭５８−５０１５６４号公報に記
載されている。

特開昭５９−４０３９２号公報には、アドレスデータを
１”または“０”に固定してメモリの２分の１の領域の
みを使用することによって、不良のチップを救済するこ
とが記載されている。また、特開昭５８−５０１５６４
号公報には、アドレスコードを指定してメモリの２分の
１の領域を使用することにより不良のチップを救済する
ことが記載されている。

このような半導体記憶装置は、その一部に欠陥が存在す
る場合には、２分の１の記憶容量を有するメモリとして
使用することが可能となる。

［発明が解決しようとする課題］ しかし、上記の従来の半導体記憶装置に関しては、実際
には同一のウェハ上に、すべての記憶領域が使用可能な
チップと半分の記憶領域が使用可能なチップとが混在し
ている。これらのチップのパッケージングの際に、各チ
ップがすべての記憶領域が使用可能なチップであるか半
分の記憶領域のみが使用可能なチップであるかを判別し
てそれらを別々のパッケージにアセンブリすることは困
難であり、また、それを行なうことは効率が悪い。

また、すべての記憶領域が使用可能なチップと半分の記
憶領域のみが使用可能なチップとは同一の外観を有して
いるので、書込装置によりデータの書込を行なう際に、
各チップがすべての記憶領域が使用可能なチップである
か半分の記憶領域のみが使用可能なチップであるかを自
動的に認識することは不可能である。

この発明の目的は、半導体記憶装置の記憶領域の一部に
不良部分が存在する場合に、その半導体記憶装置を正規
の記憶容量よりも小さい記憶容量の半導体記憶装置とし
て使用することを可能とし、かつその半導体記憶装置が
正規の記憶容量を有する半導体記憶装置として使用可能
であるか正規の記憶容量よりも小さい記憶容量を有する
半導体記憶装置として使用可能であるかを電気的に認識
することを可能とすることである。

［課題を解決するための手段］ この発明にかかる半導体記憶装置は、複数のメモリセル
からなるメモリセルアレイ、第１の選択手段、および第
２の選択手段を備える。メモリセルアレイは、第１のデ
ータ記憶領域、第２のデータ記憶領域、第１の識別コー
ド記憶領域、および第２の識別コード記憶領域を含む。

第１の識別コード記憶領域は、第１および第２のデータ
記憶領域の両方が正常であることを示す識別コードを記
憶する。第２の識別コード記憶領域は、第１および第２
のデータ記憶領域の一方が正常であることを示す識別コ
ードを記憶する。

第１の選択手段は、第１および第２のデータ記憶領域の
両方が正常であるときに、外部から与えられるアドレス
信号に応答して、第１または第２のデータ記憶領域内の
メモリセルを選択し、第１および第２のデータ記憶領域
のいずれか一方が正常であるときに、外部から与えられ
るアドレス信号に応答して、第１および第２のデータ記
憶領域のうち正常なデータ記憶領域内のメモリセルを選
択する。

第２の選択手段は、第１および第２のデータ記憶領域の
両方が正常であるときに、第１の識別コード記憶領域を
選択し、第１および第２のデータ記憶領域のいずれか一
方が正常であるときに、第２の識別コード記憶領域を選
択する。

［作用］ この発明にかかる半導体記憶装置においては、メモリセ
ルアレイの第１および第２のデータ記憶領域のいずれに
も不良部分が存在しない場合には、メモリセルアレイの
第１および第２のデータ記憶領域の両方が使用可能とな
る。また、メモリセルアレイの第１および第２のデータ
記憶領域のいずれか一方に不良部分が存在する場合には
、不良部分が存在しないデータ記憶領域のみが使用可能
となる。すなわち、この半導体記憶装置は、メモリセル
アレイに不良部分が存在しない場合には正規の記憶容量
を有する半導体記憶装置として使用することができ、メ
モリセルアレイに不良部分が存在する場合には正規の記
憶容量よりも小さい記憶容量を有する半導体記憶装置と
して使用することができる。

また、この発明の半導体記憶装置が正規の記憶容量を有
する半導体記憶装置として使用可能な場合には、第１の
識別コード記憶領域から識別コードが読出され、この半
導体記憶装置が正規の記憶容量よりも小さい記憶容量を
有する半導体記憶装置として使用可能な場合には、第２
の識別コード記憶領域から識別コードが読出される。し
たがって、この半導体記憶装置が正規の記憶容量を有す
る半導体記憶装置として使用可能であるかまたは正規の
記憶容量よりも小さい記憶容量を有する半導体記憶装置
として使用可能であるかを、電気的に認識することがで
きる。

［実施例］ 以下、この発明の一実施例を図面を用いて詳細に説明す
る。

第１図は、この発明の一実施例によるＥＦＲＯＭの構成
を示すブロック図である。第１図に示すように、このＥ
ＦＲＯＭは、メモリセルアレイ１００、Ｙゲート部３、
データ入出力部４、アドレス入力回路５、Ｘデコーダ６
、Ｙデコーダ７および制御回路８および高電圧入力検出
回路９に加えて、最上位アドレス入力回路５　ａ　ｓ最
上位アドレス切換回路１０およびメモリライン切換回路
１１を備える。メモリセルアレイ１００内には、第１１
図に示すように、複数のワード線ＷＬおよび複数のビッ
ト線ＢＬが互いに交差するように配置されており、それ
らの交点にメモリセルＭＣが設けられている。メモリセ
ルＭＣの各々は、第１２図に示したメモリトランジスタ
からなる。メモリセルアレイ１００は、第１０図のＥＦ
ＲＯＭと同様に、１６個のメモリセルアレイブロックＢ
Ｋを含む。Ｙゲート部３は、複数のメモリセルアレイブ
ロックＢＫに対応して、複数のＹゲート３０を含む。デ
ータ入出力部４は、複数のメモリセルアレイブロックＢ
Ｋに対応して、複数のデータ入出力回路４０を含む。制
御回路８には、外部から各種制御信号ＣＥ、ＯＥ、ＰＧ
Ｍが与えられる。

メモリセルアレイ１００は、第１のデータ用メモリ領域
１ａｓ第２のデータ用メモリ領域１ｂ。

２Ｍコード用メモリライン２ａおよび１Ｍコード用メモ
リライン２ｂを含む。最上位のアドレス信号Ａ１６が“
１“　（「Ｈ」レベル）のときには、Ｘデコーダ６によ
り第１のデータ用メモリ領域１ａが選択され、最上位の
アドレス信号Ａ１６が０”　（「Ｌ」レベル）のときに
は、Ｘデコーダ６により第２のデータ用メモリ領域１ｂ
が選択される。２Ｍコード用メモリライン２ａおよび１
Ｍコード用メモリライン２ｂの各々には、製造メーカー
コードおよびデバイスコードが記憶される。

２Ｍコード用メモリライン２ａには、第１および第２の
データ用メモリ領域１ａ、ｌｂが両方とも正常である場
合に、このＥＦＲＯＭが２ＭビットＥＦＲＯＭとして使
用されることを示すデバイスコードが記憶される。また
、１Ｍコード用メモリライン２ｂには、第１および第２
のデータ用メモリ領域１ａ、ｌｂのいずれか一方に不良
部分が存在する場合に、このＥＦＲＯＭがＩＭビットＥ
ＦＲＯＭとして使用されることを示すデバイスコードが
記憶される。

第１図のＥＦＲＯＭの通常の読出動作および書込動作は
、第１０図のＥＦＲＯＭと同様である。

ここでは、第１図のＥＦＲＯＭに特有な動作について説
明する。

第１および第２のデータ用メモリ領域１ａおよび１ｂの
いずれにも欠陥が存在しない場合には、最上位アドレス
切換回路１０が２Ｍモードに設定される。この場合、こ
のＥＦＲＯＭは２ＭビットＥＦＲＯＭとして使用される
。アドレス信号Ａ９を入力するためのアドレス入力端子
に約１２Ｖの高電圧が印加されると、高電圧入力検出回
路９が動作する。それにより、メモリライン切換回路１
１により２Ｍコード用メモリライン２ａが選択されると
ともに、Ｘデコーダ６が非選択状態になる。

アドレス信号ＡＯがｒＬＪレベルのときには、２Ｍコー
ド用メモリライン２ａに記憶された製造メーカーコード
がＹゲート部３およびデータ入出力部４を介して外部に
出力される。アドレス信号ＡＯがｒＨＪレベルのときに
は、２Ｍコード用メモリライン２ａに記憶されたデバイ
スコードがＹゲート部３およびデータ入出力部４を介し
て外部に出力される。そのデバイスコードによりＥＰＲ
ＯＭが２ＭビットＥＦＲＯＭとして使用可能であること
を認識することができる。

次に、第１のデータ用メモリ領域１ａに欠陥が存在せず
、第２のデータ用メモリ領域１ｂに欠陥が存在すると仮
定する。すなわち、このＥＦＲＯＭは、通常の読出動作
および書込動作において最上位のアドレス信号Ａ１６が
１”のときに良品になると仮定する。この場合、最上位
アドレス切換回路１０が、１Ｍモードに設定される。こ
れにより、このＥＦＲＯＭはＩＭビットＥＦＲＯＭとし
て使用される。最上位アドレス入力回路５ａは、最上位
アドレス切換回路１０の出力に応答して、人力される最
上位のアドレス信号Ａ１６を無効にし、Ｘデコーダ６に
与えるアドレス信号を“１“に固定する。また、メモリ
ライン切換回路１１は、最上位アドレス切換回路１０の
出力に応答して、２Ｍコード用メモリライン２ａを選択
可能な状態から１Ｍコード用メモリライン２ｂを選択可
能な状態に切換えられる。

ここで、アドレス信号Ａ９を入力するためのアドレス入
力端子に約１２Ｖの高電圧が印加されると、高電圧入力
検出回路９が動作する。これにより、メモリライン切換
回路１１が１Ｍコード用メモリライン２ｂを選択すると
ともに、Ｘデコーダ６が非選択状態になる。その結果、
１Ｍコード用メモリライン２ｂに記憶された製造メーカ
ーコードまたはデバイスコードが、Ｙゲート部３および
データ入出力部４を介して外部に出力される。このデバ
イスコードによって、このＥＦＲＯＭがＩＭビットＥＦ
ＲＯＭとして使用可能であることを認識することができ
る。この場合には、Ｘデコーダ６に与えられる最上位の
アドレス信号が、外部から与えられるアドレス信号Ａ１
６によらず内部で固定されているので、Ｘデコーダ６は
第１のデータ用メモリ領域１ａＬか選択することができ
ず、欠陥が存在する第２のデータ用メモリ領域１ｂを選
択することはできない。したがって、このＥＦＲＯＭは
、１Ｍビットの記憶容量を有するＥＦＲＯＭとして動作
可能になる。

逆に、第１のデータ用メモリ領域１ａに欠陥が存在する
場合には、最上位アドレス入力回路５ａからＸデコーダ
６に与えられる最上位のアドレス信号が“０”に固定さ
れる。そのため、Ｘデコ−ダ６は第２のデータ用メモリ
領域１ｂのみを選択することができる。その他の動作は
、第２のデータ用メモリ領域１ｂに欠陥が存在する場合
の動作と同様である。

第２図は、最上位アドレス切換回路１０、高電圧入力検
出回路９、メモリライン切換回路１１および最上位アド
レス入力回路５ａの構成を示す回路図である。

最上位アドレス切換回路１０は、第１の信号発生回路１
０ａおよび第２の信号発生回路１０ｂからなる。第１の
信号発生回路１０ａは、インバータＧ１．Ｇ２、Ｐチャ
ネルＭＯ３）ランジスタＱ１、キャパシタＣ１，Ｃ３お
よびヒユーズａを含む。第２の信号発生回路１０ｂは、
インバータＧ３、Ｇ４、ＰチャネルＭＯＳトランジスタ
ロ２、キャパシタＣ２，Ｃ４およびヒユーズｂを含む。

ヒユーズａおよびｂはポリシリコン等により形成される
。ヒユーズａが切断されていないときには、インバータ
Ｇ２から出力される第１の信号Ａは「Ｌ」レベルとなり
、ヒユーズａがレーザトリミング装置等により切断され
ると、インバータＧ２から出力される第１の信号Ａはｒ
ＨＪレベルとなる。また、同様に、ヒユーズｂが切断さ
れていないときは、インバータＧ４から出力される第２
の信号ＢはｒＬＪレベルとなり、ヒユーズｂが切断され
ると、インバータＧ４から出力される第２の信号Ｂはｒ
ＨＪレベルとなる。

また、高電圧入力検出回路９は、バッファＧ５およびイ
ンバータＧ６．Ｃ７を含む。入力端子９ａに通常のｒＨ
ＪレベルまたはｒＬＪレベルのアドレス信号Ａ９が与え
られたときには、インバータＧ７の出力はｒＬＪレベル
となる。入力端子９ａに１２Ｖの高電圧が印加されると
、インバータＧ７の出力はｒＨＪレベルとなる。

メモリライン切換回路１１は、インバータＧ８゜Ｇ１０
．Ｇ１２およびＮＡＮＤゲートＧ９．　Ｇ１１を含む。

ノードＮ１には高電圧入力検出回路９の出力が与えられ
、ノードＮ２には最上位アドレス切換回路１０からの第
２の信号Ｂが与えられる。

電圧入力検出回路９の入力端子９ａに１２Ｖの高電圧が
与えられると、ノードＮ１からｒＨＪレベルの制御信号
Ｘｄｉｓが出力される。Ｘデコーダ６（第１図）は、「
Ｈ」レベルの制御信号Ｘｄｉｓに応答して非活性状態と
なる。最上位アドレス切換回路１０から出力される第２
の信号Ｂが「Ｌ」レベルのときには、第４図に示すよう
に、メモリライン切換回路１１は２Ｍデバイス識別モー
ドとなる。この場合、インバータＧ１０から出力される
切換信号ＳＳ１はｒＬＪレベルとなり、インバータＧ１
２から出力される切換信号ＳＳ２はｒＨＪレベルとなる
。その結果、第１図に示される２Ｍコード用メモリライ
ン２ａが選択される。

逆に、最上位アドレス切換回路１０から出力される第２
の信号ＢがｒＨＪレベルであると、メモリライン切換回
路１１は１Ｍデバイス識別モードになる。この場合、切
換信号ＳＳ１がｒＨＪレベルとなり、切換信号ＳＳ２が
ｒＬＪレベルとなる。

その結果、第１図に示される１Ｍコード用メモリライン
２ｂが選択される。

一方、高電圧入力検出回路９の入力端子９ａに通常のｒ
ＨＪレベルまたはｒＬＪレベルのアドレス信号Ａ９が与
えられると、ノードＮ１からはｒＬＪレベルの制御信号
Ｘｄｉｓが出力される。

これにより、Ｘデコーダ６が活性状態となる。この場合
、第４図に示すように、第２の信号Ｂのレベルにかかわ
らず、切換信号ＳＳＩおよびＳＳ２はｒＬＪレベルとな
る。そのため、第１図に示される２Ｍコード用メモリラ
イン２ａおよび１Ｍコード用メモリライン２ｂのいずれ
もが選択されない。

最上位アドレス入力回路５ａは、ＮＯＲゲートＧ１３．
Ｇ１４．Ｇ１８、インバータＧ１５．Ｇ１６およびＮＡ
ＮＤゲートＧ１７を含む。ＮＯＲゲートＧ１３の一方の
入力端子には制御回路８からチップイネーブル信号ｃｅ
が与えられ、他方の入力端子には最上位のアドレス信号
Ａ１６が与えられる。また、ノードＮ３には最上位アド
レス切換回路１０から第１の信号Ａが与えられ、ノード
Ｎ４には最上位アドレス切換回路１０から第２の信号Ｂ
が与えられる。第３図に示すように、第２の信号Ｂがｒ
ＬＪレベルのときには、最上位アドレス入力回路５ａは
２Ｍモードに設定される。チップイネーブル信号τ７お
よび第１の信号ＡがｒＬＪレベルの状態で、最上位のア
ドレス信号Ａ１６がｒＬＪレベルになると、ＮＡＮＤゲ
ートＧ１７から出力されるアドレス信号ａ１６がｒＬＪ
レベルとなり、ＮＯＲゲートＧ１８から出力されるアド
レス信号ａ１６はｒＨＪレベルとなる。これにより、第
２のデータ用メモリ領域１ｂが選択される。また、チッ
プイネーブル信号ｃｅがｒＬＪレベルの状態で最上位の
アドレス信号ａ１６がｒＨＪレベルになると、アドレス
信号ａ１６がｒＨＪレベルとなり、アドレス信号ａ１６
がｒＬＪレベルとなる。これにより、第１のデータ用メ
モリ領域１ａが選択される。

一方、第２の信号ＢがｒＨＪレベルであるときには、最
上位アドレス入力回路５ａは１Ｍモードに設定される。

第１の信号ＡがｒＬＪレベルのときには、最上位のアド
レス信号Ａ１６およびチップイネーブル信号ｃｅのレベ
ルにかかわらず、アドレス信号ａ１６がｒＬＪ　レベル
となり、アドレス信号ａ１６がｒＨＪレベルとなる。こ
れにより、外部から与えられる最上位のアドレス信号Ａ
１６のレベルにかかわらず、第２のデータ用メモリ領域
１ｂが選択される。逆に、第１の信号ＡがｒＨＪレベル
であるときには、最上位のアドレス信号Ａ１６およびチ
ップイネーブル信号ττのレベルにかかわらず、アドレ
ス信号ａ１６がｒＨＪレベルとなり、アドレス信号ａ１
６がｒＬＪレベルとなる。これにより、外部から与えら
れる最上位のアドレス信号Ａ１６のレベルにかかわらず
、第１のデータ用メモリ領域１ａが選択される。

第３図に示すように、最上位アドレス切換回路１０内の
ヒユーズｂが接続状態であるときには、最上位アドレス
入力回路５ａが２Ｍモードに設定される。この場合には
、ＥＦＲＯＭは２ＭビットＥＦＲＯＭとして使用可能と
なり、アドレス信号ＡＯ〜Ａ１６に応答して、第１のデ
ータ用メモリ領域１ａまたは第２のデータ用メモリ領域
１ｂ内のメモリセルが選択される。また、最上位アドレ
ス切換回路１０内のヒユーズｂが切断されているときに
は、最上位アドレス入力回路５ａが１Ｍモードに設定さ
れる。この場合には、このＥＦＲＯＭはＩＭビットＥ　
Ｐ　ＲＯＰｗｌとして使用可能となる。

ヒユーズａが接続状態のときには、第２のデータ用メモ
リ領域１ｂが使用され、ヒユーズａが切断されていると
きには、第１のデータ用メモリ領域１ａが使用される。

このように、この実施例のＥＰＲＯＭは、メモリセルア
レイ内に欠陥が存在する場合には、ヒユーズの切断によ
り１ＭビットのＥＦＲＯＭとして完全な動作をすること
ができる。

また、２Ｍコード用メモリライン２ａまたは１Ｍコード
用メモリライン２ｂからデバイスコードを読出すことに
より、そのＥＰＲＯＭが２ＭビットＥＦＲＯＭとして使
用可能であるかまたはＩＭビットＥＦＲＯＭとして使用
可能であるかを電気的に判別することができる。

第５図は、最上位アドレス切換回路１０の他の例を示す
回路図である。第５図には、第１の信号Ａを発生するた
めの第１の信号発生回路１０ａが示される。第２の信号
Ｂを発生するための第２の信号発生回路１０ｂの構成も
全く同様である。

第５図に示される信号発生回路は、インバータＧ２１．
Ｇ２２、ＰチャネルＭＯＳトランジスタＱ５、キャパシ
タＣ５，Ｃ６およびヒユーズａに加えて、ＵＰＲＯＭ（
Ｕｎｅｒａｓａｂｌｅ　　ＰＲＯＭ）Ｔｌ、およびＰチ
ャネルＭＯＳトランジスタＱ３．Ｑ４を含む。

第６図に、ＵＰＲＯＭの断面図を示す。このＵＰＲＯＭ
は、Ｐ型半導体基板３１上に形成されたＮ導層からなる
ソース３２およびドレイン３３、フローティングゲート
３４、コントロールゲート３５およびＡＩ層３６を含む
。すなわち、このＵＰＲＯＭは、ＥＦＲＯＭのメモリセ
ルがＡ１層により覆われた構造を有する。したがって、
外部から紫外線が照射されても、その紫外線がフローテ
ィングゲート３４まで到達しない。そのため、第７図に
示すように、ＵＰＲＯＭにおいては、１度データの書込
を行なった後に、そのデータを消去することはできない
。

ＵＰＲＯＭに関しては、たとえば、１９８５ＩＥＥＥ　
　Ｉｎｔｅｒｎａｔｉｏｎａｌ　　５ｏｌｉｄ−Ｓｔａ
ｔｅ　　Ｃ１ｒｃｕｉｔｓ　　Ｃｏｎｆｅｒｅｎｃｅ、
ＤＩＧＥＳＴ　　ＯＦ　　ＴＥＣＨＮＩＣＡＬ　　ＰＡ
ＰＥＲ３の１６４頁〜１６５頁および３３３頁〜３３５
頁に記載されている。

第５図に示される信号発生回路においては、第８図に示
すように、通常の使用時には、制御信号ＣがＯｖに設定
され、制御信号りが電源電位ｖｃｃ　　（５Ｖ）に設定
される。ＵＰＲＯＭＴＩが消去状態でありかつヒユーズ
ａが接続状態であるときには、第１の信号ＡはｒＬＪレ
ベルとなる。また、ＵＰＲＯＭＴＩが書込状態であるか
またはヒユーズａが切断状態であるときには、第１の信
号ＡがｒＨＪレベルとなる。すなわち、ＵＰＲＯＭＴＩ
にデータの書込を行なうかまたはヒユーズａを切断する
ことにより、第１の信号３〜がｒＨＪレベルとなる。な
お、ＵＰＲＯＭＴＩにデータを書込む場合には、制御信
号Ｃおよび制御信号りが高電圧ＶＰ　Ｐ　　（１２，５
Ｖ）　に設定される。

第９図は、第１図のＥＦＲＯＭが装着されたパッケージ
のビン配置を示す図である。第９図には、２ＭビットＥ
ＦＲＯＭおよびＩＭビットＥＦＲＯＭとして使用するこ
とが可能な４０ビンタイプの半導体記憶装置が示されて
いる。第９図に示すように、この半導体記憶装置がＩＭ
ビットＥＦＲＯＭとして使用される場合には、３８番目
の端子はＮ、Ｃ（Ｎｏ　　Ｃ０ＮＮＥＣＴｌ０Ｎ）端子
となり、２ＭビットＥＦＲＯＭとして使用される場合に
は、最上位のアドレス信号Ａ１６を入力するための端子
となる。この半導体記憶装置は、２ＭビットＥＦＲＯＭ
としては不良であっても、最上位のアドレス信号Ａ１６
が“１”または“０″のときに動作可能であるならば、
ＩＭビットＥＦＲＯＭとして機能することになる。この
場合、３８番目の端子はＮ、Ｃ端子として機能し、外部
から与えられる最上位のアドレス信号Ａ１６は無効とな
り、内部でアドレス信号が“１”または“０″に固定さ
れる。

なお、最上位アドレス切換回路１０におけるヒユーズａ
、ｂまたはＵＰＲＯＭＴＩに代えてその他の電気ヒユー
ズなどを用いることも可能である。

また、上記実施例においては、この発明がＥＦＲＯＭに
適用される場合について説明されているが、この発明は
ＥＥＦＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　　Ｅｒａｓ
ａｂｌｅ　　ａｎｄ　　Ｐｒｏｇｒａｍｍａｂｌｅ　　
Ｒｅａｄ　　０ｎｌｙ　　Ｍｅｍｏｒｙ）その他の半導
体記憶装置にも適用され得る。

［発明の効果］ 以上のようにこの発明によれば、半導体記憶装置の記憶
領域に不良部分がある場合に、その半導体記憶装置を正
規の記憶容量よりも小さい記憶容量を有する半導体記憶
装置として使用することができ、かつその半導体記憶装
置が正規の記憶容量を有する半導体記憶装置として使用
可能であるかまたは正規の記憶容量よりも小さい記憶容
量を有する半導体記憶装置として使用可能であるかを電
気的に認識することができる。したがって、半導体記憶
装置の歩留りの向上および原価の低減を図ることができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＥＰＲＯＭの構成を
示すブロック図である。第２図は同実施例のＥＦＲＯＭ
の主要部の構成を示す回路図である。第３図は最上位ア
ドレス切換回路の動作を説明するための図である。第４
図は第２図の回路の動作を説明するための図である。第
５図は最上位アドレス切換回路の他の構成を示す回路図
である。 第６図はＵＰＲＯＭの断面図である。第７図はＵＰＲＯ
Ｍにおけるゲート電圧とドレイン電流の関係を示す図で
ある。第８図は第５図の最上位アドレス切換凹路の動作
を説明するための図である。 第９図は第１図のＥＦＲＯＭのピン配置を示す図である
。第１０図は従来のＥＦＲＯＭの構成を示すブロック図
である。第１１図は第１図および第１０図のＥＰＲＯＭ
に含まれるメモリセルアレイの構成を示す回路図である
。第１２図はメモリセルアレイを構成するメモリトラン
ジスタの断面図である。第１３図は第１２図のメモリト
ランジスタにおけるゲート電圧とドレイン電流との関係
を示す図である。 図において、１００はメモリセルアレイ、１ａは第１の
データ用メモリ領域、１ｂは第２のデータ用メモリ領域
、２ａは２Ｍコード用メモリライン、２ｂは１Ｍコード
用メモリライン、３はＹゲート部、４はデータ入出力部
、５はアドレス入力回路、６はＸデコーダ、７はＹデコ
ーダ、８は制御回路、５ａは最上位アドレス入力回路、
９は高電圧入力検出回路、１０は最上位アドレス切換回
路、１１はメモリライン切換回路である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 複数のメモリセルからなり、第１のデータ記憶領域、第
   ２のデータ記憶領域、第１の識別コード記憶領域および
   第２の識別コード記憶領域を含むメモリセルアレイ、 前記第１および第２のデータ記憶領域の両方が正常であ
   る場合に、外部から与えられるアドレス信号に応答して
   、前記第１または第２のデータ記憶領域内のメモリセル
   を選択し、前記第１および第２のデータ記憶領域のいず
   れか一方が正常である場合に、外部から与えられるアド
   レス信号に応答して、前記第１および第２のデータ記憶
   領域のうち正常なデータ記憶領域内のメモリセルを選択
   する第１の選択手段、および 前記第１および第２のデータ記憶領域の両方が正常であ
   る場合に、前記第１の識別コード記憶領域を選択し、前
   記第１および第２のデータ記憶領域のいずれか一方が正
   常である場合に、前記第２の識別コード記憶領域を選択
   する第２の選択手段を備え、 前記第１の識別コード記憶領域は、前記第１および第２
   のデータ記憶領域の両方が正常であることを示す識別コ
   ードを記憶し、前記第２の識別コード記憶領域は、前記
   第１および第２のデータ記憶領域の一方が正常であるこ
   とを示す識別コードを記憶する、半導体記憶装置。