JPH07122632A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07122632A JPH07122632A JP5287720A JP28772093A JPH07122632A JP H07122632 A JPH07122632 A JP H07122632A JP 5287720 A JP5287720 A JP 5287720A JP 28772093 A JP28772093 A JP 28772093A JP H07122632 A JPH07122632 A JP H07122632A
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- Japan
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- wiring
- semiconductor device
- layer
- wirings
- step portion
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 多層配線構造を有する半導体装置の下層配線
段差部で生じる上層配線の短絡を解決し、有効な半導体
装置を提供する。 【構成】 第１の配線（１）の段差部の上を通過する複
数本の第２の配線（２）の間の第１の配線形状に突起
（４）を設ける。これによって、第１の配線（１）の段
差部の長さを大きくすることができ、第２の配線（２）
の短絡する可能性を低減させることができ、有効な半導
体装置を提供することができる。
段差部で生じる上層配線の短絡を解決し、有効な半導体
装置を提供する。 【構成】 第１の配線（１）の段差部の上を通過する複
数本の第２の配線（２）の間の第１の配線形状に突起
（４）を設ける。これによって、第１の配線（１）の段
差部の長さを大きくすることができ、第２の配線（２）
の短絡する可能性を低減させることができ、有効な半導
体装置を提供することができる。
Description
【０００１】
【産業上の利用分野】本発明は多層配線構造を有する半
導体装置、特に半導体装置の配線パターンに関する。
導体装置、特に半導体装置の配線パターンに関する。
【０００２】
【従来の技術】近年、半導体装置の微細化が進むにつれ
て多層配線構造を有するようになってきている。多層配
線構造を用いることによりレイアウト設計の容易化とチ
ップ面積の縮少化を実現できる反面、上層配線が下層配
線の段差部をまたいで配線されるため、特に上層配線が
下層配線の段差部を狭い間隔で配線される際には、上層
配線間の短絡という問題が発生する。これは、最近の配
線形成プロセスが異方性ドライエッチングによるために
レジストパターン通りに配線される反面、急峻な段差部
が生じ、その上層配線の金属膜厚が大きくなりエッチン
グ残りが発生し易くなるためである。上層配線間隔が狭
くなればこの現象の発生する可能性は大きくなる。
て多層配線構造を有するようになってきている。多層配
線構造を用いることによりレイアウト設計の容易化とチ
ップ面積の縮少化を実現できる反面、上層配線が下層配
線の段差部をまたいで配線されるため、特に上層配線が
下層配線の段差部を狭い間隔で配線される際には、上層
配線間の短絡という問題が発生する。これは、最近の配
線形成プロセスが異方性ドライエッチングによるために
レジストパターン通りに配線される反面、急峻な段差部
が生じ、その上層配線の金属膜厚が大きくなりエッチン
グ残りが発生し易くなるためである。上層配線間隔が狭
くなればこの現象の発生する可能性は大きくなる。
【０００３】次に、図２を用いて従来の多層配線構造に
ついて具体的に説明する。図２はシリコン基板上に第１
の配線層（１）が配設され、その上層に絶縁物を介して
第２の配線層（２）が配設されている。第１の配線層
（１）の段差部はそのままその上層の絶縁物にも反映さ
れ、その上層に金属配線膜を被着した後、通常のレジス
ト塗布・目合せ露光を行い、第２の配線層の配線のレジ
ストパターンを形成する。かかる状態で異方性ドライエ
ッチングを行うと、エッチングがシリコンウェハーに対
し垂直方向の異方性をもって退行するため段差部でエッ
チング残り（３）が発生し易く、第２配線（２）の短絡
が起きやすくなる。
ついて具体的に説明する。図２はシリコン基板上に第１
の配線層（１）が配設され、その上層に絶縁物を介して
第２の配線層（２）が配設されている。第１の配線層
（１）の段差部はそのままその上層の絶縁物にも反映さ
れ、その上層に金属配線膜を被着した後、通常のレジス
ト塗布・目合せ露光を行い、第２の配線層の配線のレジ
ストパターンを形成する。かかる状態で異方性ドライエ
ッチングを行うと、エッチングがシリコンウェハーに対
し垂直方向の異方性をもって退行するため段差部でエッ
チング残り（３）が発生し易く、第２配線（２）の短絡
が起きやすくなる。
【０００４】また、特公平２−３０１８０号において
は、多層配線構造を有する半導体装置の上層配線の対向
る辺を段差部において、相対的に後退させて間隙を拡げ
ることにより上層配線間の短絡を防止することが提案さ
れているが、これによっても、通常のレジスト塗布・目
合せ露光を行い、第２の配線層の配線のレジストパター
ンを形成すし、かかる状態で異方性ドライエッチングを
行うと、エッチングがシリコンウェハーに対し垂直方向
の異方性をもって退行するため段差部でエッチング残り
（３）が発生し易く、第２配線（２）の短絡が起きやす
くなるという問題があった。
は、多層配線構造を有する半導体装置の上層配線の対向
る辺を段差部において、相対的に後退させて間隙を拡げ
ることにより上層配線間の短絡を防止することが提案さ
れているが、これによっても、通常のレジスト塗布・目
合せ露光を行い、第２の配線層の配線のレジストパター
ンを形成すし、かかる状態で異方性ドライエッチングを
行うと、エッチングがシリコンウェハーに対し垂直方向
の異方性をもって退行するため段差部でエッチング残り
（３）が発生し易く、第２配線（２）の短絡が起きやす
くなるという問題があった。
【０００５】
【発明が解決しようとする課題】本発明は、かかる従来
技術で述べた多層配線構造を有する半導体装置の下層配
線段差部で生じる上層配線の短絡を解決しうる有効な半
導体装置を提供することである。
技術で述べた多層配線構造を有する半導体装置の下層配
線段差部で生じる上層配線の短絡を解決しうる有効な半
導体装置を提供することである。
【０００６】
【課題を解決するための手段】本発明は、多層配線構造
を有する半導体装置内に配線された第１の配線とその上
層を交差する複数本の第２の配線において、前記第１の
配線の段差上を通過する複数本の第２の配線間の下層の
第１の配線平面形状に突起又は切込を設け、第２の配線
間に延存する下層の段差の長さを大きくすることを特徴
とする半導体装置である。
を有する半導体装置内に配線された第１の配線とその上
層を交差する複数本の第２の配線において、前記第１の
配線の段差上を通過する複数本の第２の配線間の下層の
第１の配線平面形状に突起又は切込を設け、第２の配線
間に延存する下層の段差の長さを大きくすることを特徴
とする半導体装置である。
【０００７】
【作用】本発明の半導体装置は、下層配線の段差部を複
数本の上層配線が通過する構造において、上層配線間下
の下層配線形状に突起又は切込を設け、上層配線間の段
差部の長さを大きくとる構造を備えていることにより、
第１の配線の段差部の長さを大きくすることができ、第
２の配線と短絡する可能性を低減させることができ、配
線形成の安定性を増し、良品歩留りの向上を実現するこ
とができるものである。
数本の上層配線が通過する構造において、上層配線間下
の下層配線形状に突起又は切込を設け、上層配線間の段
差部の長さを大きくとる構造を備えていることにより、
第１の配線の段差部の長さを大きくすることができ、第
２の配線と短絡する可能性を低減させることができ、配
線形成の安定性を増し、良品歩留りの向上を実現するこ
とができるものである。
【０００８】
【実施例】本発明の実施例について図面を参照して説明
する。 ［実施例１］図１は本発明の実施例を示すものであり、
従来例の図２と共通なものについては同一番号で示して
あり、シリコン基板上に第１の配線層（１）が配設さ
れ、その上層に絶縁物を介して第２の配線層（２）が配
設されているもので、（４）は第２の配線間下の第１の
配線形状を突起を設けた平面形状である、十文字状に配
設したものである。これにより、該段差部の長さは第２
の配線間隔では決まらず、図１の（Ａ）点から（Ｂ）点
までの距離に伸ばすことができ、第２配線（２）の短絡
する可能性は低減される。
する。 ［実施例１］図１は本発明の実施例を示すものであり、
従来例の図２と共通なものについては同一番号で示して
あり、シリコン基板上に第１の配線層（１）が配設さ
れ、その上層に絶縁物を介して第２の配線層（２）が配
設されているもので、（４）は第２の配線間下の第１の
配線形状を突起を設けた平面形状である、十文字状に配
設したものである。これにより、該段差部の長さは第２
の配線間隔では決まらず、図１の（Ａ）点から（Ｂ）点
までの距離に伸ばすことができ、第２配線（２）の短絡
する可能性は低減される。
【０００９】図３に第１配線上層間絶縁膜成長後の断面
図、図４に第２配線膜被着後の断面図、図５に第２配線
膜エッチング後の断面図が示されている。図３のよう
に、基板（６）の表面に絶縁酸化膜（５）を形成し、そ
の上に第１の配線層（１）が配設される。さらにその上
を層間絶縁膜（７）で覆われ、次に図４のように、層間
絶縁膜（７）の上に、第２の配線層（２）を被着配設さ
れる。かかる状態で図５のように、異方性ドライエッチ
ングを行うと、エッチングがシリコンウェハーに対し垂
直方向の異方性をもって退行するため段差部でエッチン
グ残り（３）が発生し易く、第２配線（２）の短絡が起
きやすくなるものである。そこで、本発明による配線パ
ターン構造を採用すれば、増々集積度が増大する半導体
集積回路において、配線形成の安定性が増し、良品歩留
りの向上が実現できるものである。
図、図４に第２配線膜被着後の断面図、図５に第２配線
膜エッチング後の断面図が示されている。図３のよう
に、基板（６）の表面に絶縁酸化膜（５）を形成し、そ
の上に第１の配線層（１）が配設される。さらにその上
を層間絶縁膜（７）で覆われ、次に図４のように、層間
絶縁膜（７）の上に、第２の配線層（２）を被着配設さ
れる。かかる状態で図５のように、異方性ドライエッチ
ングを行うと、エッチングがシリコンウェハーに対し垂
直方向の異方性をもって退行するため段差部でエッチン
グ残り（３）が発生し易く、第２配線（２）の短絡が起
きやすくなるものである。そこで、本発明による配線パ
ターン構造を採用すれば、増々集積度が増大する半導体
集積回路において、配線形成の安定性が増し、良品歩留
りの向上が実現できるものである。
【００１０】［実施例２］図６は本発明の第２の実施例
を示すものである。本実施例では、第１層の配線が並走
する形で二本以上配設されており、このため、第１の実
施例のように十文字状の突起を設けることは不可能であ
る。よって本実施例では、配線に切込（５）を入れるこ
とによって、第２層の配線間に延在する下層配線による
段差の長さを長くしている。これにより、段差部に生じ
た第２配線層のエッチング残りにより第２配線間同士が
短絡してしまう確率が低減される。本実施例は、第１配
線層に突起を設けることができないようなレイアウト上
の制約がある場合に有効である。
を示すものである。本実施例では、第１層の配線が並走
する形で二本以上配設されており、このため、第１の実
施例のように十文字状の突起を設けることは不可能であ
る。よって本実施例では、配線に切込（５）を入れるこ
とによって、第２層の配線間に延在する下層配線による
段差の長さを長くしている。これにより、段差部に生じ
た第２配線層のエッチング残りにより第２配線間同士が
短絡してしまう確率が低減される。本実施例は、第１配
線層に突起を設けることができないようなレイアウト上
の制約がある場合に有効である。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
第１の配線の段差部を通過する複数本の第２の配線を有
する構造において、第２配線間下の第１の配線形状に突
起又は切込を設けることにより、配線形成の安定性を増
し、良品歩留りの向上を実現することができるという効
果を奏するものである。
第１の配線の段差部を通過する複数本の第２の配線を有
する構造において、第２配線間下の第１の配線形状に突
起又は切込を設けることにより、配線形成の安定性を増
し、良品歩留りの向上を実現することができるという効
果を奏するものである。
【図１】本発明の実施例を示す平面図
【図２】従来例を示す平面図
【図３】第１配線上層間絶縁膜成長後の断面図
【図４】第２配線膜被着後の断面図
【図５】第２配線膜エッチング後の断面図
【図６】第二の実施例を示す平面図
１ 第１の配線層 ２ 第２の配線層 ３ 第２配線の段差部エッチング残り ４ 本発明の突起パターン ５ 本発明の切込パターン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年７月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】本発明は、多層配線構造
を有する半導体装置内に配線された第１の配線とその上
層を交差する複数本の第２の配線において、前記第１の
配線の段差上を通過する複数本の第２の配線間の下層の
第１の配線平面形状に突起又は切込を設け、第２の配線
間に延存する下層の段差の長さを大きくすることを特徴
とする半導体装置である。また、第１の配線が並走する
形で二本以上配設されているものでは、第１の配線平面
形状に切込を設けたものであることを特徴とする半導体
装置である。
を有する半導体装置内に配線された第１の配線とその上
層を交差する複数本の第２の配線において、前記第１の
配線の段差上を通過する複数本の第２の配線間の下層の
第１の配線平面形状に突起又は切込を設け、第２の配線
間に延存する下層の段差の長さを大きくすることを特徴
とする半導体装置である。また、第１の配線が並走する
形で二本以上配設されているものでは、第１の配線平面
形状に切込を設けたものであることを特徴とする半導体
装置である。
Claims (1)
- 【請求項１】 多層配線構造を有する半導体装置内に配
線された第１の配線とその上層を交差する複数本の第２
の配線において、前記第１の配線の段差上を通過する複
数本の第２の配線間の下層の第１の配線平面形状に突起
又は切込を設け、第２の配線間に延存する下層の段差の
長さを大きくすることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287720A JP2797929B2 (ja) | 1993-10-22 | 1993-10-22 | 半導体装置 |
| US08/325,054 US5523625A (en) | 1993-10-22 | 1994-10-19 | Semiconductor integrated circuit device having partially constricted lower wiring for preventing upper wirings from short-circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287720A JP2797929B2 (ja) | 1993-10-22 | 1993-10-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122632A true JPH07122632A (ja) | 1995-05-12 |
| JP2797929B2 JP2797929B2 (ja) | 1998-09-17 |
Family
ID=17720875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5287720A Expired - Fee Related JP2797929B2 (ja) | 1993-10-22 | 1993-10-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5523625A (ja) |
| JP (1) | JP2797929B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9064867B2 (en) | 2010-06-23 | 2015-06-23 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997040528A1 (fr) * | 1996-04-19 | 1997-10-30 | Matsushita Electronics Corporation | Dispositif pour semi-conducteur |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022676A (ja) * | 1988-06-17 | 1990-01-08 | Konica Corp | イメージセンサ |
| JPH05326728A (ja) * | 1992-05-21 | 1993-12-10 | Oki Electric Ind Co Ltd | 半導体装置における配線パターン構造 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846853A (ja) * | 1981-09-16 | 1983-03-18 | Shibaura Eng Works Co Ltd | モ−ルドモ−タの製造方法 |
| JPS58122751A (ja) * | 1982-01-18 | 1983-07-21 | Toshiba Corp | 半導体装置 |
| JPS58125847A (ja) * | 1982-01-22 | 1983-07-27 | Hitachi Ltd | 半導体装置 |
| JPS60178641A (ja) * | 1984-02-24 | 1985-09-12 | Nec Corp | 半導体装置 |
| JPH0719842B2 (ja) * | 1985-05-23 | 1995-03-06 | 三菱電機株式会社 | 半導体装置の冗長回路 |
| US4605470A (en) * | 1985-06-10 | 1986-08-12 | Advanced Micro Devices, Inc. | Method for interconnecting conducting layers of an integrated circuit device |
| JPS62243343A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electronics Corp | 多層配線電極膜構造半導体装置 |
| JPH0230180A (ja) * | 1988-07-19 | 1990-01-31 | Nec Corp | 半導体メモリ−回路装置 |
| JP2738145B2 (ja) * | 1990-11-21 | 1998-04-08 | 日本電気株式会社 | 半導体装置 |
| JPH04261023A (ja) * | 1991-01-21 | 1992-09-17 | Mitsubishi Electric Corp | 半導体装置 |
-
1993
- 1993-10-22 JP JP5287720A patent/JP2797929B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-19 US US08/325,054 patent/US5523625A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9064867B2 (en) | 2010-06-23 | 2015-06-23 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2797929B2 (ja) | 1998-09-17 |
| US5523625A (en) | 1996-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |