JPH04373151A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04373151A JPH04373151A JP17720391A JP17720391A JPH04373151A JP H04373151 A JPH04373151 A JP H04373151A JP 17720391 A JP17720391 A JP 17720391A JP 17720391 A JP17720391 A JP 17720391A JP H04373151 A JPH04373151 A JP H04373151A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wirings
- layer
- shield layer
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は微細化された配線層を有
する半導体装置に関するものである。
する半導体装置に関するものである。
【０００２】
【従来の技術】半導体装置の配線構造の断面図を図５に
示す。下地の絶縁層２上に配線４が形成され、配線４上
には絶縁膜６が形成されている。配線４はメタル配線、
又はゲート電極につながる多結晶シリコン層にてなる配
線である。半導体装置の微細化にともなって配線間のピ
ッチ（図中ではｄ１＋ｄ２）も狭くなりつつある。現在
主流になりつつある０．８μｍのデザインルールでは、
その配線間ピッチは２．０〜２．３μｍ程度である。ま
た、配線４の厚さｈは配線間の間隔ｄ２に近づきつつあ
る。このような微細な構造では、これまでの粗いパター
ンでは問題にならなかった配線間のカップリング容量は
もちろんのこと、配線間の信号の重畳など、ＡＣ的なク
ロストークも問題になってくる。特に、高周波デバイス
やアナログ回路に用いられる高速デバイスなどでは、こ
れらのノイズの問題は今後重要視されるのは必至である
。
示す。下地の絶縁層２上に配線４が形成され、配線４上
には絶縁膜６が形成されている。配線４はメタル配線、
又はゲート電極につながる多結晶シリコン層にてなる配
線である。半導体装置の微細化にともなって配線間のピ
ッチ（図中ではｄ１＋ｄ２）も狭くなりつつある。現在
主流になりつつある０．８μｍのデザインルールでは、
その配線間ピッチは２．０〜２．３μｍ程度である。ま
た、配線４の厚さｈは配線間の間隔ｄ２に近づきつつあ
る。このような微細な構造では、これまでの粗いパター
ンでは問題にならなかった配線間のカップリング容量は
もちろんのこと、配線間の信号の重畳など、ＡＣ的なク
ロストークも問題になってくる。特に、高周波デバイス
やアナログ回路に用いられる高速デバイスなどでは、こ
れらのノイズの問題は今後重要視されるのは必至である
。
【０００３】
【発明が解決しようとする課題】しかしながら、配線間
のクロストークなどの問題に対する対策としては、配線
間の距離を長くする方法などが採られているだけであり
、それでは微細化や高集積化の流れに反するものとなる
。本発明は半導体装置の微細化や高集積化を達成しなが
ら、かつ上記のような配線間のカップリングやクロスト
ークなどの問題をなくした配線構造をもつ半導体装置を
提供することを目的とするものである。
のクロストークなどの問題に対する対策としては、配線
間の距離を長くする方法などが採られているだけであり
、それでは微細化や高集積化の流れに反するものとなる
。本発明は半導体装置の微細化や高集積化を達成しなが
ら、かつ上記のような配線間のカップリングやクロスト
ークなどの問題をなくした配線構造をもつ半導体装置を
提供することを目的とするものである。
【０００４】
【課題を解決するための手段】本発明では、互いに接近
して配置された配線を有する少なくとも１つの配線層で
、配線とは絶縁されたシールド用導電体層（以下、シー
ルド層という）を設ける。そのようなシールド層は、隣
接する配線間から配線上にわたって設けてもよく、隣接
する配線間のみに設けてもよく、各配線の上部から側部
にわたって設けてもよい。
して配置された配線を有する少なくとも１つの配線層で
、配線とは絶縁されたシールド用導電体層（以下、シー
ルド層という）を設ける。そのようなシールド層は、隣
接する配線間から配線上にわたって設けてもよく、隣接
する配線間のみに設けてもよく、各配線の上部から側部
にわたって設けてもよい。
【０００５】
【実施例】図１は一実施例を表わす。下地絶縁膜２上に
配線４が形成されている。下地２は例えばＭＯＳトラン
ジスタなどの素子が形成されたシリコン基板上に形成さ
れた絶縁膜や、下層配線層との間の層間絶縁膜である。 配線４はアルミニウム配線や、ゲート電極につながる多
結晶シリコン配線などであり、その厚さは例えば６００
０〜１００００Åである。配線４上には下層の絶縁膜６
ａとして例えばＣＶＤ法によるシリコン酸化膜が例えば
５００〜１０００Åの厚さに形成されている。下層の絶
縁膜６ａ上にはシールド層として厚さが例えば５００〜
１０００Åのメタル膜、例えばアルミニウム膜８が形成
されている。アルミニウム膜８上には上層の絶縁膜６ｂ
として厚さが例えば３０００〜８０００ÅのＣＶＤ法に
よるシリコン酸化膜が形成されている。この２層の絶縁
膜６ａ，６ｂが配線４とその上層の配線との層間絶縁膜
や保護膜となる。
配線４が形成されている。下地２は例えばＭＯＳトラン
ジスタなどの素子が形成されたシリコン基板上に形成さ
れた絶縁膜や、下層配線層との間の層間絶縁膜である。 配線４はアルミニウム配線や、ゲート電極につながる多
結晶シリコン配線などであり、その厚さは例えば６００
０〜１００００Åである。配線４上には下層の絶縁膜６
ａとして例えばＣＶＤ法によるシリコン酸化膜が例えば
５００〜１０００Åの厚さに形成されている。下層の絶
縁膜６ａ上にはシールド層として厚さが例えば５００〜
１０００Åのメタル膜、例えばアルミニウム膜８が形成
されている。アルミニウム膜８上には上層の絶縁膜６ｂ
として厚さが例えば３０００〜８０００ÅのＣＶＤ法に
よるシリコン酸化膜が形成されている。この２層の絶縁
膜６ａ，６ｂが配線４とその上層の配線との層間絶縁膜
や保護膜となる。
【０００６】シールド層８が隣接する配線４，４間に存
在できるように、下層絶縁膜６ａは配線４とシールド層
８との絶縁の信頼性が確保できる範囲で薄くするのが好
ましい。配線４にこの２層の絶縁膜６ａ，６ｂを経てそ
の上層のメタル配線との間に接続がなされる場合は、そ
の接続用スルーホールを設ける部分のシールド層８には
予めスルーホール部にアルミニウム膜が存在しないよう
にパターン化を施しておく。
在できるように、下層絶縁膜６ａは配線４とシールド層
８との絶縁の信頼性が確保できる範囲で薄くするのが好
ましい。配線４にこの２層の絶縁膜６ａ，６ｂを経てそ
の上層のメタル配線との間に接続がなされる場合は、そ
の接続用スルーホールを設ける部分のシールド層８には
予めスルーホール部にアルミニウム膜が存在しないよう
にパターン化を施しておく。
【０００７】図２は第２の実施例を表わす。図２ではシ
ールド層１０は、下層の絶縁膜６ａと上層の絶縁膜６ｂ
の間のうち、隣接する配線４，４の間の領域にのみ埋め
込まれた状態で形成されている。このように配線間の部
分のみにシールド層１０を設けることにより、配線４の
寄生容量を抑え、また配線間部分での絶縁膜表面を平坦
化する効果も得られる。
ールド層１０は、下層の絶縁膜６ａと上層の絶縁膜６ｂ
の間のうち、隣接する配線４，４の間の領域にのみ埋め
込まれた状態で形成されている。このように配線間の部
分のみにシールド層１０を設けることにより、配線４の
寄生容量を抑え、また配線間部分での絶縁膜表面を平坦
化する効果も得られる。
【０００８】図３は第３の実施例を表わす。図３ではシ
ールド層１２は各配線４の側面と上面を取り囲むように
形成されており、配線間の部分ではつながっていない。 図３では、シールド層１２をＡＣ的にグラウンド電位と
するか、その場合の容量が問題になる場合はオペアンプ
などのバッファ回路を介して配線４とシールド層１２を
同電位にすれば、低容量でシールド効果も実現すること
ができる。
ールド層１２は各配線４の側面と上面を取り囲むように
形成されており、配線間の部分ではつながっていない。 図３では、シールド層１２をＡＣ的にグラウンド電位と
するか、その場合の容量が問題になる場合はオペアンプ
などのバッファ回路を介して配線４とシールド層１２を
同電位にすれば、低容量でシールド効果も実現すること
ができる。
【０００９】図４は図１の実施例の製造方法を表わす。
（Ａ）下地２上にメタル膜を堆積し、写真製版とエッチ
ングによりパターン化を施して配線４を形成する。 （Ｂ）ＣＶＤ法により全面に下層シリコン酸化膜６ａを
例えば５００〜１０００Åの厚さに堆積する。 シリコン酸化膜６ａ上に蒸着法やスパッタリング法によ
りシールド層としてアルミニウム膜８を例えば５００〜
１０００Åの厚さに堆積する。 （Ｃ）アルミニウム膜８上にＣＶＤ法により上層シリコ
ン酸化膜６ｂを例えば３０００〜８０００Åの厚さに堆
積する。 図２及び図３の実施例では、下層の絶縁膜６ａ上にシー
ルド層を堆積した後、配線間部分や、配線の側面と上面
部分にシールド層を残すように写真製版とエッチングに
よりパターン化を施した後、上層の絶縁膜６ｂを堆積す
る。図１や図３の実施例では、さらに上層に配線を形成
した場合に上下の配線層間でのクロストークを防ぐこと
もできる。
ングによりパターン化を施して配線４を形成する。 （Ｂ）ＣＶＤ法により全面に下層シリコン酸化膜６ａを
例えば５００〜１０００Åの厚さに堆積する。 シリコン酸化膜６ａ上に蒸着法やスパッタリング法によ
りシールド層としてアルミニウム膜８を例えば５００〜
１０００Åの厚さに堆積する。 （Ｃ）アルミニウム膜８上にＣＶＤ法により上層シリコ
ン酸化膜６ｂを例えば３０００〜８０００Åの厚さに堆
積する。 図２及び図３の実施例では、下層の絶縁膜６ａ上にシー
ルド層を堆積した後、配線間部分や、配線の側面と上面
部分にシールド層を残すように写真製版とエッチングに
よりパターン化を施した後、上層の絶縁膜６ｂを堆積す
る。図１や図３の実施例では、さらに上層に配線を形成
した場合に上下の配線層間でのクロストークを防ぐこと
もできる。
【００１０】
【発明の効果】本発明では配線間にシールド層が存在す
るので、配線間のクロストークなどのＡＣ的ノイズを低
減することができる。また、図１や図３の実施例では、
さらに上層に配線を形成した場合に上下の配線層間での
クロストークなどを防ぐこともできる。
るので、配線間のクロストークなどのＡＣ的ノイズを低
減することができる。また、図１や図３の実施例では、
さらに上層に配線を形成した場合に上下の配線層間での
クロストークなどを防ぐこともできる。
【図１】第１の実施例を示す要部断面図である。
【図２】第２の実施例を示す要部断面図である。
【図３】第３の実施例を示す要部断面図である。
【図４】第１の実施例の製造方法を示す工程断面図であ
る。
る。
【図５】従来の配線部分を示す断面図である。
２ 下地絶縁膜
４ 配線
６ａ 下層絶縁膜
６ｂ 上層絶縁膜
８，１０，１２ シールド層
Claims (3)
- 【請求項１】 互いに接近して配置された配線を有す
る少なくとも１つの配線層で隣接する配線間から配線上
にわたって配線とは絶縁されたシールド用導電体層が設
けられている半導体装置。 - 【請求項２】 互いに接近して配置された配線を有す
る少なくとも１つの配線層で隣接する配線間のみに配線
とは絶縁されたシールド用導電体層が設けられている半
導体装置。 - 【請求項３】 互いに接近して配置された配線を有す
る少なくとも１つの配線層で各配線の上部から側部にわ
たって配線とは絶縁されたシールド用導電体層が設けら
れている半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17720391A JPH04373151A (ja) | 1991-06-21 | 1991-06-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17720391A JPH04373151A (ja) | 1991-06-21 | 1991-06-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373151A true JPH04373151A (ja) | 1992-12-25 |
Family
ID=16026980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17720391A Pending JPH04373151A (ja) | 1991-06-21 | 1991-06-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373151A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008021837A (ja) * | 2006-07-13 | 2008-01-31 | Nec Electronics Corp | 半導体集積回路とその製造方法 |
| JP2019050235A (ja) * | 2017-09-07 | 2019-03-28 | 東京エレクトロン株式会社 | 半導体装置 |
-
1991
- 1991-06-21 JP JP17720391A patent/JPH04373151A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008021837A (ja) * | 2006-07-13 | 2008-01-31 | Nec Electronics Corp | 半導体集積回路とその製造方法 |
| JP2019050235A (ja) * | 2017-09-07 | 2019-03-28 | 東京エレクトロン株式会社 | 半導体装置 |
| TWI779088B (zh) * | 2017-09-07 | 2022-10-01 | 日商東京威力科創股份有限公司 | 半導體裝置 |
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