JPH07122652B2

JPH07122652B2 - フリップフロップ回路

Info

Publication number: JPH07122652B2
Application number: JP61058931A
Authority: JP
Inventors: 目和年清水
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-03-15
Filing date: 1986-03-15
Publication date: 1995-12-25
Anticipated expiration: 2010-12-25
Also published as: JPS62214374A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えばテストモードとノーマルモードとが
設定でき、テストモードではフリップフロップがシフト
レジスタとして機能され、スキャンパス試験法により回
路試験を行えるフリップフロップ回路に関する。

〔発明の概要〕

この発明は、フリップフロップとゲート回路との組合わ
せで構成され、例えばテストモードとノーマルモードと
が設定できるフリップフロップ回路において、この集積
回路のフリップフロップを、テストモードで入力が供給
される入力端子と、ノーマルモードで入力が供給される
入力端子と、テストモードの入力端子に一端が接続され
テストモードのクロックが供給されるゲート回路と、ノ
ーマルモードの入力端子に一端が接続されノーマルモー
ドのクロックが供給されるゲート回路と、これらのゲー
ト回路の他端に接続されたインバータ回路と、このイン
バータ回路に接続され、夫々テストモード及びノーマル
モードのクロックにより制御される２つのゲート回路の
直列回路と、この直列回路に接続されたインバータ回路
とにより構成することにより、スキャンパス試験法によ
り回路試験を行えるフリップフロップ回路を、チップ面
積を増大させずに実現できるようにしたものである。

〔従来の技術〕

ディジタル回路は、基本的にフリップフロップと組合わ
せゲート回路とにより構成されている。LSI（大規模集
積回路）では、回路規模が非常に大きくなると、同一チ
ップ上に配置されるフリップフロップ及び組合わせゲー
ト回路の数が非常に多くなり、そのため、その良否を判
定するための試験が難しくなる。

LSIの試験は、従来、試験パターンをLSIに与え、LSIの
内部状態を設定し、LSIの出力パターンと期待値と比較
してその良否を判定するようになされている。LSIの中
で試験パターンが入力される入力端子と信号的に近接す
る内部論理は、任意に状態を設定することは容易である
が、その結果を出力することが難しい。即ち、コントロ
ールアビリティ（制御容易性）は良好であるが、オブザ
ーブアビリティ（観測容易性）が良くない。一方、出力
端子と信号的に近接する部分は、その出力を観測するこ
とは容易であるが、内部論理を任意に設定することが難
しい。即ち、オブザーブアビリティは良好であるが、コ
ントロールアビリティが良くない。

そこで、LSIの試験を効率的に行う方法として、スキャ
ンパス試験法が提案されている。スキャンパス試験法で
は、LSIの動作モードとしてノーマルモードとは別個に
テストモードが設けられている。テストモードでは、LS
Iの中のフリップフロップがシフトレジスタとして機能
される。これにより、各フリップフロップにゲート回路
をパスしてシリアルにデータが転送され、各フリップフ
ロップが任意の状態に設定可能となる。また、各フリッ
プフロップの出力は、テストモードでゲート回路をパス
して転送され、出力端子から取り出せる。即ち、スキャ
ンパス試験法では、コントロールアビリティが向上され
ると共に、オブザーブアビリティが向上される。

このスキャンパス試験法は、試験ステップが確立できる
ので、自動化が容易である。また、コントロールアビリ
ティとオブザーブアビリティが共に向上されるので、LS
Iの良否を判定するフォールトディテクション検査のみ
ならず、LSIのどの部分に故障が生じているかを判断す
るフォールトロケーションの検査も行える。

LSIの試験をスキャンパス試験法で行わせるために、LSI
のフリップフロップ、ノーマルの場合とテストモードの
場合とで独立して動作し、モードに応じて２つの入力を
受けいれることができる２ポートフリップフロップの構
成とする必要がある。

第６図は従来の２ポートフリップフロップの一例であ
る。この２ポートフリップフロップは、入力信号及びク
ロックを設定モードに応じて選択するセレクタ101と、
Ｄフリップフロップ102とから構成されている。セレク
タ101は、ANDゲート103〜106,ORゲート107,108により構
成されている。

ANDゲート104及び106の一方の入力端子には、モード設
定信号入力端子109からモード設定信号が供給され、AND
ゲート103及び105の一方の入力端子には、モード設定信
号入力端子109からモード設定信号が反転されて供給さ
れる。ANDゲート103の他方の入力端子には、入力端子11
0からノーマルモードでのデータNDが供給される。ANDゲ
ート104の他方の入力端子には、入力端子111からテスト
モードでのデータＤが供給される。ANDゲート105の他方
の入力端子には、クロック入力端子112からノーマルモ
ードでのクロックNCKが供給される。ANDゲート106の他
方の入力端子には、クロック入力端子113からテストモ
ードでのクロックTCKが供給される。

ANDゲート103及び104の出力がORゲート107に供給され
る。ANDゲート105及び106の出力がORゲート108に供給さ
れる。ORゲート107の出力がＤフリップフロップ102のデ
ータ入力端子に供給される。ORゲート108の出力がＤフ
リップフロップ102のクロック入力端子に供給される。
Ｄフリップフロップ102の出力が出力端子114から出力さ
れる。

モード設定信号入力端子109には、ノーマルモードでは
ローレベルが供給される。モード設定信号入力端子109
にローレベルが供給されると、入力端子110からのデー
タNDがANDゲート103,ORゲート107を介してＤフリップフ
ロップ102に供給されると共に、クロック入力端子112か
らのクロックNCKがANDゲート105,ORゲート108を介して
Ｄフリップフロップ102に供給される。

テストモードでは、モード設定信号入力端子109にハイ
レベルが供給される。モード設定信号入力端子109にハ
イレベルが供給されると、入力端子111からのテスト用
のデータTDがANDゲート104,ORゲート107を介してＤフリ
ップフロップ102に供給されると共に、クロック入力端
子113からのテスト用のクロックTCKがANDゲート106,OR
ゲート108を介してＤフリップフロップ102に供給され
る。

〔発明が解決しようとする問題点〕

上述のように、従来の２ポートフリップフロップは、Ｄ
フリップフロップ102の他にANDゲート103〜106,ORゲー
ト107,108からなるセレクタ101が必要であり、回路規模
が大きい。このため、LSIの試験をスキャンパス試験法
で行えるようにするために、この２ポートフリップフロ
ップを用いて集積回路を構成すると、チップ面積が増大
してしまうという問題があった。

したがって、この発明の目的は、２ポートフリップフロ
ップの構成を簡単化することにより、チップ面積が縮小
され、試験を効率的に行うことができるフリップフロッ
プ回路の提供することにある。

〔問題点を解決するための手段〕

この発明のフリップフロップ回路は、第１のモードにお
いては入力されたテストデータが第１の共通のクロック
信号によってゲートを介することなくフリップフロップ
を相互転送するようになされ、第２のモードにおいては
ゲート回路が動作し通常動作をするようになされた集積
回路において、フリップフロップは、第１のモードにお
いて入力が供給される第１のデータ入力端子と、第２の
モードにおいて入力が供給される第２のデータ入力端子
と、第１のデータ入力端子に一端が接続され、第１のモ
ードにおいて得られるクロック信号によって制御される
第１のゲート回路と、第２のデータ入力端子に一端が接
続され、第２のモードにおいて得られるクロック信号に
よって制御される第２のゲート回路と、第１及び第２の
ゲート回路の他端に接続された第１のインバータ回路
と、このインバータ回路に接続され、夫々第１及び第２
のモードにおいて得られるクロック信号によって制御さ
れる第３及び第４のゲート回路の直列回路と、この直列
回路に接続された第２のインバータ回路とを有し、イン
バータ回路より出力を得るようにしたフリップフロップ
回路である。

〔作用〕

フリップフロップ回路は、ノーマルモードでは通常の動
作がなされ、テストモードではフリップフロップがシフ
トレジスタとして機能される。テストモードでは、この
ようにフリップフロップがシフトレジスタとして機能さ
れるので、コントロールアビリティとオブザーブアビリ
ティが共に向上され、集積回路の試験が効率的に行え
る。

このフリップフロップは、２ポートフリップフロップの
構成とされ、ノーマルモードとテストモードとに応じて
独立して機能される。ノーマルモードでは、入力端子１
に入力データが供給される。ノーマルモードでは、クロ
ックTCKがハイレベル、反転クロック▲▼がロー
レベルとされる。このため、MOSトランジスタ４がオフ
状態に維持され、MOSトランジスタ９がオン状態に維持
される。そして、クロック入力端子５に反転クロック▲
▼が供給され、クロック入力端子10にクロックNC
Kが供給される。これにより、クロックNCKにより駆動さ
れ、入力端子１に供給される入力データを１クロック遅
延させるフリップフロップとして機能される。

テストモードでは、入力端子２に入力データが供給され
る。テストモードでは、クロックNCKがハイレベル、反
転クロック▲▼がローレベルとされる。このた
め、MOSトランジスタ５がオフ状態に維持され、MOSトラ
ンジスタ10がオン状態に維持される。そして、クロック
入力端子６に反転クロック▲▼が供給され、クロ
ック入力端子11にクロックTCKが供給される。これによ
り、クロックTCKにより駆動され、入力端子２に供給さ
れるデータを１クロック遅延させるように機能する。

〔実施例〕

この発明の一実施例について以下の順序に従って説明す
る。

a.2ポートフリップフロップの一例 b.2ポートフリップフロップの他の例 c.テスト機能を有する集積回路 a.2ポートフリップフロップの一例第１図はこの発明の一実施例における２ポートフリップ
フロップの一例である。この２ポートフリップフロップ
は、ダイナミック形の構成とされている。第１図におい
て、１はノーマルモードでのデータNDが供給される入力
端子、２はテストモードでのテスト用データTDが供給さ
れる入力端子である。入力端子１とインバータ７の入力
端子との間にMOSトランジスタ３が接続される。入力端
子２とインバータ７の入力端子との間にMOSトランジス
タ４が接続される。MOSトランジスタ３のゲートがノー
マルモードでの反転クロック▲▼の入力端子５に
接続される。MOSトランジスタ４のゲートがテストモー
ドでの反転クロック▲▼の入力端子６に接続され
る。

インバー７の出力端子とインバータ12の入力端子との間
に、MOSトランジスタ８及びMOSトランジスタ９の直列接
続が接続される。MOSトランジスタ８のゲートがノーマ
ルモードでのクロックNCKの入力端子10に接続される。M
OSトランジスタ９のゲートがテストモードでのクロック
TCKの入力端子11に接続される。インバータ12の出力端
子が出力端子13に接続される。

ノーマルモードでは、テストモードでのクロックTCKが
ハイレベルで一定とされ、その反転クロック▲▼
がローレベルで一定とされる。このため、ノーマルモー
ドでは、クロック入力端子６にローレベルが供給され、
クロック入力端子11にハイレベルが供給され、MOSトラ
ンジスタ４がオフ状態に維持され、MOSトランジスタ９
がオン状態に維持される。

この状態で、クロック入力端子10にノーマルモードでの
クロックNCKが供給され、クロック入力端子５にその反
転クロック▲▼が供給される。ノーマルモードで
の反転クロック▲▼がハイレベルになると、MOS
トランジスタ３がオンし、入力端子１からのデータNDが
MOSトランジスタ３を介してインバータ７に供給され、
インバータ７の出力がMOSトランジスタ８に供給され、M
OSトランジスタ８の容量に蓄えられる。ノーマルモード
でのクロックNCKがハイレベルになると、MOSトランジス
タ８がオンする。ノーマルモードでは、MOSトランジス
タ９はオン状態に維持されているので、ノーマルモード
でのクロックNCKの立上がりでMOSトランジスタ８の容量
に蓄えられた出力がMOSトランジスタ９を介してインバ
ータ12に供給され、インバータ12の出力が出力Ｑとして
出力端子13から取り出される。

テストモードでは、ノーマルモードでのクロックNCKが
ハイレベルで一定とされ、その反転クロック▲▼
がローレベルで一定とされる。このため、テストモード
では、クロック入力端子５にローレベルが供給され、ク
ロック入力端子10にハイレベルが供給され、MOSトラン
ジスタ３がオフ状態に維持され、MOSトランジスタ８が
オン状態に維持される。

この状態で、クロック入力端子11にテストモードでのク
ロックTCKが供給され、クロック入力端子６にその反転
クロック▲▼が供給される。ノーマルモードでの
反転クロック▲▼がハイレベルになると、MOSト
ランジスタ４がオンし、入力端子２からのテスト用のデ
ータTDがMOSトランジスタ４を介してインバータ７に供
給される。テストモードでは、MOSトランジスタ８がオ
ン状態に維持されているので、インバータ７の出力がMO
Sトランジスタ８を介してMOSトランジスタ９の容量に蓄
えられる。テストモードでのクロックTCKがハイレベル
になると、MOSトランジスタ９がオンし、クロックTCKの
立上がりでMOSトランジスタ９の容量に蓄えられていた
出力がインバータ12を介して出力Ｑとして出力端子13か
ら取り出される。

第２図において、T₁で示す期間では、第２図Ｅ及び第２
図Ｆに示すように、クロック入力端子11に供給されるテ
ストモードでのクロックTCKがハイレベルで一定とさ
れ、クロック入力端子６に供給されるその反転クロック
▲▼がローレベルで一定とされている。そして、
第２図Ａ及び第２図Ｂに夫々示すように、ノーマルモー
ドでのクロックNCK及びその反転クロック▲▼が
クロック入力端子10及びクロック入力端子５に供給され
ている。

この状態では、MOSトランジスタ４がオフしているの
で、入力端子２からのデータTD（第２図Ｇ）は入力され
ない。第２図Ｃに示すように、入力端子１にデータND_n
（ND₀,ND₁,ND₂,……）が供給されると、ノーマルモード
での反転クロック▲▼がハイレベルの間、このデ
ータND_n（ND₀,ND₁,ND₂,……）がインバータ７を介して
反転され、MOSトランジスタ８の容量に蓄えられる。ノ
ーマルモードでのクロックNCKがハイレベルになると、M
OSトランジスタ８がオンし、MOSトランジスタ８の出力
がMOSトランジスタ9,インバータ12を介して反転されて
出力端子13から取り出される。したがって、出力端子13
からの出力Ｑは、ノーマルモードでのクロックNCKが立
上がりで変化し、第２図Ｄに示すように、入力データND
_n（ND₀,ND₁,ND₂,……）が１クロック遅延されたデータ
が出力端子13から取り出される。

第２図において、T₂で示す期間では、第２図Ａ及び第２
図Ｂに夫々示すように、クロック入力端子10に供給され
るノーマルモードでのクロックNCKがハイレベルで一定
とされ、クロック入力端子５に供給されるその反転クロ
ック▲▼がローレベルで一定とされている。そし
て、第２図Ｅ及び第２図Ｆに夫々示すように、テストモ
ードでのクロックTCK及びその反転クロック▲▼
がクロック入力端子11及びクロック入力端子６に供給さ
れている。

この状態では、MOSトランジスタ３がオフしているの
で、入力端子１からのデータND_n（第２図Ｃ）は入力さ
れない。入力端子２にデータTD_n（TD₀,TD₁,TD₂,……）
が第２図Ｇに示すように供給されると、テストモードで
の反転クロック▲▼がハイレベルの間、このデー
タTD_n（TD₀,TD₁,TD₂,……）がインバータ７を介して反
転されて、MOSトランジスタ９に供給され、MOSトランジ
スタ９の容量に蓄えられる。テストモードでのクロック
TCKがハイレベルになると、MOSトランジスタ９がオン
し、MOSトランジスタ９の出力がインバータ12を介して
反転されて出力端子13から取り出される。したがって、
出力端子13からの出力Ｑは、テストモードでのクロック
TCKの立上がりで変化し、第２図Ｈに示すように、入力
データTD_n（TD₀,TD₁,TD₂,……）が１クロック遅延され
たデータが出力端子13から取り出される。

このように、第１図に示す２ポートフリップフロップ
は、テストモードでのクロックTCK及びその反転クロッ
ク▲▼をハイレベル及びローレベルに一定にして
おき、ノーマルモードでのクロックNCK及びその反転ク
ロック▲▼を供給すると、入力データND_nに対す
るＤフリップフロップとして動作し、ノーマルモードで
のクロックNCK及びその反転クロック▲▼をハイ
レベル及びローレベルで一定にしておき、テストモード
でのクロックTCK及びその反転クロック▲▼を供
給すると、入力データTD_nに対するＤフリップフロップ
として動作する。

b.2ポートフリップフロップの他の例第３図は、２ポートフリップフロップの他の例である。
この２ポートフリップフロップは、スタティック形の構
成とされている。第３図において21は、ノーマルモード
でのデータNDが供給される入力端子、22はテストモード
でのテスト用データTDが供給される入力端子である。入
力端子21とインバータ27の入力端子との間に、MOSトラ
ンジスタ23が接続され、入力端子22とインバータ27の入
力端子との間に、MOSトランジスタ24が接続される。MOS
トランジスタ23のゲートがノーマルモードでの反転クロ
ック▲▼の入力端子25に接続される。MOSトラン
ジスタ24のゲートがテストモードでの反転クロック▲
▼の入力端子26に接続される。

インバータ27の出力端子がインバータ28の入力端子に接
続される。インバータ28の出力端子がMOSトランジスタ2
9及び30の直列接続を介してMOSトランジスタ23,24の一
端とインバータ27の入力端子の接続点に接続される。MO
Sトランジスタ29のゲートがノーマルモードでのクロッ
クNCKの入力端子31に接続される。MOSトランジスタ30の
ゲートがテストモードでのクロックTCKの入力端子32に
接続される。

インバータ27の出力端子とインバータ28の入力端子との
接続点がMOSトランジスタ33及び34の直列接続を介して
インバータ35の入力端子に接続される。MOSトランジス
タ33のゲートがテストモードでのクロックTCKの入力端
子36に接続される。MOSトランジスタ34のゲートがノー
マルモードでのクロックNCKの入力端子37に接続され
る。

インバータ35の出力端子が出力端子39に接続されると共
に、インバータ38の入力端子に接続される。インバータ
38の出力端子とインバータ35の入力端子との間に、MOS
トランジスタ40及び41が並列接続される。MOSトランジ
スタ40のゲートがテストモードでの反転クロック▲
▼の入力端子42に接続される。MOSトランジスタ41の
ゲートがノーマルモードでの反転クロック▲▼の
入力端子43に接続される。

ノーマルモードでは、クロック入力端子32,36に供給さ
れるテストモードでのクロックTCKがハイレベルで一定
とされ、クロック入力端子26,42に供給されるテストモ
ードでの反転クロック▲▼がローレベルで一定と
される。このため、MOSトランジスタ30,33がオン状態に
維持され、MOSトランジスタ24,40がオフ状態に維持され
る。

この状態で、ノーマルモードでのクロックNCK及び▲
▼がクロック入力端子31,37及び25,43に供給され
る。ノーマルモードでの反転クロック▲▼がハイ
レベルになると、MOSトランジスタ23がオンし、入力端
子21からのデータNDがMOSトランジスタ23を介してイン
バータ27に供給される。そして、ノーマルモードでの反
転クロック▲▼がローレベルになり、クロックNC
Kがハイレベルになると、MOSトランジスタ29がオンす
る。ノーマルモードでは、MOSトランジスタ30はオン状
態に維持されているので、MOSトランジスタ29がオンす
ると、インバータ27の出力がインバータ28,MOSトランジ
スタ29,30を介してインバータ27の入力端子に帰還され
る。したがって、ノーマルモードでのクロックNCKがハ
イレベルの間、インバータ27の出力端子とインバータ28
の入力端子との節点にデータが保持される。

また、ノーマルモードでのクロックNCKがハイレベルに
なると、MOSトランジスタ34がオンする。ノーマルモー
ドではMOSトランジスタ33がオン状態に維持されている
ので、MOSトランジスタ34がオンすると、節点の出力
がMOSトランジスタ33,34を介してインバータ35の入力端
子に供給される。

ノーマルモードでの反転クロック▲▼がハイレベ
ルになると、MOSトランジスタ41がオンする。このた
め、インバータ35の出力がインバータ38,MOSトランジス
タ41を介してインバータ35の入力端子に帰還される。し
たがって、ノーマルモードでの反転クロック▲▼
がハイレベルの間、インバータ35の出力端子とインバー
タ38の入力端子との節点にデータが保持される。節点
の出力が出力端子39から取り出される。

テストモードでは、クロック入力端子31及び37に供給さ
れるノーマルモードでのクロックNCKがハイレベルで一
定とされ、クロック入力端子25及び43に供給されるノー
マルモードでの反転クロック▲▼がローレベルで
一定とされる。このため、MOSトランジスタ29,34がオン
状態に維持され、MOSトランジスタ23,41がオフ状態に維
持される。

この状態で、テストモードでのクロックTCK及び▲
▼がクロック入力端子32,36及び26,42に供給される。
テストモードでの反転クロック▲▼がハイレベル
になると、MOSトランジスタ24がオンし、入力端子22か
らのデータTDがMOSトランジスタ24を介してインバータ2
7に供給される。そして、ノーマルモードでの反転クロ
ック▲▼がローレベルになり、クロックTCKがハ
イレベルになると、MOSトランジスタ30がオンする。テ
ストモードでは、MOSトランジスタ29がオン状態に維持
されているので、MOSトランジスタ30がオンすると、イ
ンバータ27の出力がインバータ28,MOSトランジスタ29,3
0を介してインバータ27の入力端子に帰還される。した
がって、テストモードでのクロックTCKがハイレベルの
間、節点にデータが保持される。

また、テストモードでのクロックTCKがハイレベルにな
ると、MOSトランジスタ33がオンする。テストモードで
はMOSトランジスタ34がオン状態に維持されているの
で、MOSトランジスタ33がオンすると、節点のデータ
がMOSトランジスタ33,34を介してインバータ35の入力端
子に供給される。

テストモードでの反転クロック▲▼がハイレベル
になると、MOSトランジスタ40がオンする。このため、
インバータ35の出力がインバータ38,MOSトランジスタ40
を介してインバータ35の入力端子に帰還される。したが
って、テストモードでの反転クロック▲▼がハイ
レベルの間、節点のデータが保持される。節点の出
力が出力端子39から取り出される。

第４図において、T₁₁で示す期間では、第４図Ｆ及び第
４図Ｇに夫々示すように、クロック入力端子32,36に供
給されるテストモードでのクロックTCKがハイレベルと
一定とされ、クロック入力端子26,42に供給されるテス
トモードでの反転クロック▲▼がローレベルで一
定とされている。そして、第４図Ａ及び第４図Ｂに夫々
示すように、ノーマルモードでのクロックNCK及びその
反転クロック▲▼がクロック入力端子31,37及び
クロック入力端子25,43に供給されている。

この状態では、MOSトランジスタ24がオフしているの
で、入力端子22からのデータTD（第４図Ｈ）は入力され
ない。第４図Ｃに示すように、入力端子21にデータND_1n
（ND₁₀,ND₁₁,ND₁₂,‥‥）が供給されると、ノーマルモ
ードでの反転クロック▲▼がハイレベルの間、こ
のデータがインバータ27に供給される。

ノーマルモードでのクロックNCKがハイレベルになり、
その反転クロック▲▼がローレベルになると、MO
Sトランジスタ29がオンする。このため、クロックNCKが
ハイレベルで、MOSトランジスタ29がオンしている間、
インバータ27の出力がインバータ28,MOSトランジスタ2
9,30を介して帰還され、第４図Ｄに示すように、節点
のデータが保持される。また、クロックNCKがハイレベ
ルの間、MOSトランジスタ34がオンするので、節点の
出力がMOSトランジスタ33,34を介してインバータ35に供
給される。

ノーマルモードでのクロックNCKがローレベルになり、
その反転クロック▲▼がハイレベルになると、MO
Sトランジスタ43がオンする。このため、インバータ35
の出力がインバータ38,MOSトランジスタ41を介してイン
バータ35に帰還され、反転クロック▲▼がハイレ
ベルの間、節点のデータが保持される。したがって、
出力端子39からは、第４図Ｅに示すように、入力データ
ND_1n（ND₁₀,ND₁₁,ND₁₂,…）が１クロック遅延されたデ
ータが出力される。

第４図において、T₁₂で示す期間では、第４図Ａ及び第
４図Ｂに夫々示すように、クロック入力端子31,37に供
給されるノーマルモードでのクロックNCKがハイレベル
で一定とされ、クロック入力端子25,43に供給されるノ
ーマルモードでの反転クロック▲▼がローレベル
で一定とされている。そして、第４図Ｆ及び第４図Ｇに
夫々示すように、テストモードでのクロックTCK及びそ
の反転クロック▲▼がクロック入力端子32,36及
びクロック入力端子26,42に供給されている。

この状態では、MOSトランジスタ23がオフしているの
で、入力端子21からのデータND（第４図Ｃ）は入力され
ない。第４図Ｈに示すように入力端子22にデータTD
_1n（TD₁₀,TD₁₁,TD₁₂,……）が供給されると、テストモ
ードでの反転クロック▲▼がハイレベルの間、こ
のデータがインバータ27に供給される。

テストモードでのクロックTCKがハイレベルになり、そ
の反転クロック▲▼がローレベルになると、MOS
トランジスタ30がオンする。このため、クロックTCKが
ハイレベルで、MOSトランジスタ30がオンしている間、
インバータ27の出力がインバータ28,MOSトランジスタ2
9,30を介して帰還され、第４図Ｉに示すように、節点
のデータが保持される。また、クロックTCKがハイレベ
ルの間、MOSトランジスタ33がオンするので、節点の
出力がMOSトランジスタ33,34を介してインバータ35に供
給される。

テストモードでのクロックTCKがローレベルになり、そ
の反転クロック▲▼がハイレベルになると、MOS
トランジスタ40がオンする。このため、インバータ35の
出力がインバータ38,MOSトランジスタ40を介してインバ
ータ35に帰還され、反転クロック▲▼がハイレベ
ルの間、節点のデータが保持される。従って、出力端
子39からは、第４図Ｊに示すように、入力データTD
_1n（TD₁₀,TD₁₁,TD₁₂,……）が１クロック遅延されたデ
ータが出力される。

c.テスト機能を有する集積回路以上のように構成された２ポートフリップフロップを用
いて第５図に示すようなテスト機能を有する集積回路を
実現できる。

ディジタル回路は、基本的にフリップフロップと組合わ
せゲート回路とにより構成される。第５図において、F
1,F2,F3が夫々２ポートフリップフロップを示し、G1,G
2,G3が夫々組合わせゲート回路を示すものである。２ポ
ートフリップフロップとしては、前述の第１図及び第３
図に示す構成のものが用いられる。組合わせゲート回路
G1,G2,G3には、他の論理ゲートの出力が供給されてい
る。

２ポートフリップフロップF1のデータ入力端子には、組
合わせゲート回路G1の出力が供給され、２ポートフリッ
プフロップF2のデータ入力端子には、組合わせゲート回
路G2の出力が供給され、２ポートフリップフロップF3の
入力端子には、組合わせゲート回路G3の出力が供給され
る。また、２ポートフリップフロップF1のテスト用のデ
ータ入力端子には、入力端子51からテストデータTDが供
給され、２ポートフリップフロップF2のテスト用データ
入力端子には、２ポートフリップフロップF1の出力が供
給され、２ポートフリップフロップF3のテスト用データ
入力端子には、２ポートフリップフロップF2の出力が供
給される。２ポートフリップフロップF1,F2,F3のクロッ
ク入力端子には、クロック入力端子52からクロックNCK
が供給される。２ポートフリップフロップF1,F2,F3のテ
スト用のクロック入力端子には、テスト用のクロックTC
Kが供給される。

通常の使用状態では、クロック入力端子53にハイレベル
が供給され、ノーマルモードに設定される。クロック入
力端子52にクロックが供給されると、２ポートフリップ
フロップF1,F2,F3が夫々組合わせゲート回路G1,G2,G3に
対するＤフリップフロップとして動作する。

動作試験を行う場合には、クロック入力端子52にハイレ
ベルが供給され、テストモードに設定される。クロック
入力端子53にテスト用のクロックTCKが供給されると、
２ポートフリップフロップF1の出力が組合わせゲート回
路を介さずに２ポートフリップフロップF2に転送され、
２ポートフリップフロップF2の出力が組合わせゲート回
路を介さずに２ポートフリップフロップF3に転送され、
２ポートフリップフロップF1〜F3がシフトレジスタとし
て機能される。このように、２ポートフリップフロップ
F1〜F3がシフトレジスタとして機能するので、入力端子
51からのテスト用のデータTDにより、２ポートフリップ
フロップF1〜F3を任意の状態に設定できる。

このように、テストモードでは２ポートフリップフロッ
プF1〜F3がシフトレジスタとして機能されるので、スキ
ャンパス試験法を用いて集積回路の試験を行える。

スキャンパス試験法では、以下のステップが繰り返され
てLSIの試験がなされる。

先ず、集積回路の動作モードがテストモードに設定さ
れ、入力端子51からデータが与えられる。このデータが
内部のフリップフロップF1〜F3に転送され、各フリップ
フロップF1〜F3の状態が設定される。次に、集積回路の
動作モードがノーマルモードに設定され、内部のゲート
回路G1〜G3の出力がフリップフロップF1〜F3に取り込ま
れる。そして、集積回路の動作モードがテストモードに
設定され、各フリップフロップF1〜F3の出力が出力端子
54から取り出される。出力端子54から取り出される出力
データと期待値とが比較され、その良否が判定される。

〔発明の効果〕

この発明に依れば、ノーマルモードでは各組合わせゲー
ト回路に対するフリップフロップとして機能し、テスト
モードでは、シフトレジスタとして機能する２ポートフ
リップフロップを、入力データ及び入力クロックを選択
するセレクタを用いず、簡単な構成で実現できる。この
ため、スキャンパス試験法を用いて試験を行うことがで
きるテスト機能を有する集積回路を、回路規模を増大さ
せずに実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例における２ポートフリップ
フロップの一例の接続図、第２図はこの発明の一実施例
における２ポートフリップフロップの説明に用いるタイ
ミングチャート、第３図はこの発明の一実施例における
２ポートフリップフロップの他の例の接続図、第４図は
この発明の一実施例における２ポートフリップフロップ
の他の例の説明に用いるタイミングチャート、第５図は
この発明の一実施例の説明に用いるブロック図、第６図
は従来の２ポートフリップフロップの一例のブロック図
である。図面における主要な符号の説明 1,21:ノーマルモードのデータ入力端子、2,22:テストモ
ードのデータの入力端子、5,25,43:ノーマルモードの反
転クロック入力端子、6,26,42:テストモードの反転クロ
ック入力端子、10,31,37:ノーマルモードのクロック入
力端子、11,32,36:テストモードのクロック入力端子、1
3,39:出力端子、G1,G2,G3:組合わせゲート回路、F1,F2,
F3:2ポートフリップフロップ。

Claims

【特許請求の範囲】

【請求項１】一端が第１の入力端子に結合された、第１
のクロック制御信号により導通が制御される第１のスイ
ッチ手段と、一端が第２の入力端子に結合された、第２のクロック制
御信号により導通が制御される第２のスイッチ手段と、上記第１のスイッチ手段の他端と、上記第２のスイッチ
手段の他端が共通接続された第１のノードと、上記第１のノードを入力端子とする第１のレジスタ手段
と、上記第１のレジスタ手段の出力信号を入力とする第２の
レジスタ手段とからなり、上記第１のレジスタ手段は第１の増幅回路と第３のスイ
ッチ手段が縦続接続されて構成され、該第３のスイッチ
手段は、上記第１のスイッチ手段が導通している期間に
遮断され、上記第１のスイッチ手段が遮断している期間
に導通するように制御され、上記第２のレジスタ手段は、第２の増幅回路と第４のス
イッチ手段が縦続接続されて構成され、該第４のスイッ
チ手段は、上記第２のスイッチ手段が導通している期間
に遮断され、上記第２のスイッチ手段が遮断している期
間に導通するように制御され、上記第１のスイッチ手段と上記第２のスイッチ手段は、
一方がクロックにより開閉制御している期間に、他方を
遮断するように制御することを特徴とするフリップフロ
ップ回路。
【請求項２】上記第１のレジスタ手段が、上記第１のス
イッチ手段及び上記第２のスイッチ手段の非導通期間
に、出力から入力に正帰還ループを設けたことを特徴と
する特許請求の範囲第１項記載のフリップフロップ回
路。
【請求項３】上記第２のレジスタ手段が、第３のスイッ
チ手段又は第４のスイッチ手段の非導通期間に、出力か
ら入力に正帰還ループを設けたことを特徴とする、特許
請求の範囲第１項記載のフリップフロップ回路。