JPH07122959B2 - ディジタルｉ／ｏインターフェイス - Google Patents
ディジタルｉ／ｏインターフェイスInfo
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- JPH07122959B2 JPH07122959B2 JP2250996A JP25099690A JPH07122959B2 JP H07122959 B2 JPH07122959 B2 JP H07122959B2 JP 2250996 A JP2250996 A JP 2250996A JP 25099690 A JP25099690 A JP 25099690A JP H07122959 B2 JPH07122959 B2 JP H07122959B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- synchronization
- master clock
- frequency
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、ディジタルI/Oインターフェイスに係り、特
には、ディジタルシステムにおけるサンプリング信号の
周波数判別と周波数切換えのための技術に関する。
には、ディジタルシステムにおけるサンプリング信号の
周波数判別と周波数切換えのための技術に関する。
＜従来の技術＞ 例えばDAT（ディジタルオーディオテープレコーダ）に
おいてダビングを行う場合、CD（コンパクトディスク）
や他のDATなどの信号源より入力したディジタル入力信
号を記録側DATに伝送するに際しては、信号源のサンプ
リング周波数と同一のサンプリング周波数のもとでディ
ジタル入力信号を伝送し記録する必要がある。
おいてダビングを行う場合、CD（コンパクトディスク）
や他のDATなどの信号源より入力したディジタル入力信
号を記録側DATに伝送するに際しては、信号源のサンプ
リング周波数と同一のサンプリング周波数のもとでディ
ジタル入力信号を伝送し記録する必要がある。
ところが、サンプリング周波数は記録媒体によって異な
り、DATのテープでは48KHz、32KHz、44.1KHzが用いら
れ、CDでは44.1KHzが用いられる。このため、記録側DAT
においては、記録媒体によってディジタル入力信号のサ
ンプリング周波数が変わるたびに、それに対応したサン
プリング周波数を設定する必要がある。
り、DATのテープでは48KHz、32KHz、44.1KHzが用いら
れ、CDでは44.1KHzが用いられる。このため、記録側DAT
においては、記録媒体によってディジタル入力信号のサ
ンプリング周波数が変わるたびに、それに対応したサン
プリング周波数を設定する必要がある。
このような機能を有するディジタルI/Oインターフェイ
スの従来例を第５図に示す。
スの従来例を第５図に示す。
同図において、２はPLL（Phase Locked Loop）回路、４
は復調回路、６は同期検出回路、８は同期エラー検出回
路、10はマイクロコンピュータ、12は発振周波数切換回
路、14a,14bは発振周波数が互いに異なる第１および第
２の振動子（水晶発振子など）である。
は復調回路、６は同期検出回路、８は同期エラー検出回
路、10はマイクロコンピュータ、12は発振周波数切換回
路、14a,14bは発振周波数が互いに異なる第１および第
２の振動子（水晶発振子など）である。
PLL回路２はVCO（電圧制御発振回路）を内蔵しており、
このVCOには、第１または第２の振動子14a,14bのうちい
ずれか一方が発振周波数切換回路12における切換スイッ
チを介して接続される。
このVCOには、第１または第２の振動子14a,14bのうちい
ずれか一方が発振周波数切換回路12における切換スイッ
チを介して接続される。
VCOは、第１の振動子14aに接続されているときは、その
発振周波数に基づいて決定された12.288MHz（これは第
１のサンプリング周波数Fs1である48KHzの逓倍周波数に
相当する）の第１のマスタクロック信号MC1を発振出力
し、第２の振動子14bに接続されているときは、その発
振周波数に基づいて決定された8.192MHz（これは第２の
サンプリング周波数Fs2である32KHzの逓倍周波数に相当
する）の第２のマスタクロック信号MC2を発振出力し、
各々を信号ラインl1を介して復調回路４と同期検出回路
６とに出力する。
発振周波数に基づいて決定された12.288MHz（これは第
１のサンプリング周波数Fs1である48KHzの逓倍周波数に
相当する）の第１のマスタクロック信号MC1を発振出力
し、第２の振動子14bに接続されているときは、その発
振周波数に基づいて決定された8.192MHz（これは第２の
サンプリング周波数Fs2である32KHzの逓倍周波数に相当
する）の第２のマスタクロック信号MC2を発振出力し、
各々を信号ラインl1を介して復調回路４と同期検出回路
６とに出力する。
復調回路４は、分周回路と演算回路とを内蔵している。
分周回路は、PLL回路２から入力した第１または第２の
マスタクロック信号MC1,MC2を各々分周して、その周波
数が第１または第２のサンプリングFs1,Fs2と等しくな
るべき第１または第２の分周マスタクロック信号に変換
する。
マスタクロック信号MC1,MC2を各々分周して、その周波
数が第１または第２のサンプリングFs1,Fs2と等しくな
るべき第１または第２の分周マスタクロック信号に変換
する。
演算回路は、分周回路から第１または第２の分周マスタ
クロック信号を入力するとともに、図示しない信号源よ
り信号ラインl2を介してディジタル入力信号DSを入力
し、第１の分周マスタクロック信号の周波数をディジタ
ル入力信号DSに含まれる第１のサンプリング周波数Fs1
と比較し、あるいは、第２の分周マスタクロック信号の
周波数を第２のサンプリング周波数Fs2と比較し、各々
の周波数差に対応した誤差信号ERを信号ラインl3を介し
てPLL回路２のVCOにフィードバックする。
クロック信号を入力するとともに、図示しない信号源よ
り信号ラインl2を介してディジタル入力信号DSを入力
し、第１の分周マスタクロック信号の周波数をディジタ
ル入力信号DSに含まれる第１のサンプリング周波数Fs1
と比較し、あるいは、第２の分周マスタクロック信号の
周波数を第２のサンプリング周波数Fs2と比較し、各々
の周波数差に対応した誤差信号ERを信号ラインl3を介し
てPLL回路２のVCOにフィードバックする。
PLL回路２は、フィードバックされた誤差信号ERに基づ
いてVCOが発振する第１または第２のマスタクロック信
号MC1,MC2の周波数をディジタル入力信号DSの第１また
は第２のサンプリング周波数Fs1,Fs2に各々正確に対応
した一定周波数に自己保持する。すなわち、第１または
第２の分周マスタクロック信号の周波数がそれぞれ第１
または第２のサンプリング周波数Fs1,Fs2に正確に一致
するように第１または第２のマスタクロック信号MC1,MC
2の周波数を決定する。
いてVCOが発振する第１または第２のマスタクロック信
号MC1,MC2の周波数をディジタル入力信号DSの第１また
は第２のサンプリング周波数Fs1,Fs2に各々正確に対応
した一定周波数に自己保持する。すなわち、第１または
第２の分周マスタクロック信号の周波数がそれぞれ第１
または第２のサンプリング周波数Fs1,Fs2に正確に一致
するように第１または第２のマスタクロック信号MC1,MC
2の周波数を決定する。
以下、説明を簡略化するため、第１または第２のマスタ
クロック信号MC1,MC2を総称するときはマスタクロック
信号MCと記載し、第１または第２のサンプリング周波数
Fs1,Fs2を総称するときはサンプリング周波数Fsと記載
する。
クロック信号MC1,MC2を総称するときはマスタクロック
信号MCと記載し、第１または第２のサンプリング周波数
Fs1,Fs2を総称するときはサンプリング周波数Fsと記載
する。
復調回路４は、ディジタル入力信号DSを復調し、その復
調ディジタル信号DS′を信号ラインl4を介して同期検出
回路６に出力する。同期検出回路６は、PLL回路２から
入力したマスタクロック信号MCに基づいて復調ディジタ
ル信号DS′に含まれている同期パターンを検出し、予め
特殊なパターンとして定められている３種類の基準の同
期パターンのいずれかと一致するときには、第４図に示
すように同期信号SYNを負のパルスの状態で信号ラインl
5を介して図示しない記録側DATにおける記録系に出力す
るとともに同期エラー検出回路８にも出力する。
調ディジタル信号DS′を信号ラインl4を介して同期検出
回路６に出力する。同期検出回路６は、PLL回路２から
入力したマスタクロック信号MCに基づいて復調ディジタ
ル信号DS′に含まれている同期パターンを検出し、予め
特殊なパターンとして定められている３種類の基準の同
期パターンのいずれかと一致するときには、第４図に示
すように同期信号SYNを負のパルスの状態で信号ラインl
5を介して図示しない記録側DATにおける記録系に出力す
るとともに同期エラー検出回路８にも出力する。
ディジタル入力信号DSが有する同期パターンを判定する
ための基準の同期パターンは、基準周期をＴ（＝1/Fs）
として、パターン要素“1T",“2T"および“3T"を適切に
組み合わせたものである。すなわち、第２図（ａ）〜
（ｃ）に示すように、それぞれ交互に“H",“L"を繰り
返す状態の「3T,1T,1T,3T」のパターンと、「3T,2T,1T,
2T」のパターンと、「3T,3T,1T,1T」のパターンとの３
種類のみである。
ための基準の同期パターンは、基準周期をＴ（＝1/Fs）
として、パターン要素“1T",“2T"および“3T"を適切に
組み合わせたものである。すなわち、第２図（ａ）〜
（ｃ）に示すように、それぞれ交互に“H",“L"を繰り
返す状態の「3T,1T,1T,3T」のパターンと、「3T,2T,1T,
2T」のパターンと、「3T,3T,1T,1T」のパターンとの３
種類のみである。
これに対して、ディジタル入力信号DSのデータパターン
は、“1T"と“2T"とをさまざまに組み合わせたものとな
っている。
は、“1T"と“2T"とをさまざまに組み合わせたものとな
っている。
マスタクロック信号MCの周波数がディジタル入力信号DS
のサンプリング周波数Fsに対応しているとき、詳しく
は、PLL回路２が第１のマスタクロック信号MC1を出力し
ている状態で第１のサンプリング周波数Fs1のディジタ
ル入力信号DSを入力したとき、あるいは、PLL回路２が
第２のマスタクロック信号MC2を出力している状態で第
２のサンプリング周波数Fs2のディジタル入力信号DSを
入力したとき、同期パターンの検出が所定通りに行われ
るため、第４図（ａ）に示すように同期検出回路６から
一定周期で同期信号SYNが出力される。
のサンプリング周波数Fsに対応しているとき、詳しく
は、PLL回路２が第１のマスタクロック信号MC1を出力し
ている状態で第１のサンプリング周波数Fs1のディジタ
ル入力信号DSを入力したとき、あるいは、PLL回路２が
第２のマスタクロック信号MC2を出力している状態で第
２のサンプリング周波数Fs2のディジタル入力信号DSを
入力したとき、同期パターンの検出が所定通りに行われ
るため、第４図（ａ）に示すように同期検出回路６から
一定周期で同期信号SYNが出力される。
しかし、マスタクロック信号MCの周波数がサンプリング
周波数Fsに対応していないとき、すなわち、PLL回路２
が第１のマスタクロック信号MC1を出力している状態で
第２のサンプリング周波数Fs2のディジタル入力信号DS
を入力したとき、あるいは、PLL回路２が第２のマスタ
クロック信号MC2を出力している状態で第１のサンプリ
ング周波数Fs1のディジタル入力信号DSを入力したとき
には、同期パターンの検出が正常に行われなくなり、第
４図（ｂ）に示すように同期検出回路６から出力される
同期信号SYNに抜けが生じたり周期が乱れたりする。
周波数Fsに対応していないとき、すなわち、PLL回路２
が第１のマスタクロック信号MC1を出力している状態で
第２のサンプリング周波数Fs2のディジタル入力信号DS
を入力したとき、あるいは、PLL回路２が第２のマスタ
クロック信号MC2を出力している状態で第１のサンプリ
ング周波数Fs1のディジタル入力信号DSを入力したとき
には、同期パターンの検出が正常に行われなくなり、第
４図（ｂ）に示すように同期検出回路６から出力される
同期信号SYNに抜けが生じたり周期が乱れたりする。
同期エラー検出回路８は、同期信号SYNをカウントして
おり、上記のような抜けや周期乱れのために一定時間内
に所定数の同期信号SYNが検出されないとき、換言すれ
ば、同期エラーを検出したときには、信号ラインl6を介
してマイクロコンピュータ10に対してマスタクロック信
号周波数を切り換えるべきことを要求する切換要求信号
REQを出力する。
おり、上記のような抜けや周期乱れのために一定時間内
に所定数の同期信号SYNが検出されないとき、換言すれ
ば、同期エラーを検出したときには、信号ラインl6を介
してマイクロコンピュータ10に対してマスタクロック信
号周波数を切り換えるべきことを要求する切換要求信号
REQを出力する。
マイクロコンピュータ10は、同期エラー検出回路８から
の切換要求信号REQを認識すると、信号ラインl7を介し
て発振周波数切換回路12に対し切換制御信号CCを出力す
る。発振周波数切換回路12は、切換制御信号CCを入力す
ると、切換スイッチを動作させて、PLL回路２に対し現
在接続されている振動子に代えて他方の振動子を接続す
る状態に切り換える。
の切換要求信号REQを認識すると、信号ラインl7を介し
て発振周波数切換回路12に対し切換制御信号CCを出力す
る。発振周波数切換回路12は、切換制御信号CCを入力す
ると、切換スイッチを動作させて、PLL回路２に対し現
在接続されている振動子に代えて他方の振動子を接続す
る状態に切り換える。
すなわち、信号源がサンプリング周波数の異なるものと
切り換えられたためにディジタル入力信号DSが第１のサ
ンプリング周波数Fs1（48KHz）に変化したにもかかわら
ず、PLL回路２が第２のサンプリング周波数Fs2（32KH
z）に対応した第２の振動子14bに接続されたままで第２
のマスタクロック信号MC2を出力し続けている結果、前
記の切換要求信号REQおよび切換制御信号CCが出力され
たときには、発振周波数切換回路12は第１のサンプリン
グ周波数Fs1に対応した第１の振動子14aをPLL回路２に
接続する状態に切り換える。
切り換えられたためにディジタル入力信号DSが第１のサ
ンプリング周波数Fs1（48KHz）に変化したにもかかわら
ず、PLL回路２が第２のサンプリング周波数Fs2（32KH
z）に対応した第２の振動子14bに接続されたままで第２
のマスタクロック信号MC2を出力し続けている結果、前
記の切換要求信号REQおよび切換制御信号CCが出力され
たときには、発振周波数切換回路12は第１のサンプリン
グ周波数Fs1に対応した第１の振動子14aをPLL回路２に
接続する状態に切り換える。
逆に、ディジタル入力信号DSが第２のサンプリング周波
数Fs2（32KHz）に変化したにもかかわらず、PLL回路２
が第１のサンプリング周波数Fs1（48KHz）に対応した第
１の振動子14aに接続されたままで第１のマスタクロッ
ク信号MC1を出力し続けている結果、前記の切換要求信
号REQおよび切換制御信号CCが出力されたときには、発
振周波数切換回路12は第２のサンプリング周波数Fs2に
対応した第２の振動子14bをPLL回路２に接続する状態に
切り換える。
数Fs2（32KHz）に変化したにもかかわらず、PLL回路２
が第１のサンプリング周波数Fs1（48KHz）に対応した第
１の振動子14aに接続されたままで第１のマスタクロッ
ク信号MC1を出力し続けている結果、前記の切換要求信
号REQおよび切換制御信号CCが出力されたときには、発
振周波数切換回路12は第２のサンプリング周波数Fs2に
対応した第２の振動子14bをPLL回路２に接続する状態に
切り換える。
このような振動子14a,14bの切り換えによって、マスタ
クロック信号MCが信号源切り換え後のディジタル入力信
号DSのサンプリング周波数Fsに同調したものとなり、同
期信号SYNの検出が正常に行われることになる。
クロック信号MCが信号源切り換え後のディジタル入力信
号DSのサンプリング周波数Fsに同調したものとなり、同
期信号SYNの検出が正常に行われることになる。
以上のように、従来のディジタルI/Oインターフェイス
においては、信号源のサンプリング周波数Fsが変化した
ときには、その変化に伴って発生する同期信号SYNの抜
けや周期乱れを検出し、その検出結果に基づいてマスタ
クロック信号MCの周波数を変化後のサンプリング周波数
Fsに対応したものに自動的に切り換えるようにしてあ
る。
においては、信号源のサンプリング周波数Fsが変化した
ときには、その変化に伴って発生する同期信号SYNの抜
けや周期乱れを検出し、その検出結果に基づいてマスタ
クロック信号MCの周波数を変化後のサンプリング周波数
Fsに対応したものに自動的に切り換えるようにしてあ
る。
＜発明が解決しようとする課題＞ しかしながら、従来のディジタルI/Oインターフェイス
では、信号源のサンプリング周波数が第２のサンプリン
グ周波数Fs2（32KHz）から第１のサンプリング周波数Fs
1（48KHz）に変化する場合には問題がないのであるが、
第１のサンプリング周波数Fs1（48KHz）から第２のサン
プリング周波数Fs2（32KHz）に変化した初期段階におい
ては、次のような不具合が発生するおそれがあることが
判った。
では、信号源のサンプリング周波数が第２のサンプリン
グ周波数Fs2（32KHz）から第１のサンプリング周波数Fs
1（48KHz）に変化する場合には問題がないのであるが、
第１のサンプリング周波数Fs1（48KHz）から第２のサン
プリング周波数Fs2（32KHz）に変化した初期段階におい
ては、次のような不具合が発生するおそれがあることが
判った。
第１のサンプリング周波数Fs1（48KHz）をもつ信号源か
ら第２のサンプリング周波数Fs2（32KHz）をもつ信号源
に変化した初期段階においては、PLL回路２から出力さ
れるマスタクロック信号MCは瞬時に第１のマスタクロッ
ク信号MC1から第２のマスタクロック信号MC2に切り換わ
るものではなく、依然として第１のマスタクロック信号
MC1を出力している状態にある。
ら第２のサンプリング周波数Fs2（32KHz）をもつ信号源
に変化した初期段階においては、PLL回路２から出力さ
れるマスタクロック信号MCは瞬時に第１のマスタクロッ
ク信号MC1から第２のマスタクロック信号MC2に切り換わ
るものではなく、依然として第１のマスタクロック信号
MC1を出力している状態にある。
このような状態では、通常であれば、すでに詳述したよ
うに同期信号SYNの抜けや周期乱れが生じ第２のマスタ
クロック信号MC2への切り換えが行われるのであるが、
パターン要素“2T"と“1T"との組み合わせからなるデー
タパターンの組み合わせ状態によっては、その切り換え
が行われなくなる場合がある。
うに同期信号SYNの抜けや周期乱れが生じ第２のマスタ
クロック信号MC2への切り換えが行われるのであるが、
パターン要素“2T"と“1T"との組み合わせからなるデー
タパターンの組み合わせ状態によっては、その切り換え
が行われなくなる場合がある。
それは、第３図（ａ）に示すように、相互に“H",“L"
を繰り返す状態でのデータパターン「2T,2T,1T,1T」の
場合である。
を繰り返す状態でのデータパターン「2T,2T,1T,1T」の
場合である。
すなわち、同期検出回路６において、変化後の32KHzの
“2T"および“1T"を、切り換え前の48KHzに対応した第
１のマスタクロック信号MC1に基づいて判別すると、48/
32＝1.5倍であることから、32KHzでの“2T"は“3T"と判
別される。また、32KHzでの“1T"は“1.5T"となるが、
これを判別処理では“1T"か“2T"と判別する。つまり、
変化後の32KHzでのデータパターン「2T,2T,1T,1T」は、
切り換え前の48KHzのもとでは、「3T,3T,1T,1T」または
「3T,3T,2T,2T」と判別する。
“2T"および“1T"を、切り換え前の48KHzに対応した第
１のマスタクロック信号MC1に基づいて判別すると、48/
32＝1.5倍であることから、32KHzでの“2T"は“3T"と判
別される。また、32KHzでの“1T"は“1.5T"となるが、
これを判別処理では“1T"か“2T"と判別する。つまり、
変化後の32KHzでのデータパターン「2T,2T,1T,1T」は、
切り換え前の48KHzのもとでは、「3T,3T,1T,1T」または
「3T,3T,2T,2T」と判別する。
このうち、後者のデータパターン「3T,3T,2T,2T」の場
合は問題がないのであるが、第３図（ｂ）に示す前者の
データパターン「3T,3T,1T,1T」の場合には、３種類の
基準の同期パターンのなかにこのデータパターンと同一
パターンのもの（第２図（ｃ））が存在しているため
に、同期検出回路６では、32KHzでのデータパターン「2
T,2T,1T,1T」を48KHzでの同期パターン「3T,3T,1T,1T」
と誤判定してしまい、同期検出回路６から記録側DATの
記録系および同期エラー検出回路８に対して同期信号SY
Nをあたかも正常なものとして出力してしまうことにな
る。
合は問題がないのであるが、第３図（ｂ）に示す前者の
データパターン「3T,3T,1T,1T」の場合には、３種類の
基準の同期パターンのなかにこのデータパターンと同一
パターンのもの（第２図（ｃ））が存在しているため
に、同期検出回路６では、32KHzでのデータパターン「2
T,2T,1T,1T」を48KHzでの同期パターン「3T,3T,1T,1T」
と誤判定してしまい、同期検出回路６から記録側DATの
記録系および同期エラー検出回路８に対して同期信号SY
Nをあたかも正常なものとして出力してしまうことにな
る。
そして、このようなデータパターン「2T,2T,1T,1T」が
繰り返し入力され、一定時間内の同期信号SYNのカウン
ト数が所定数に達する状態が続いた場合には、同期エラ
ー検出回路８によるマイクロコンピュータ10に対する切
換要求信号REQの出力が行われず、したがって、発振周
波数切換回路12の切換え動作も行われず、PLL回路２に
は第１のサンプリング周波数Fs1（48KHz）に対応した第
１の振動子14aが接続されたままとなり、PLL回路２は第
１のマスタクロック信号MC1を出力し続けることにな
る。
繰り返し入力され、一定時間内の同期信号SYNのカウン
ト数が所定数に達する状態が続いた場合には、同期エラ
ー検出回路８によるマイクロコンピュータ10に対する切
換要求信号REQの出力が行われず、したがって、発振周
波数切換回路12の切換え動作も行われず、PLL回路２に
は第１のサンプリング周波数Fs1（48KHz）に対応した第
１の振動子14aが接続されたままとなり、PLL回路２は第
１のマスタクロック信号MC1を出力し続けることにな
る。
このように、信号源が第１のサンプリング周波数Fs1（4
8KHz）のものから第２のサンプリング周波数Fs2（32KH
z）のものに変化したにもかかわらず、PLL回路２からの
マスタクロック信号MCは第１のサンプリング周波数Fs1
（48KHz）に対応した第１のマスタクロック信号MC1のま
まとなるため、記録系に対しては、同期パターンのタイ
ミングではなくデータパターンのタイミングで同期信号
SYNが出力されることとなり、ディジタル入力信号DSの
記録が全くでたらめなものとなってしまう。
8KHz）のものから第２のサンプリング周波数Fs2（32KH
z）のものに変化したにもかかわらず、PLL回路２からの
マスタクロック信号MCは第１のサンプリング周波数Fs1
（48KHz）に対応した第１のマスタクロック信号MC1のま
まとなるため、記録系に対しては、同期パターンのタイ
ミングではなくデータパターンのタイミングで同期信号
SYNが出力されることとなり、ディジタル入力信号DSの
記録が全くでたらめなものとなってしまう。
本発明は、このような事情に鑑みて創案されたものであ
って、信号源がサンプリング周波数の異なるものに変化
したとき、その変化を確実に検出して、マスタクロック
信号を変化後のサンプリング周波数に的確にマッチング
した周波数に切り換えることができるようにすることを
目的とする。
って、信号源がサンプリング周波数の異なるものに変化
したとき、その変化を確実に検出して、マスタクロック
信号を変化後のサンプリング周波数に的確にマッチング
した周波数に切り換えることができるようにすることを
目的とする。
＜課題を解決するための手段＞ 本発明は、このような目的を達成するために、次のよう
な構成をとる。
な構成をとる。
すなわち、本発明は、サンプリング周波数を異にする複
数の信号源から時間をおいて個別的に入力されるディジ
タル入力信号の各サンプリング周波数に対応した周波数
のマスタクロック信号を個別的に生成する手段と、前記
マスタクロック信号に基づいて前記ディジタル入力信号
に含まれる同期パターンが基準の同期パターンと一致す
るかどうかを判別し一致するときに同期信号を抽出する
手段と、信号源の変化に伴うサンプリング周波数の変化
によって同期信号の抽出が異常となったときにマスタク
ロック信号の周波数を変化後のサンプリング周波数に対
応した状態に切り換える手段とを備えたディジタルI/O
インターフェイスにおいて、前記ディジタル入力信号に
含まれる同期パターンに前記基準の同期パターンを構成
するパターン要素以外のパターン要素が存在するかどう
かを判別しその存在を判別したときに前記マスタクロッ
ク信号の周波数を切り換える手段を備えたことを特徴と
するものである。
数の信号源から時間をおいて個別的に入力されるディジ
タル入力信号の各サンプリング周波数に対応した周波数
のマスタクロック信号を個別的に生成する手段と、前記
マスタクロック信号に基づいて前記ディジタル入力信号
に含まれる同期パターンが基準の同期パターンと一致す
るかどうかを判別し一致するときに同期信号を抽出する
手段と、信号源の変化に伴うサンプリング周波数の変化
によって同期信号の抽出が異常となったときにマスタク
ロック信号の周波数を変化後のサンプリング周波数に対
応した状態に切り換える手段とを備えたディジタルI/O
インターフェイスにおいて、前記ディジタル入力信号に
含まれる同期パターンに前記基準の同期パターンを構成
するパターン要素以外のパターン要素が存在するかどう
かを判別しその存在を判別したときに前記マスタクロッ
ク信号の周波数を切り換える手段を備えたことを特徴と
するものである。
＜作用＞ 本発明の上記構成による作用は、次のとおりである。
ディジタル入力信号のサンプリング周波数が変化した結
果、ディジタル入力信号に含まれる同期パターンが基準
の同期パターンと一致せず同期信号の検出が異常となっ
たときには、従来例と同様に、変化後のサンプリング周
波数に対応するようにマスタクロック信号の周波数を自
動的に切り換える。
果、ディジタル入力信号に含まれる同期パターンが基準
の同期パターンと一致せず同期信号の検出が異常となっ
たときには、従来例と同様に、変化後のサンプリング周
波数に対応するようにマスタクロック信号の周波数を自
動的に切り換える。
そして、サンプリング周波数の変化直後において、マス
タクロック信号の周波数がまだ切り換えられていない状
態で、変化後のディジタル入力信号に含まれるデータパ
ターンが切り換え前のマスタクロック信号の周波数にマ
ッチングしたために、そのデータパターンを、変化後の
ディジタル入力信号に含まれ基準の同期パターンと一致
する同期パターンと誤って判定した場合であっても、デ
ィジタル入力信号に含まれる同期パターンに基準のパタ
ーン要素以外のパターン要素が存在することの判別を通
じて、前記同様にマスタクロック信号の周波数を変化後
のサンプリング周波数に対応した状態に自動的に切り換
えることができる。
タクロック信号の周波数がまだ切り換えられていない状
態で、変化後のディジタル入力信号に含まれるデータパ
ターンが切り換え前のマスタクロック信号の周波数にマ
ッチングしたために、そのデータパターンを、変化後の
ディジタル入力信号に含まれ基準の同期パターンと一致
する同期パターンと誤って判定した場合であっても、デ
ィジタル入力信号に含まれる同期パターンに基準のパタ
ーン要素以外のパターン要素が存在することの判別を通
じて、前記同様にマスタクロック信号の周波数を変化後
のサンプリング周波数に対応した状態に自動的に切り換
えることができる。
＜実施例＞ 以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は本発明の一実施例に係るディジタルI/Oインタ
ーフェイスの電気的構成を示すブロック線図である。
ーフェイスの電気的構成を示すブロック線図である。
２はVCOを内蔵したPLL回路、４は分周回路および演算回
路を内蔵した復調回路、６は同期検出回路、８は同期エ
ラー検出回路、10はマイクロコンピュータ、12は切換ス
イッチを有する発振周波数切換回路、14aは第１の振動
子（水晶発振子）、14bは第２の振動子、l1〜l7は各信
号ライン、MC1は第１のマスタクロック信号、MC2は第２
のマスタクロック信号、DSはディジタル入力信号、Fs1
は第１のサンプリング周波数、Fs2は第２のサンプリン
グ周波数、DS′は復調ディジタル信号、SYNは同期信
号、REQは切換要求信号、CCは切換制御信号であり、そ
れらの構成ならびに動作については従来例と同様である
ので、符号名称のみを記載し、説明を省略する。
路を内蔵した復調回路、６は同期検出回路、８は同期エ
ラー検出回路、10はマイクロコンピュータ、12は切換ス
イッチを有する発振周波数切換回路、14aは第１の振動
子（水晶発振子）、14bは第２の振動子、l1〜l7は各信
号ライン、MC1は第１のマスタクロック信号、MC2は第２
のマスタクロック信号、DSはディジタル入力信号、Fs1
は第１のサンプリング周波数、Fs2は第２のサンプリン
グ周波数、DS′は復調ディジタル信号、SYNは同期信
号、REQは切換要求信号、CCは切換制御信号であり、そ
れらの構成ならびに動作については従来例と同様である
ので、符号名称のみを記載し、説明を省略する。
本実施例において、従来例と異なっている構成は、復調
回路４と同期エラー検出回路８との間に不正同期検出回
路16を介在させた点である。
回路４と同期エラー検出回路８との間に不正同期検出回
路16を介在させた点である。
この不正同期検出回路16は、ディジタル入力信号DSに含
まれる同期パターンに基準の同期パターンを構成してい
るパターン要素“1T",“2T"および“3T"以外のパターン
要素が存在するかどうかを、PLL回路２から信号ラインl
1を介して入力したマスタクロック信号MCに基づいて判
別し、それが存在するときは不正同期信号IJUを信号ラ
インl8を介して同期エラー検出回路８に出力するもので
ある。
まれる同期パターンに基準の同期パターンを構成してい
るパターン要素“1T",“2T"および“3T"以外のパターン
要素が存在するかどうかを、PLL回路２から信号ラインl
1を介して入力したマスタクロック信号MCに基づいて判
別し、それが存在するときは不正同期信号IJUを信号ラ
インl8を介して同期エラー検出回路８に出力するもので
ある。
前出の＜解決すべき課題＞の項で述べたように、第１の
サンプリング周波数Fs1（48KHz）から第２のサンプリン
グ周波数Fs2（32KHz）に変化した初期段階においては、
未だPLL回路２からのマスタクロック信号MCが第２のマ
スタクロック信号MC2に切り換わっていないために、同
期検出回路６において、第３図に示すように、ディジタ
ル入力信号DSに含まれるデータパターン「2T,2T,1T,1
T」が切り換え前の48KHzに対応した第１のマスタクロッ
ク信号MC1のもとで「3T,3T,1T,1T」となり、これが３種
類の基準の同期パターンの１つとして誤判定され、同期
信号SYNが同期エラー検出回路８に出力されることがあ
る。
サンプリング周波数Fs1（48KHz）から第２のサンプリン
グ周波数Fs2（32KHz）に変化した初期段階においては、
未だPLL回路２からのマスタクロック信号MCが第２のマ
スタクロック信号MC2に切り換わっていないために、同
期検出回路６において、第３図に示すように、ディジタ
ル入力信号DSに含まれるデータパターン「2T,2T,1T,1
T」が切り換え前の48KHzに対応した第１のマスタクロッ
ク信号MC1のもとで「3T,3T,1T,1T」となり、これが３種
類の基準の同期パターンの１つとして誤判定され、同期
信号SYNが同期エラー検出回路８に出力されることがあ
る。
そして、この場合には、同期信号SYNの抜けや周期乱れ
を原因とする切換要求信号REQはマイクロコンピュータ1
0に対して出力されない。
を原因とする切換要求信号REQはマイクロコンピュータ1
0に対して出力されない。
しかし、データパターン「2T,2T,1T,1T」が「3T,3T,1T,
1T」となるとき、第２図（ｃ）の同期パターン「3T,3T,
1T,1T」は、同図（ｄ）のように「4T,4T,1T,1T」とな
る。ところが、このようなパターン「4T,4T,1T,1T」に
おけるパターン要素“4T“は、正常な同期検出が行われ
ているときには本来存在しないものである。
1T」となるとき、第２図（ｃ）の同期パターン「3T,3T,
1T,1T」は、同図（ｄ）のように「4T,4T,1T,1T」とな
る。ところが、このようなパターン「4T,4T,1T,1T」に
おけるパターン要素“4T“は、正常な同期検出が行われ
ているときには本来存在しないものである。
不正同期検出回路16は、この本来は存在しないパターン
要素“4T"を検出すると、信号ラインl8を介して同期エ
ラー検出回路８に対して不正同期信号IJUを出力し、同
期エラー検出回路８は、この不正同期信号IJUに基づい
てマイクロコンピュータ10に対し切換要求信号REQを出
力する。
要素“4T"を検出すると、信号ラインl8を介して同期エ
ラー検出回路８に対して不正同期信号IJUを出力し、同
期エラー検出回路８は、この不正同期信号IJUに基づい
てマイクロコンピュータ10に対し切換要求信号REQを出
力する。
その結果、マイクロコンピュータ10から発振周波数切換
回路12に対して切換制御信号CCが出力され、発振周波数
切換回路12は、切換スイッチを動作して現在接続されて
いる第１の振動子14aに代えて第２の振動子14bをPLL回
路２に接続し、PLL回路２から第２のサンプリング周波
数Fs2（32KHz）に対応した第２のマスタクロック信号MC
2を出力させる。これによって、所期通りの周波数のも
とで同期信号SYNが抽出されることになるため、この同
期信号SYNに基づいてディジタル入力信号DSを正確に記
録することができるようになる。
回路12に対して切換制御信号CCが出力され、発振周波数
切換回路12は、切換スイッチを動作して現在接続されて
いる第１の振動子14aに代えて第２の振動子14bをPLL回
路２に接続し、PLL回路２から第２のサンプリング周波
数Fs2（32KHz）に対応した第２のマスタクロック信号MC
2を出力させる。これによって、所期通りの周波数のも
とで同期信号SYNが抽出されることになるため、この同
期信号SYNに基づいてディジタル入力信号DSを正確に記
録することができるようになる。
＜発明の効果＞ 本発明によれば、次の効果が発揮される。
信号源の変化に伴うディジタル入力信号のサンプリング
周波数の変化直後において、マスタクロック信号の周波
数がまだ切り換えられていない状態で、変化後のディジ
タル入力信号に含まれるデータパターンが切り換え前の
マスタクロック信号の周波数にマッチングしたために、
そのデータパターンを、変化後のディジタル入力信号に
含まれ基準の同期パターンと一致するものとして誤判定
した場合であっても、ディジタル入力信号に含まれる同
期パターンに基準のパターン要素以外のパターン要素が
存在することの判別を通じて、マスタクロック信号の周
波数を変化後のサンプリング周波数に対応した状態に自
動的に切り換えることができる。
周波数の変化直後において、マスタクロック信号の周波
数がまだ切り換えられていない状態で、変化後のディジ
タル入力信号に含まれるデータパターンが切り換え前の
マスタクロック信号の周波数にマッチングしたために、
そのデータパターンを、変化後のディジタル入力信号に
含まれ基準の同期パターンと一致するものとして誤判定
した場合であっても、ディジタル入力信号に含まれる同
期パターンに基準のパターン要素以外のパターン要素が
存在することの判別を通じて、マスタクロック信号の周
波数を変化後のサンプリング周波数に対応した状態に自
動的に切り換えることができる。
そして、その結果として、所期通りの周波数のもとで同
期信号が正しく抽出されることになり、この同期信号に
基づいてディジタル入力信号を正確に記録することがで
きる。
期信号が正しく抽出されることになり、この同期信号に
基づいてディジタル入力信号を正確に記録することがで
きる。
第１図は本発明の一実施例に係るディジタルI/Oインタ
ーフェイスの電気的構成を示すブロック線図である。第
２図ないし第４図は実施例と従来例とに共通に使用され
る波形図で、第２図は同期パターンの波形図、第３図は
データパターンの波形図、第４図は同期信号の波形図で
ある。第５図は従来例に係るディジタルI/Oインターフ
ェイスの電気的構成を示すブロック線図である。 ２……マスタクロック信号の生成手段としてのPLL回
路、４……復調回路、６……同期信号の抽出手段として
の同期検出回路、８……同期信号の抽出異常を判定した
ときのマスタクロック信号周波数の切換手段の一要素と
しての同期エラー検出回路、10……前記切換手段の一要
素としてのマイクロコンピュータ、12……前記切換手段
の一要素としての発振周波数切換回路、14a……第１の
振動子、14b……第２の振動子、16……基準のパターン
要素以外のパターン要素を判定したときにマスタクロッ
ク信号周波数を切り換える手段としての不正同期検出回
路、MC1,MC2……マスタクロック信号、DS……ディジタ
ル入力信号、Fs1,Fs2……サンプリング周波数、SYN……
同期信号、REQ……切換要求信号、CC……切換制御信
号、IJU……不正同期信号
ーフェイスの電気的構成を示すブロック線図である。第
２図ないし第４図は実施例と従来例とに共通に使用され
る波形図で、第２図は同期パターンの波形図、第３図は
データパターンの波形図、第４図は同期信号の波形図で
ある。第５図は従来例に係るディジタルI/Oインターフ
ェイスの電気的構成を示すブロック線図である。 ２……マスタクロック信号の生成手段としてのPLL回
路、４……復調回路、６……同期信号の抽出手段として
の同期検出回路、８……同期信号の抽出異常を判定した
ときのマスタクロック信号周波数の切換手段の一要素と
しての同期エラー検出回路、10……前記切換手段の一要
素としてのマイクロコンピュータ、12……前記切換手段
の一要素としての発振周波数切換回路、14a……第１の
振動子、14b……第２の振動子、16……基準のパターン
要素以外のパターン要素を判定したときにマスタクロッ
ク信号周波数を切り換える手段としての不正同期検出回
路、MC1,MC2……マスタクロック信号、DS……ディジタ
ル入力信号、Fs1,Fs2……サンプリング周波数、SYN……
同期信号、REQ……切換要求信号、CC……切換制御信
号、IJU……不正同期信号
Claims (1)
- 【請求項１】サンプリング周波数を異にする複数の信号
源から時間をおいて個別的に入力されるディジタル入力
信号の各サンプリング周波数に対応した周波数のマスタ
クロック信号を個別的に生成する手段と、 前記マスタクロック信号に基づいて前記ディジタル入力
信号に含まれる同期パターンが基準の同期パターンと一
致するかどうかを判別し一致するときに同期信号を抽出
する手段と、 信号源の変化に伴うサンプリング周波数の変化によって
同期信号の抽出が異常となったときにマスタクロック信
号の周波数を変化後のサンプリング周波数に対応した状
態に切り換える手段 とを備えたディジタルI/Oインターフェイスにおいて、 前記ディジタル入力信号に含まれる同期パターンに前記
基準の同期パターンを構成するパターン要素以外のパタ
ーン要素が存在するかどうかを判別しその存在を判別し
たときに前記マスタクロック信号の周波数を切り換える
手段 を備えたことを特徴とするディジタルI/Oインターフェ
イス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250996A JPH07122959B2 (ja) | 1990-09-19 | 1990-09-19 | ディジタルｉ／ｏインターフェイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250996A JPH07122959B2 (ja) | 1990-09-19 | 1990-09-19 | ディジタルｉ／ｏインターフェイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129067A JPH04129067A (ja) | 1992-04-30 |
| JPH07122959B2 true JPH07122959B2 (ja) | 1995-12-25 |
Family
ID=17216103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250996A Expired - Fee Related JPH07122959B2 (ja) | 1990-09-19 | 1990-09-19 | ディジタルｉ／ｏインターフェイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122959B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19632248C1 (de) * | 1996-08-09 | 1997-12-04 | Siemens Ag | Anzeigevorrichtung mit einer Recheneinheit zur Erkennung eines Reizsignals und Verfahren zum Erkennen eines Reizsignals |
-
1990
- 1990-09-19 JP JP2250996A patent/JPH07122959B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04129067A (ja) | 1992-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |