JPH0324818B2 - - Google Patents
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- JPH0324818B2 JPH0324818B2 JP57133105A JP13310582A JPH0324818B2 JP H0324818 B2 JPH0324818 B2 JP H0324818B2 JP 57133105 A JP57133105 A JP 57133105A JP 13310582 A JP13310582 A JP 13310582A JP H0324818 B2 JPH0324818 B2 JP H0324818B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- synchronization
- signal
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はフロツピデイスク装置等の読取り信号
を復調するに必要な同期信号を再生するフエー
ズ・ロツク・ループ（PLL：位相同期）回路の
改良に関する。
を復調するに必要な同期信号を再生するフエー
ズ・ロツク・ループ（PLL：位相同期）回路の
改良に関する。
(b) 技術の背景
従来よりフロツピデイスク等における同期信号
は記録データを磁気ヘツドで読取り増幅されたア
ナログ波形をデイジタル化して復調し、データ中
より抽出した同期クロツク信号を基本としてデー
タの１，０を判定する。この場合データ中より同
期クロツク信号を抽出形成するためにPLL回路
が用いられている。
は記録データを磁気ヘツドで読取り増幅されたア
ナログ波形をデイジタル化して復調し、データ中
より抽出した同期クロツク信号を基本としてデー
タの１，０を判定する。この場合データ中より同
期クロツク信号を抽出形成するためにPLL回路
が用いられている。
(c) 従来技術と問題点
通常フロツピデイスク等における入力データ形
式は第１図ａ，ｂ，ｃに示すように、各データの
前後には、前部の継目フイールド（GAP）に続
くデータの頭出し部分として同期フイールド
（SYN）が構成されている。SYNは例えば48ビ
ツトの０の連続が記録されており、後述するデー
タビツトを全く含まない同期ビツトだけの領域で
ある。後続の情報フイールド（DATA）は同期
ビツトとデータビツトで構成されている。
DATAはSYNに比較してデータビツトが最大に
挿入されるオール１のとき２倍の周波数となる。
尚アドレスマークは、続く信号がデータフイール
ドであることを標示する特殊なパターンを持つた
信号である。従つて入力データによつて同期クロ
ツク信号を抽出形成するに際してはDATAに先
行するSYNでPLL回路を同期クロツクに引込む
ように動作させ、PLL回路が一旦ロツクすれば
同一の繰返し周波数で後述する同期ビツトとその
中間のデータビツトを含むDATAによつて同期
保持を続けるよう作動し、DATAが続く間同期
ビツト＋データビツト即ち同期ビツトの２倍の周
波数に同期したクロツク信号が絶えずPLL回路
の出力から得られる。PLL回路に入力される
DATAにおけるデータビツトの位相がくずれて
も、PLL回路のロツクレンジ内であれば同期し
たクロツクは脱れることなく再生する。PLL回
路への入力データは繰返し周期が一定の同期ビツ
トと情報の内容に従つて変化するデータビツトに
より構成されているので前述の２倍の周波数は常
に不定の歯抜けがあり、歯抜けの位置ではPLL
回路を構成する電圧制御発振器（VCO）が位相
比較で入力される直前の制御電圧がそのまゝ保持
されていて、その電圧に対応する周波数を保つて
発振即ち同期を保持する。フロツピデイスク等に
おける入力データ形式は読出しを開始する位置か
ら予め同期信号が得られず、入力データの任意位
置から読出しを開始するので通常PLL回路は
SYNを検出して同期動作を開始しDATAを読み
始める迄に同期動作を終る必要がある。そしてこ
のため単一の機能だけではSYNからDATAにか
けて完全な同期動作が得られないので従来より複
数の機能を組合せ例えばカウンタリセツト方式に
よるデジタルPLL（CTR PLL）、周波数位相比較
器（FPC）および位相比較器（PC）を順次切換
えて再生同期クロツク信号（PCLK）を得るよう
に構成されている。
式は第１図ａ，ｂ，ｃに示すように、各データの
前後には、前部の継目フイールド（GAP）に続
くデータの頭出し部分として同期フイールド
（SYN）が構成されている。SYNは例えば48ビ
ツトの０の連続が記録されており、後述するデー
タビツトを全く含まない同期ビツトだけの領域で
ある。後続の情報フイールド（DATA）は同期
ビツトとデータビツトで構成されている。
DATAはSYNに比較してデータビツトが最大に
挿入されるオール１のとき２倍の周波数となる。
尚アドレスマークは、続く信号がデータフイール
ドであることを標示する特殊なパターンを持つた
信号である。従つて入力データによつて同期クロ
ツク信号を抽出形成するに際してはDATAに先
行するSYNでPLL回路を同期クロツクに引込む
ように動作させ、PLL回路が一旦ロツクすれば
同一の繰返し周波数で後述する同期ビツトとその
中間のデータビツトを含むDATAによつて同期
保持を続けるよう作動し、DATAが続く間同期
ビツト＋データビツト即ち同期ビツトの２倍の周
波数に同期したクロツク信号が絶えずPLL回路
の出力から得られる。PLL回路に入力される
DATAにおけるデータビツトの位相がくずれて
も、PLL回路のロツクレンジ内であれば同期し
たクロツクは脱れることなく再生する。PLL回
路への入力データは繰返し周期が一定の同期ビツ
トと情報の内容に従つて変化するデータビツトに
より構成されているので前述の２倍の周波数は常
に不定の歯抜けがあり、歯抜けの位置ではPLL
回路を構成する電圧制御発振器（VCO）が位相
比較で入力される直前の制御電圧がそのまゝ保持
されていて、その電圧に対応する周波数を保つて
発振即ち同期を保持する。フロツピデイスク等に
おける入力データ形式は読出しを開始する位置か
ら予め同期信号が得られず、入力データの任意位
置から読出しを開始するので通常PLL回路は
SYNを検出して同期動作を開始しDATAを読み
始める迄に同期動作を終る必要がある。そしてこ
のため単一の機能だけではSYNからDATAにか
けて完全な同期動作が得られないので従来より複
数の機能を組合せ例えばカウンタリセツト方式に
よるデジタルPLL（CTR PLL）、周波数位相比較
器（FPC）および位相比較器（PC）を順次切換
えて再生同期クロツク信号（PCLK）を得るよう
に構成されている。
ここでカウンタリセツト方式によるデジタル
PLLとは同期信号を計数する計数器で構成され
入力信号で計数器の状態をリセツトして入力信号
と同期をとるようにした回路である。
PLLとは同期信号を計数する計数器で構成され
入力信号で計数器の状態をリセツトして入力信号
と同期をとるようにした回路である。
第２図は従来におけるPLL回路のブロツク図
を示す。図において１は基準発振器例えば水晶発
振器（Ｘ−OSC）、２はカウンタリセツト方式に
よる位相同期器（CTR PLL）、３は周波数位相
比較器（FPC）、４は位相比較器（PC）、５はチ
ヤージポンプ（CP）、６は低域波器（LPF）、
７は電圧制御発振器（VCO）、８は分周器、９は
同期パターン検出器および１０は選択器（MPX）
である。CTR PLL２はVCO７等のアナログ回
路を含まず、モノステーブルマルチバイブレータ
（MM）、フリツプフロツプ（FF）およびその他
の論理回路より構成される位相比較器であり、他
の方式と比較して異常ロツクを起さない特徴を持
ちSYN領域のように規則的な信号には好適であ
るがジツタには弱いのでDATA領域のように不
規則な信号の読取りには向かない。Ｘ−OSC1の
発振周波数を予想されるRCLKの周波数に相互に
整数比値に設定し、入力データ（RDATAこの場
合はSYNおよびDATA領域の信号を指す）の
SYN信号との同期ロツクを容易にして早い同期
応答速度が得られるよう構成され、FPC３およ
びPC４が作動し難い領域をカバーして同期信号
を送出する。
を示す。図において１は基準発振器例えば水晶発
振器（Ｘ−OSC）、２はカウンタリセツト方式に
よる位相同期器（CTR PLL）、３は周波数位相
比較器（FPC）、４は位相比較器（PC）、５はチ
ヤージポンプ（CP）、６は低域波器（LPF）、
７は電圧制御発振器（VCO）、８は分周器、９は
同期パターン検出器および１０は選択器（MPX）
である。CTR PLL２はVCO７等のアナログ回
路を含まず、モノステーブルマルチバイブレータ
（MM）、フリツプフロツプ（FF）およびその他
の論理回路より構成される位相比較器であり、他
の方式と比較して異常ロツクを起さない特徴を持
ちSYN領域のように規則的な信号には好適であ
るがジツタには弱いのでDATA領域のように不
規則な信号の読取りには向かない。Ｘ−OSC1の
発振周波数を予想されるRCLKの周波数に相互に
整数比値に設定し、入力データ（RDATAこの場
合はSYNおよびDATA領域の信号を指す）の
SYN信号との同期ロツクを容易にして早い同期
応答速度が得られるよう構成され、FPC３およ
びPC４が作動し難い領域をカバーして同期信号
を送出する。
FPC３は後述するPC４の持つ位相比較機能の
他周波数比較機能を備え同期範囲が広い利点を持
ち、CP５，LPF６，VCO７および分周器８から
なる饋還ループによりPLL回路を構成する。
他周波数比較機能を備え同期範囲が広い利点を持
ち、CP５，LPF６，VCO７および分周器８から
なる饋還ループによりPLL回路を構成する。
FPC３はさらにRDATAに対しVCO７の分周
器８による１／ｎ分周信号の位相遅れ信号Ｕおよ
び位相進み信号Ｄの他、RDATAの周波数過多と
不足および歯抜けに対してそれぞれ位相遅れ信号
Ｕと進み信号Ｄを送出し、後続するCP５はイネ
ーブル端子に“１”が入力された作動状態におい
て遅れ信号Ｕ又は進み信号Ｄに比例した電圧に変
換し、この電圧はLPF６により高周波成分を除
かれてVCO７の制御端子に加えられる。LPF６
は併せて積分作用を持つ。
器８による１／ｎ分周信号の位相遅れ信号Ｕおよ
び位相進み信号Ｄの他、RDATAの周波数過多と
不足および歯抜けに対してそれぞれ位相遅れ信号
Ｕと進み信号Ｄを送出し、後続するCP５はイネ
ーブル端子に“１”が入力された作動状態におい
て遅れ信号Ｕ又は進み信号Ｄに比例した電圧に変
換し、この電圧はLPF６により高周波成分を除
かれてVCO７の制御端子に加えられる。LPF６
は併せて積分作用を持つ。
VCO７は位相差に比例したCP５からの制御信
号によつてFPC３の両入力信号RDATA、VCO
発振周波数×１／ｎの周波数および位相差が縮つ
て位相が一致する方向へ制御されるのでRDATA
中のSYNにおける同期ビツトの作成に適し、
DATA領域の歯抜け信号には不適である。PC４
は位相比較機能を備え、FPC３と同様CP５、
LPF６、VCOおよび分周器８からなる饋還ルー
プによりPLL回路を構成する。CP５のイネーブ
ル端子に“１”が入力されて作動状態となつたと
きLPF６の経由VCO７を作動せしめ、VCO７は
FPC３の両入力信号RDATA、VCO発振周波数
×２／ｎの周波数における位相差が縮まつて位相
が一致する方向へ制御される。PC４はFPC３と
比較して周波数差の識別機能はなく同期範囲は±
180゜と狭いが近接する位号に同期する特徴を有
し、±180°以上の位相差およびRDATAのDATA
領域信号のように歯抜けの信号には無判定とな
る。歯抜け部分についてはLPF６の積分作用に
より電圧を保持しRCLKを欠けることなく送出す
る。このRCLKは読み出し信号の打ち抜き、フロ
ツピー制御回路のクロツク等に使用される。この
ようにRDATAのSYN領域信号に最も適した
CTRPLL２、次に周波数識別機能を備えたFPC
３、同期範囲は狭いがジツタが多いあるいは歯抜
け等不規則な信号に適したPC４がある。
号によつてFPC３の両入力信号RDATA、VCO
発振周波数×１／ｎの周波数および位相差が縮つ
て位相が一致する方向へ制御されるのでRDATA
中のSYNにおける同期ビツトの作成に適し、
DATA領域の歯抜け信号には不適である。PC４
は位相比較機能を備え、FPC３と同様CP５、
LPF６、VCOおよび分周器８からなる饋還ルー
プによりPLL回路を構成する。CP５のイネーブ
ル端子に“１”が入力されて作動状態となつたと
きLPF６の経由VCO７を作動せしめ、VCO７は
FPC３の両入力信号RDATA、VCO発振周波数
×２／ｎの周波数における位相差が縮まつて位相
が一致する方向へ制御される。PC４はFPC３と
比較して周波数差の識別機能はなく同期範囲は±
180゜と狭いが近接する位号に同期する特徴を有
し、±180°以上の位相差およびRDATAのDATA
領域信号のように歯抜けの信号には無判定とな
る。歯抜け部分についてはLPF６の積分作用に
より電圧を保持しRCLKを欠けることなく送出す
る。このRCLKは読み出し信号の打ち抜き、フロ
ツピー制御回路のクロツク等に使用される。この
ようにRDATAのSYN領域信号に最も適した
CTRPLL２、次に周波数識別機能を備えたFPC
３、同期範囲は狭いがジツタが多いあるいは歯抜
け等不規則な信号に適したPC４がある。
一方同期パターン検出器９は第３図に示すＪ−
KFF１１、Ｄ−FF１２、ｎ進計数器１３、計数
タイマ１４およびENORよりなり、RDATA中
にあるSYN領域の同期ビツトが予定するRCLK
の２倍の周期を持ち且連続する性質を利用して
SYN領域の同期ビツトを検出し、予め設定した
連続回数だけ同期ビツトをｎ回例えば８回計数す
る毎に８同期ビツトを単位とした計数タイマ１４
を作動させて第４図ａ〜ｄに示す同期パターン検
出器８のタイムチヤートのように選択信号E1，
E2，E3を送出してCP５およびMPX１０をイネー
ブルおよび選択作動せしめる。従つて最も
RDATAのDATA領域における不規則なデータ
に適してはいるが例えば磁気記録体の回転速度あ
るいは磁気ヘツドに異常があつて、SYN領域の
読出しに際して同期ビツトの周波数および位相に
変動があつて希望する周波数以外にも同期してい
わゆる異常ロツクを起し易いPC４を第４図ｅに
示す分担領域のようにE2信号部分に、SYN領域
の同期ビツト例えば48ビツト中例えば８〜40ビツ
トの信号E1部分にFPC３を対応させ、SYNをさ
がすための領域にCTR PLL２を対応させて、同
期パターン検出器９による選択信号によりCTR
PLL２、FPC３およびPC４の順に作動せしめ
RCLKを得ていた。従来のこの順序選択する方法
は、何らかの原因でSYN領域が短かかつたりす
ると同期の引込みに失敗して正しい同期のRCLK
が得られない場合が存在する。理由としては
SYN領域の同期ビツトを探すために一定時間同
期ビツト“０”パターンが連続することを条件に
使つているため、その分だけ同期引込みに使うビ
ツト数が減つて了うからである。
KFF１１、Ｄ−FF１２、ｎ進計数器１３、計数
タイマ１４およびENORよりなり、RDATA中
にあるSYN領域の同期ビツトが予定するRCLK
の２倍の周期を持ち且連続する性質を利用して
SYN領域の同期ビツトを検出し、予め設定した
連続回数だけ同期ビツトをｎ回例えば８回計数す
る毎に８同期ビツトを単位とした計数タイマ１４
を作動させて第４図ａ〜ｄに示す同期パターン検
出器８のタイムチヤートのように選択信号E1，
E2，E3を送出してCP５およびMPX１０をイネー
ブルおよび選択作動せしめる。従つて最も
RDATAのDATA領域における不規則なデータ
に適してはいるが例えば磁気記録体の回転速度あ
るいは磁気ヘツドに異常があつて、SYN領域の
読出しに際して同期ビツトの周波数および位相に
変動があつて希望する周波数以外にも同期してい
わゆる異常ロツクを起し易いPC４を第４図ｅに
示す分担領域のようにE2信号部分に、SYN領域
の同期ビツト例えば48ビツト中例えば８〜40ビツ
トの信号E1部分にFPC３を対応させ、SYNをさ
がすための領域にCTR PLL２を対応させて、同
期パターン検出器９による選択信号によりCTR
PLL２、FPC３およびPC４の順に作動せしめ
RCLKを得ていた。従来のこの順序選択する方法
は、何らかの原因でSYN領域が短かかつたりす
ると同期の引込みに失敗して正しい同期のRCLK
が得られない場合が存在する。理由としては
SYN領域の同期ビツトを探すために一定時間同
期ビツト“０”パターンが連続することを条件に
使つているため、その分だけ同期引込みに使うビ
ツト数が減つて了うからである。
(d) 発明の目的
本発明の目的はこの欠点を除去するため回路構
成は同じであるがSYN領域の同期ビツトを探す
ときにはカウンタリセツト方式による位相同期器
（CTR PLL）を使うが同時に並行して周波数位
相比較器（FPC）を作動させて入力信号のSYN
領域が発見されて従来の切換時点迄に電圧発振器
（VCO）を含むFPCの同期動作を完成させてお
き、FPCに使つたVCOをそのまゝ引続いて従来
の切換時点ではFPCに切換えることなく同期分
担を位相比較器PCに切換えると共に同期出力信
号（RCLK）もPCに引継がれたVCOを利用す
る。そしてPCに切換えてFPCで中継する無駄な
時間を省略し同期能力の高いPCに分担させ、
FPCの周波数識別能力は先行させて制御した
VCOによつて得る手段を提供しようとするもの
である。
成は同じであるがSYN領域の同期ビツトを探す
ときにはカウンタリセツト方式による位相同期器
（CTR PLL）を使うが同時に並行して周波数位
相比較器（FPC）を作動させて入力信号のSYN
領域が発見されて従来の切換時点迄に電圧発振器
（VCO）を含むFPCの同期動作を完成させてお
き、FPCに使つたVCOをそのまゝ引続いて従来
の切換時点ではFPCに切換えることなく同期分
担を位相比較器PCに切換えると共に同期出力信
号（RCLK）もPCに引継がれたVCOを利用す
る。そしてPCに切換えてFPCで中継する無駄な
時間を省略し同期能力の高いPCに分担させ、
FPCの周波数識別能力は先行させて制御した
VCOによつて得る手段を提供しようとするもの
である。
(e) 発明の構成
そしてこの目的は入力信号と入力信号と同一ま
たは整数倍の周波数を持つ基準発振器出力信号を
比較するカウンタリセツト法による第１の位相比
較手段、該入力信号と電圧制御発振器の１／ｎ分
周出力信号を比較する第２の周波数位相比較手
段、該入力信号と該電圧制御発振器の２／ｎ分周
出力信号を比較する第３の位相比較手段および該
入力信号の同期導入部分における同期パターンを
検出する手段により予め設定した同期パターンの
計数位置において選択信号を送出し、第３の位相
比較手段を該電圧制御発振器に結合し且第３位相
比較手段による同期信号を選択して、同期パター
ンをさがすときは選択信号を停止して第１位相比
較手段による同期信号を選択すると共に第２の周
波数位相比較手段を第３位相比較手段に代えて該
電圧制御発振器と結合して待機させる手段を備え
てなり、入力信号の中からデータに先行する同期
パターンを検出し選択信号が得られる迄は第１位
相比較手段の出力信号を同期信号として選択出力
しつゝ第２周波数位相比較手段は入力信号により
該電圧制御発振器を周波数位相制御して準備せし
め、選択信号の立上りによつて第３位相比較手段
に該電圧制御発振器を切換えて引継ぐと同時に、
出力する同期信号も第１位相比較手段に切換える
ことを特徴とするPLL回路を提供することによ
つて達成することが出来る。
たは整数倍の周波数を持つ基準発振器出力信号を
比較するカウンタリセツト法による第１の位相比
較手段、該入力信号と電圧制御発振器の１／ｎ分
周出力信号を比較する第２の周波数位相比較手
段、該入力信号と該電圧制御発振器の２／ｎ分周
出力信号を比較する第３の位相比較手段および該
入力信号の同期導入部分における同期パターンを
検出する手段により予め設定した同期パターンの
計数位置において選択信号を送出し、第３の位相
比較手段を該電圧制御発振器に結合し且第３位相
比較手段による同期信号を選択して、同期パター
ンをさがすときは選択信号を停止して第１位相比
較手段による同期信号を選択すると共に第２の周
波数位相比較手段を第３位相比較手段に代えて該
電圧制御発振器と結合して待機させる手段を備え
てなり、入力信号の中からデータに先行する同期
パターンを検出し選択信号が得られる迄は第１位
相比較手段の出力信号を同期信号として選択出力
しつゝ第２周波数位相比較手段は入力信号により
該電圧制御発振器を周波数位相制御して準備せし
め、選択信号の立上りによつて第３位相比較手段
に該電圧制御発振器を切換えて引継ぐと同時に、
出力する同期信号も第１位相比較手段に切換える
ことを特徴とするPLL回路を提供することによ
つて達成することが出来る。
(f) 発明の実施例
以下本発明の一実施例について図面を参照し
つゝ説明する。第５図に本発明の一実施例におけ
るPLL回路によるブロツク図を示す。
つゝ説明する。第５図に本発明の一実施例におけ
るPLL回路によるブロツク図を示す。
図において１は基準発振器（Ｘ−OSC）、２は
カウンタ方式による位相同期器（CTR PLL）、
３は周波数位相比較器（FPC）、４は位相比較器
（PC）、５はチヤージポンプ（PC）、６は低域
波器（VCO）、８は分周器、９は同期パターン検
出器、１０は選択器（MPX）およびINVは否定
回路である。第５図に示す構成部材中第２図と同
一符号を持つINVを除く構成部材は従来と同様
の機能を備えている。また従来における同期パタ
ーン検出器８と機能に変りないが選択信号E1，
E2およびE3の内E1，E2は利用せずE3のみにより
且選択信号E3による制御対象が第６図ａ〜ｃに
示す同期パターン検出器８のタイムチヤートおよ
び同期分担の対象のように従来と異つている。
カウンタ方式による位相同期器（CTR PLL）、
３は周波数位相比較器（FPC）、４は位相比較器
（PC）、５はチヤージポンプ（PC）、６は低域
波器（VCO）、８は分周器、９は同期パターン検
出器、１０は選択器（MPX）およびINVは否定
回路である。第５図に示す構成部材中第２図と同
一符号を持つINVを除く構成部材は従来と同様
の機能を備えている。また従来における同期パタ
ーン検出器８と機能に変りないが選択信号E1，
E2およびE3の内E1，E2は利用せずE3のみにより
且選択信号E3による制御対象が第６図ａ〜ｃに
示す同期パターン検出器８のタイムチヤートおよ
び同期分担の対象のように従来と異つている。
従来はRDATAの無信号時はCTR PLL２を作
動させ、RDATAのSYN領域でFPC３に切換え、
40ビツト目即ちDATA領域の８ビツト前でPCに
切換えたが本発明においては、同期パターン検出
器９が識別信号E3を出力しない期間INVによつ
てFPC３に続くCP５がイネーブルされているの
で、MPX１０でＡ端子が選択されてCTR PLL
２の出力信号をRCLKとしているRDATAの
GAT領域からSYN領域の同期ビツト例えば48ビ
ツト中の８ビツトまでのCTR PLL２の作動に並
行してFPC３を作動せしめ同期ビツトが入力さ
れ始めたときVCO７の発振周波数を分周器８経
由の信号周波数こゝでは／２で同期引込みによ
り周波数制御をしておき、同期ビツト８ビツト目
の切換時点ではVCO７としては同一周波数とな
るよう分周器８経由FPC３の２倍周波数こゝで
はと一つおきに同期比較能力を持つPC４に引
継ぎ、引継きRDATAがDATA領域に転換して
同期ビツトの繰返しはそのまゝであるがその間に
データビツトが挿入されて同期ビツト＋データビ
ツトとなり同期ビツトの２倍周波数で歯抜けのあ
る状態にも適応出来るPC４をRDATAの入力さ
れる間同期動作を主務分担させる。
動させ、RDATAのSYN領域でFPC３に切換え、
40ビツト目即ちDATA領域の８ビツト前でPCに
切換えたが本発明においては、同期パターン検出
器９が識別信号E3を出力しない期間INVによつ
てFPC３に続くCP５がイネーブルされているの
で、MPX１０でＡ端子が選択されてCTR PLL
２の出力信号をRCLKとしているRDATAの
GAT領域からSYN領域の同期ビツト例えば48ビ
ツト中の８ビツトまでのCTR PLL２の作動に並
行してFPC３を作動せしめ同期ビツトが入力さ
れ始めたときVCO７の発振周波数を分周器８経
由の信号周波数こゝでは／２で同期引込みによ
り周波数制御をしておき、同期ビツト８ビツト目
の切換時点ではVCO７としては同一周波数とな
るよう分周器８経由FPC３の２倍周波数こゝで
はと一つおきに同期比較能力を持つPC４に引
継ぎ、引継きRDATAがDATA領域に転換して
同期ビツトの繰返しはそのまゝであるがその間に
データビツトが挿入されて同期ビツト＋データビ
ツトとなり同期ビツトの２倍周波数で歯抜けのあ
る状態にも適応出来るPC４をRDATAの入力さ
れる間同期動作を主務分担させる。
(g) 発明の効果
以上説明したように本発明によれば従来の回路
のようにCTR PLL、FPC、PCに切換えて、
PLLを完成するのに比較して同期能力の高いPC
を早目に作動させ、FPCの周波数識別能力はそ
れ以前のVCOは利用しないが早いタイミングに
おいてVCOを同期に引込んで、VCOの発振周波
数として利用することにより従来より同期引込が
確実で異常ロツクの少いフエーズ・ロツク・ルー
プ（PLL）回路を提供することが出来るので有
用である。
のようにCTR PLL、FPC、PCに切換えて、
PLLを完成するのに比較して同期能力の高いPC
を早目に作動させ、FPCの周波数識別能力はそ
れ以前のVCOは利用しないが早いタイミングに
おいてVCOを同期に引込んで、VCOの発振周波
数として利用することにより従来より同期引込が
確実で異常ロツクの少いフエーズ・ロツク・ルー
プ（PLL）回路を提供することが出来るので有
用である。
第１図ａ〜ｃは従来および本発明の一実施例に
おける入力データの説明図、第２図は従来におけ
るPLL回路のブロツク図、第３図は同期パター
ン検出器の結線図、第４図ａ〜ｅは従来における
PLL回路の同期パターン検出器のタイムチヤー
ト、第５図は本発明の一実施例におけるPLL回
路のブロツク図および第６図ａ〜ｃは本発明の一
実施例におけるPLL回路の同期パターン検出器
のタイムチヤートである。 図において１は基準発振器、２はカウンタ方式
による位相同期器、３は周波数位相比較器、４は
位相比較器、５はチヤージポンプ、６は低域波
器、７は電圧制御発振器、８は分周器、９は同期
パターン検出器、１０は選択器およびINVは否
定回路、１１は切換え器である。
おける入力データの説明図、第２図は従来におけ
るPLL回路のブロツク図、第３図は同期パター
ン検出器の結線図、第４図ａ〜ｅは従来における
PLL回路の同期パターン検出器のタイムチヤー
ト、第５図は本発明の一実施例におけるPLL回
路のブロツク図および第６図ａ〜ｃは本発明の一
実施例におけるPLL回路の同期パターン検出器
のタイムチヤートである。 図において１は基準発振器、２はカウンタ方式
による位相同期器、３は周波数位相比較器、４は
位相比較器、５はチヤージポンプ、６は低域波
器、７は電圧制御発振器、８は分周器、９は同期
パターン検出器、１０は選択器およびINVは否
定回路、１１は切換え器である。
Claims (1)
- 【特許請求の範囲】 １ 入力信号の整数倍の周波数で発振する自励発
振器と、 入力信号と分周回路の出力との周波数と位相を
比較する周波数位相比較器と、 入力信号と分周回路の出力との周波数と位相を
比較する位相比較器と、 上記周波数位相比較器の出力と上記位相比較器
の出力とを切り換える第一の切替え器と、 上記切替え器の出力をチヤージ・ポンプと低周
波濾波器を経由して入力に供給される電圧制御発
振器と、 上記入力信号の同期導入部分を検出して、検出
信号を送出する同期パターン検出器と、 前記自励発振器の出力を計数し、上記入力信号
によつてリセツトされて上記入力信号に同期した
出力を出すカウンタリセツト方式のPLL回路と、 上記電圧制御発振器の出力を分周する分周器
と、 上記PLL回路の出力と上記分周器の出力とを
切り替え、外部への同期信号として送出する第二
の切替え器と、 を備えたフエーズ・ロツク・ループ回路であつ
て、 前記同期パターン検出器で入力信号の同期信号
を検出する前までは、該カウンタリセツト方式の
PLL回路出力を同期信号として出力する様、該
第二の切替え器を制御するとともに、該周波数位
相比較器の出力を該電圧制御発振器に加える様に
該第一の切替え器を制御し、同期信号を検出した
後は、検出信号によつて該位相比較器の出力を電
圧制御発振器に入力する様に、該第一の切替え器
を制御するとともに、該電圧制御発振器の出力を
同期信号として出力する様、該第二の切替え器を
制御することを特徴とするフエーズ・ロツク・ル
ープ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133105A JPS5923926A (ja) | 1982-07-30 | 1982-07-30 | フエ−ズ・ロツク・ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133105A JPS5923926A (ja) | 1982-07-30 | 1982-07-30 | フエ−ズ・ロツク・ル−プ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923926A JPS5923926A (ja) | 1984-02-07 |
| JPH0324818B2 true JPH0324818B2 (ja) | 1991-04-04 |
Family
ID=15096927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133105A Granted JPS5923926A (ja) | 1982-07-30 | 1982-07-30 | フエ−ズ・ロツク・ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923926A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204819A (ja) * | 1987-02-19 | 1988-08-24 | Fujitsu Ltd | 同期方式 |
| JPH0787361B2 (ja) * | 1988-03-03 | 1995-09-20 | 日本電気株式会社 | 位相同期発振回路 |
| JPH01293718A (ja) * | 1988-05-20 | 1989-11-27 | Hitachi Ltd | 位相同期回路 |
| JP2813183B2 (ja) * | 1988-09-28 | 1998-10-22 | 富士通株式会社 | 周波数位相同期回路 |
| US4975650A (en) * | 1989-07-24 | 1990-12-04 | Motorola, Inc. | Phase detector |
| JPH03270411A (ja) * | 1990-03-20 | 1991-12-02 | Sharp Corp | デジタルフェーズロックドループ装置 |
| JP3337997B2 (ja) | 1999-03-29 | 2002-10-28 | 松下電器産業株式会社 | 周波数検出型位相同期回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134544A (en) * | 1979-04-05 | 1980-10-20 | Fujitsu Ltd | Phase-synchronous oscillator |
| JPS5648726A (en) * | 1979-09-28 | 1981-05-02 | Hitachi Ltd | Phase locked loop circuit |
-
1982
- 1982-07-30 JP JP57133105A patent/JPS5923926A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5923926A (ja) | 1984-02-07 |
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