JPH07122996B2

JPH07122996B2 - 半導体集積回路

Info

Publication number: JPH07122996B2
Application number: JP1998291A
Authority: JP
Inventors: 勝己荻上; 幸郎鈴木; 郁郎増田; 雅則小高; 英明内田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-02-13
Filing date: 1991-02-13
Publication date: 1995-12-25
Anticipated expiration: 2010-12-25
Also published as: JPH04212789A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ・セルが大規模に
集積化された半導体集積回路に関する。

【０００２】

【従来の技術】メモリ・セルが大規模に集積化された半
導体集積回路（以下、半導体メモリと言う）の一種とし
て、いわゆるＲＡＭがある。

【０００３】ＲＡＭ（ランダムアクセスメモリ）は、情
報を一時的に蓄え、必要な時期にそれを読み出すことが
できるデバイスであり、読出し／書込みメモリとも呼ば
れる。ＲＡＭは、情報を記憶するメモリ・セル，外部
から特定のメモリ・セルを選択するアドレス回路，情報
の読出し・書込みを制御するタイミング回路等からな
る。ＲＡＭにおいては、複数のメモリ・セルがマトリ
ックス状に配置される。この複数のメモリ・セルから所
望のメモリ・セルを選択する動作は、上記マトリックス
の交点を指定する形で行なわれるため、アクセス時間
は、メモリ・セルの位置（番地）によらず一定である。

【０００４】ＲＡＭは、バイポーラＲＡＭとＭＯＳＲＡ
Ｍとに大きく二分類される。

【０００５】バイポーラＲＡＭは下記の長所を有する。

【０００６】（１）ＭＯＳＲＡＭに比較すると高速で動作する。

【０００７】（２）メモリ・セルの動作はスタティック形であり、
タイミング等のコントロールが簡単である。

【０００８】これに対して、バイポーラＲＡＭは下記の
欠点を有する。

【０００９】（３）ＭＯＳＲＡＭに比較すると、消費電力（特に非
動作時）が大きい。

【００１０】（４）ＭＯＳＲＡＭに比較すると、製造工程が複雑
で、高集積度が得にくい。バイポーラＲＡＭは、入出力
レベルの違いにより、ＴＴＬ形とＥＯＬ形の二種類に分
けられる。ＴＴＬインターフェイスのバイポーラＲＡＭ
のアクセスタイム（読出し時間）は３０〜６０（nsec）
の範囲にあり、ＥＣＬインターフェイスのバイポーラＲ
ＡＭのアクセスタイムは４〜３５（nsec）の範囲にあ
る。

【００１１】従って、バイポーラＲＡＭは高速性を要求
される各種メモリ・システムに応用されている。

【００１２】一方、バイポーラＲＡＭと比較し、ＭＯＳ
ＲＡＭは、その構造及び製造工程が簡単で、消費電力，
記憶密度，価格の面で有利であり、高速動作を必要とし
ない領域で使用されている。

【００１３】ＭＯＳＲＡＭは、ダイナミック形とスタテ
ィック形とに分類される。

【００１４】ダイナミック形ＭＯＳＲＡＭは、そのメモ
リ・セルが、比較的少ないトランジスタにより構成され
る、すなわち１ビット当り１〜３個のトランジスタによ
り構成される（１〜３トランジスタ／ビット）。そのた
め、同一チップ面積であれば、後で述べるスタティック
形ＭＯＳＲＡＭに比べビット密度が高くなる。

【００１５】ダイナミック形ＭＯＳＲＡＭにおいては、
情報がメモリ・セル内の容量に電荷として記憶される。
容量に蓄積された電荷は、リーク電流等によって放電さ
れてしまうため、所定時間内にメモリ・セルの情報を読
出し、再度書込む（リフレッシュ）ことが必要となる。

【００１６】これに対して、スタティック形ＭＯＳＲＡ
Ｍにおいては、そのメモリ・セルとして、一般に６個の
素子によって構成されたフリップフロップ回路が使われ
る。このため、ダイナミック形ＭＯＳＲＡＭで必要とさ
れるようなリフレッシュを必要としない。

【００１７】ダイナミック形ＭＯＳＲＡＭのアクセスタ
イムは１００〜３００（nsec）の範囲にあり、スタティ
ック形ＭＯＳＲＡＭのアクセスタイムは３０〜２００
（nsec）の範囲にある。また、ＭＯＳＲＡＭのアクセス
タイムはバイポーラＲＡＭと比較すると大きな値であ
る。

【００１８】一方、ホトリソグラフィー技術の改良によ
り半導体集積回路内のＭＩＳＦＥＴの素子寸法の縮細化
が進められており、１９８２年１０月発刊の IEEE JOUR
NALOF SOLID−STATE CIROUIT， VOL. SC-17， NO.5, 頁
７９３乃至７９７には、２（μｍ）のデザイン・ルール
のウェハ・プロセス技術を用い、アクセスタイム６５(n
sec）動作消費電力２００（ｍＷ），待機消費電力１０
（μＷ）の６４ＫビットのスタティックＭＯＳＲＡＭが
記載されている。

【００１９】一方、ＥＣＬ形のバイポーラＲＡＭの一例
としては、アクセスタイム１５(nsec）消費電力８００
（ｍＷ）の４ＫビットのＥＣＬ形バイポーラＲＡＭが製
品名ＨＭ100474−15として、本出願人より製造，販売さ
れている。

【００２０】以上説明したように、高速・高消費電力の
バイポーラＲＡＭの特徴と低速・低消費電力のＭＯＳＲ
ＡＭの特徴とは全く独立に、半導体メモリの記憶容量
は、１Ｋビット，４Ｋビット，１６Ｋビット，６４Ｋビ
ット，２５６Ｋビット，１Ｍビット……と大容量化する
技術動向がある。

【００２１】

【発明が解決しようとする課題】半導体メモリの消費電
力と、バイポーラ・トランジスタの素子寸法を決める現
在のホトリソグラフィー技術とを考慮すると、バイポー
ラＲＡＭの記憶容量は１６Ｋビットが限界であろう。

【００２２】一方、半導体メモリーの記憶容量の大容量
化（特に６４Ｋビット以上）に伴って、半導体チップ面
積も増大し、ＲＡＭのアドレス回路の信号線は大面積の
半導体チップ上で長距離にわたり配置される。アドレス
回路の信号線の距離が長くなると、当然この信号線の浮
遊容量が大きくなるばかりか、この信号線の等価分布抵
抗も大きくなる。微細化のために、ホトリソグラフィー
技術を改良することによって、アドレス回路の信号線の
配線幅が２（μｍ）以下にされると、信号線の等価分布
抵抗も一層大きくなる。また、大容量化に伴って各回路
のファンアウトも大きくなるので、次段ＭＯＳのゲート
容量による負荷容量も大きくなる。従って、２（μｍ）
のホトリソグラフィー技術を用い、アドレス回路の全て
がＣＭＯＳによって構成された６４ＫビットＭＯＳＲＡ
Ｍにおいては、アドレスのアクセスタイムは３０（nse
c）が限界であろう。

【００２３】本発明は、ＥＣＬ形のバイポーラＲＡＭに
相当するアクセスタイムとスタティックＭＯＳＲＡＭに
相当する消費電力とを有する半導体メモリを開発するに
際し、本発明者によってなされたものである。

【００２４】本発明の目的は、高速度で、低消費電力の
半導体メモリを提供することにある。本発明の前記な
らびにそのほかの目的と新規な特徴は、本明細書の記述
および添付図面からあきらかになるであろう。

【００２５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。

【００２６】ＣＭＯＳ回路とバイポーラトランジスタと
を組み合わせてなる内部回路と、外部端子に供給すべき
信号を形成する出力回路とを備えてなる半導体集積回路
の出力回路として、上記外部端子に信号を出力する出力
トランジスタと、上記出力トランジスタを駆動する駆動
部とを備え、上記出力トランジスタはＣＭＯＳ構成の出
力ＭＩＳＦＥＴからなり、上記駆動部に上記ＣＭＯＳ回
路により形成された出力すべき信号を電流増幅して上記
出力ＭＩＳＦＥＴのゲート容量をチャージアップ又はデ
ィスチャージさせるバイポーラトランジスタを用いる。

【００２７】

【作用】大きなゲート容量を持つＣＭＯＳ構成の出力Ｍ
ＩＳＦＥＴをバイポーラトランジスタにより駆動するこ
とにより、高速動作で大きな信号振幅の出力信号を形成
することができる。

【００２８】

【実施例】以下、本発明の実施例を図面に沿って説明す
る。

【００２９】図１には、記憶容量が６４Ｋビットで、入
出力が１ビット単位で行なわれるスタティックＲＡＭの
内部構成が示されている。破線ＩＣで囲まれた各回路ブ
ロックは、半導体集積回路技術によって、１個のシリコ
ンチップに形成されている。本実施例のスタティックＲ
ＡＭは、それぞれが１６Ｋビット（＝１６３８４ビッ
ト）の記憶容量を持つ４つのマトリックス（メモリ・ア
レイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４）を有し、これにより
合計で６４Ｋビット（＝６５５３６ビット）の記憶容量
を持つようにされている。４つのメモリ・アレイＭ−Ａ
ＲＹ１〜Ｍ−ＡＲＹ４は、互いに同様な構成にされてお
り、それぞれには、メモリ・セルが１２８列（ロウ）×
１２８行（カラム）に配置されている。

【００３０】複数のメモリ・セルを有するメモリ・アレ
イから所望のメモリ・セルを選択するためのアドレス回
路は、アドレスバッファＡＤＢ，ロウデコーダＲ−ＤＣ
Ｒ０，Ｒ−ＤＣＲ１，Ｒ−ＤＣＲ２，カラムデコーダＣ
−ＤＣＲ１〜ＤＣＲ４，カラムスイッチＣ−ＳＷ１〜Ｃ
−ＳＷ４等から構成されている。

【００３１】情報の読出し・書込みを扱う信号回路は、
特に制限されないが、データ入力バッファＤＩＢ，デー
タ入力中間アンプＤＩＩＡ１〜ＤＩＩＡ４，データ出力
バッファＤＯＢ，データ出力中間アンプＤＯＩＡ，セン
スアンプＳＡ１〜ＳＡ１６から構成されている。

【００３２】情報の読出し・書込み動作を制御するため
のタイミング回路は、特に制限されないが、内部制御信
号発生回路ＣＯＭ−ＧＥ，センスアンプ選択回路ＳＡＳ
Ｃから構成されている。

【００３３】ロウ系のアドレス選択線（ワード線ＷＬ１
１〜ＷＬ１１２８，ＷＬ２１〜ＷＬ２１２８，ＷＲ１１
〜ＷＲ１１２８，ＷＲ２１〜ＷＲ２１２８）には、アド
レス信号Ａ₀〜Ａ₈に基づいて得られるデコード出力信号
がローデコーダＲ−ＤＣＲ１，Ｒ−ＤＣＲ２より送出さ
れる。上記アドレス信号Ａ₀〜Ａ₈のうち、アドレス信号
Ａ₇，Ａ₈は、４つのメモリ・マトリックスＭ−ＡＲＹ１
〜Ｍ−ＡＲＹ４から１つのメモリ・マトリックスを選択
するために用いられる。

【００３４】アドレスバッファＡＤＢは、アドレス信号
Ａ₀〜Ａ₁₅を受け、これにもとづいた内部相補アドレス
信号ａ₀ 〜ａ₁₅ を形成する。なお、内部相補アドレス信
号ａ₀ は、アドレス信号Ａ₀と同相の内部アドレス信号ａ
₀と、アドレス信号Ａ₀に対して位相反転された内部アド
レス信号ａ₀とによって構成されている。残りの内部相
補アドレス信号ａ₁ 〜ａ₁₅ についても、同様に、内部ア
ドレス信号ａ₁〜ａ₁₅と内部アドレス信号ａ₁〜ａ₁₅とに
よって構成されている。

【００３５】アドレスバッファＡＤＢによって形成され
た内部相補アドレス信号ａ₀〜ａ₁₅のうち、内部相補ア
ドレス信号ａ₇，ａ₈，ａ₉〜ａ₁₅は、カラムデコーダＣ
−ＤＣＲ１〜Ｃ−ＤＣＲ４に供給される。カラムデコー
ダＣ−ＤＣＲ１〜Ｃ−ＤＣＲ４は、これらの内部相補ア
ドレス信号を解読（デコード）し、このデコードによっ
て得られた選択信号（デコード出力信号）を、カラムス
イッチＣ−ＳＷ１〜Ｃ−ＳＷ４内のスイッチ用絶縁ゲー
ト型電界効果トランジスタ（以下、ＭＩＳＦＥＴと称す
る）Ｑ₁₀₀₁，Ｑ₁₀₀₁，Ｑ₁₁₂₈，Ｑ₁₁₂₈，Ｑ₂₀₀₁，
Ｑ₂₀₀₁，Ｑ₃₀₀₁，Ｑ₃₀₀₁，Ｑ₄₀₀₁，Ｑ₄₀₀₁，のゲート電
極に供給する。

【００３６】ワード線ＷＬ₁₁〜ＷＬ₁₁₂₈，ＷＬ₂₁〜ＷＬ
₂₁₂₈，ＷＲ₁₁〜ＷＲ₁₁₂₈，ＷＲ₂₁〜ＷＲ₂₁₂₈のうち、外
部からのアドレス信号Ａ₀〜Ａ₈の組み合わせによって
指定された１本のワード線が上述したロウデコーダＲ−
ＤＣＲ１，Ｒ−ＤＣＲ２によって選択され、上述したカ
ラムデコーダＣ−ＤＣＲ１〜Ｃ−ＤＣＲ４及びカラムス
イッチＣ−ＳＷ１〜Ｃ−ＳＷ４とによって、外部からの
アドレス信号Ａ₇，Ａ₈，Ａ₉〜Ａ₁₅の組み合わせによ
って指定された１対の相補データ線が複数の相補データ
線対Ｄ_1001,Ｄ₁₀₀₁〜Ｄ_1128,Ｄ_1128,Ｄ_2001,Ｄ₂₀₀₁
〜Ｄ_2128,Ｄ_2128,Ｄ_3001,Ｄ₃₀₀₁〜Ｄ_3128,Ｄ_3128,
Ｄ_4001,Ｄ₄₀₀₁〜Ｄ_4128,Ｄ₄₁₂₈のなかから選択され
る。これにより、選択されたワード線と選択された相補
データ線対との交点に位置されたメモリ・セルＭ−ＣＥ
Ｌが選択される。

【００３７】読出し動作においては、スイッチ用ＭＩＳ
ＦＥＴＱ₁，Ｑ₁〜Ｑ₄，Ｑ₄，Ｑ₈，Ｑ₈，Ｑ₁₂，Ｑ₁₂，Ｑ
₁₆，Ｑ₁₆が、特に制限されないが、内部制御信号発生回
路ＣＯＭ−ＧＥから出力された制御信号によりオフ状態
にされる。これにより、コモンデータ線ＣＤＬ₁，ＣＤ
Ｌ₁〜ＣＤＬ₄，ＣＤＬ₄と書込み信号入力中間アンプＤ
ＩＩＡ１〜ＤＩＩＡ４とが電気的に分離される。選択さ
れたメモリ・セルの情報は、選択された相補データ線対
を介してコモンデータ線に伝えられる。コモンデータ線
に伝えられたメモリ・セルの情報は、センスアンプによ
りセンスされ、データ出力中間アンプＤＯＩＡ及びデー
タ出力バッファＤＯＢを介して外部に出力される。

【００３８】なお、本実施例では、センスアンプが１６
個設けられているが、これらのセンスアンプＳＡ１〜Ｓ
Ａ１６のうち、１つのセンスアンプ、すなわちその入力
端子がコモンデータ線を介して選択された相補データ線
対に結合されたセンスアンプがセンスアンプ選択回路Ｓ
ＡＳＣからのセンスアンプ選択信号により選択されて、
センス動作を実行する。

【００３９】書込み動作においては、スイッチＭＩＳＦ
ＥＴＱ₁，Ｑ₁〜Ｑ₄，Ｑ₄，Ｑ₈，Ｑ₈，Ｑ₁₂，Ｑ₁₂，
Ｑ₁₆，Ｑ₁₆が内部制御信号発生回路ＣＯＭ−ＧＥからの
制御信号によってオン状態にされる。アドレス信号Ａ₇
〜Ａ₁₅に従って、例えば、カラムデコーダＣ−ＤＣＲ１
がスイッチ用ＭＩＳＦＥＴＱ₁₀₀₁，Ｑ₁₀₀₁をオン状態に
した場合、データ入力中間アンプＤＩＩＡ１の出力信号
は、コモンデータ線対ＣＤＬ１，ＣＤＬ１，ＭＩＳＦＥ
ＴＱ₁，Ｑ₁，Ｑ₁₀₀₁，Ｑ₁₀₀₁を介して相補データ線対Ｄ
₁₀₀₁，Ｄ₁₀₀₁に伝えられる。このとき、ロウデコーダＲ
−ＤＣＲ１によってワード線ＷＬ１１が選択されていれ
ば、このワード線ＷＬ１１と相補データ線Ｄ₁₀₀₁，Ｄ
₁₀₀₁との交点に設けられたメモリ・セルにデータ入力中
間アンプＤＩＩＡ１の出力信号に応じた情報が書き込ま
れる。

【００４０】コモンデータ線対ＣＤＬ１，ＣＤＬ１は、
特に制限されないが、本実施例においては、４組のコモ
ンデータ線対（サブコモンデータ線対）により構成され
ている。同図には、これら４組のコモンデータ線対のう
ち、２組のコモンデータ線対が示されている。残りの２
組のコモンデータ線対も、図示されているコモンデータ
線対と同様に、それぞれスイッチ用ＭＩＳＦＥＴＱ₂，
Ｑ₂，Ｑ₃，Ｑ₃を介してデータ入力中間アンプＤＩＩＡ
１に結合されるようにされている。この４組のコモンデ
ータ線対のそれぞれには、１個のセンスアンプの入力端
子と、３２組のスイッチ用ＭIＳＦＥＴの一方の入出力
電極が結合されている。すなわち、第１のコモンデータ
線対には、センスアンプＳＡ１の入力端子と、スイッチ
用ＭＩＳＦＥＴＱ₁₀₀₁，Ｑ₁₀₀₁〜Ｑ₁₀₃₂，Ｑ₁₀₃₂の入出
力端子が結合され、第２のコモンデータ線対には、セ
ンスアンプＳＡ２の入力端子と、スイッチ用ＭＩＳＦ
ＥＴＱ₁₀₃₃，Ｑ₁₀₃₃〜Ｑ₁₀₆₄，Ｑ₁₀₆₄の入出力端子が結
合され、第３のコモンデータ線対には、センスアンプＳ
Ａ３の入力端子と、スイッチ用ＭＩＳＦＥＴＱ₁₀₆₅，Ｑ
₁₀₆₅〜Ｑ₁₀₉₆，Ｑ₁₀₉₆の入出力端子が結合され、第４の
コモンデータ線対には、センスアンプＳＡ４の入力端子
と、スイッチ用ＭＩＳＦＥＴＱ₁₀₉₇，Ｑ₁₀₉₇〜Ｑ₁₁₂₈，
Ｑ₁₁₂₈の入出力端子が結合されている。書込み動作にお
いては、これら４組のコモンデータ線対は、スイッチ用
ＭＩＳＦＥＴＱ₁，Ｑ₁〜Ｑ₄，Ｑ₄を介して互いに電気的
に結合されるが、読出し動作においては、互いに電気的
に分離される。これにより、読出し動作のとき、センス
アンプの入力端子に結合される浮遊容量を減らすことが
可能であり、読出し動作の高速化を図ることができる。
なお、読出し動作においては、スイッチ用ＭＩＳＦＥＴ
を介して選択されたメモリ・セルからの情報が伝えられ
たサブコモンデータ線対に、その入力端子が結合された
ところのセンスアンプのみが選択されて、センス動作を
実行するようにされている。他のコモンデータ線対ＣＤ
Ｌ２，ＣＤＬ２〜ＣＤＬ４，ＣＤＬ４についても、上述
したコモンデータ線対ＣＤＬ１，ＣＤＬ１と同様な構成
にされている。

【００４１】なお、本実施例では、スイッチ用ＭＩＳＦ
ＥＴＱ₁，Ｑ₁〜Ｑ₄，Ｑ₄，Ｑ₈，Ｑ₈，Ｑ₁₂，Ｑ₁₂，
Ｑ₁₆，Ｑ₁₆に共通の制御信号ＷＥＣＳが供給されるよう
にされているが、各スイッチ用ＭＩＳＦＥＴにカラムで
コーダからの選択信号を供給するようにしてもよい。こ
のようにすれば、書込み動作において、データ入力中間
アンプの負荷容量を減らすことが可能であり、書込み動
作の高速化を図ることが可能となる。

【００４２】内部制御信号発生回路ＣＯＭ−ＧＥは、２
つの外部制御信号すなわちＣＳ（チップセレクト信
号），ＷＥ（ライトイネーブル信号）を受けて、複数の
制御信号ＣＳ₁，ＣＳ₂，ＣＳ₃，ＷＥＣＳ，ＷＥＣＳ，
ＤＯＣ等を発生する。

【００４３】センスアンプ選択回路ＳＡＳＣは、チップ
セレクト信号ＣＳと、内部相補アドレス信号ａ₇ 〜ａ₁₅
を受けて、上述したセンスアンプ選択信号と、内部チッ
プセレクト信号ＣＳ，ＣＳを形成する。

【００４４】図２は、図１のアドレスバッファＡＤＢ，
ロウデコーダＲ−ＤＣＲ０，Ｒ−ＤＣＲ１，Ｒ−ＤＣＲ
２をさらに詳細に示すブロックダイアグラムである。

【００４５】図２において、出力側が黒くマークされた
論理シンボルの回路は出力信号線を充電および放電する
出力トランジスタがバイポーラ・トランジスタにより構
成され、反転，非反転，ＮＡＮＤ，ＮＯＲ等の論理処理
用トランジスタがＣＭＯＳにより構成された準ＣＭＯＳ
回路であり、通常の論理シンボルの回路は純ＣＭＯＳ回
路である。

【００４６】図２に示すようにアドレスバッファＡＤＢ
には、外部からＴＴＬレベルのアドレス信号Ａ₀〜Ａ₃を
その入力に受け、非反転出力ａ₀〜ａ₃と反転出力ａ₀〜
ａ₃を相補出力信号線に送出するための非反転・反転回
路Ｇ₀〜Ｇ₃が配置されている。この非反転・反転回路Ｇ
₀〜Ｇ₃は図４に示す如き準ＣＭＯＳ回路により構成され
ている。

【００４７】図４において、Ｑ₄₀，Ｑ₄₂，Ｑ₄₄，Ｑ₄₆，
Ｑ₅₀，Ｑ₅₂，Ｑ₅₃はＮチャンネルのＭＩＳＦＥＴであ
り、Ｑ₄₁，Ｑ₄₂，Ｑ₄₃，Ｑ₄₉はＰチャンネルのＭＩＳＦ
ＥＴであり、Ｑ₄₇，Ｑ₄₈，Ｑ₅₁，Ｑ₅₄はＮＰＮバイポー
ラ・トランジスタである。

【００４８】抵抗Ｒ₄₀とＭＩＳＦＥＴＱ₄₀とは、入力端
子に印加される外部サージ電圧からＭＩＳＦＥＴＱ₄₁，
Ｑ₄₂のゲート絶縁膜を保護するためのゲート保護回路を
構成する。

【００４９】Ｑ₄₁，Ｑ₄₂，Ｑ₄₃，Ｑ₄₄は２段カスケード
接続されたＣＭＯＳインバータを構成するため、ノード
Ｎ₁の信号と同相の信号がノードＮ₃に伝達される。

【００５０】Ｑ₄₅，Ｑ₄₆もＣＭＯＳインバータを構成す
るため、ノードＮ₃と逆相の信号がノードＮ₄に伝達され
る。

【００５１】Ｑ₄₇は出力端子ＯＵＴの容量性負荷Ｃ₄₁の
充電用出力トランジスタで、Ｑ₄₈は容量性負荷Ｃ₄₁の放
電用出力トランジスタである。

【００５２】Ｑ₄₉，Ｑ₅₀もＣＭＯＳインバータを構成す
るため、ノードＮ₃と逆相の信号がノードＮ₅に伝達され
る。

【００５３】Ｑ₅₂はノードＮ₃の信号によりオンし、出
力端子ＯＵＴの容量性負荷Ｃ₄₂の放電用トランジスタＱ
₅₄にベース電流を与えるためのソースフォロワＭＩＳＦ
ＥＴであり、Ｑ₅₃はソースフォロワＭＩＳＦＥＴＱ₅₂の
負荷として動作するばかりではなくＱ₅₄のベース蓄積電
荷を放電するためのスイッチ用ＭＩＳＦＥＴとしても動
作する。

【００５４】Ｑ₄₈が飽和領域で駆動されることを防止す
るため、ＭＩＳＦＥＴＱ₄₅のソースが電源Ｖ_CCではなく
Ｑ₄₈のコレクタに接続され、同様にＱ₅₄が飽和領域で駆
動されることを防止するため、ＭＩＳＦＥＴＱ₅₂のドレ
インが電源Ｖ_CCではなくＱ₅₄のコレクタに接続されてい
る点も、改良上の大きな特徴である。

【００５５】従って、図４の非反転・反転回路におい
て、入力端子ＩＮにハイレベルの信号が印加されると、
ノードＮ₃はハイレベル、ノードＮ₄とノードＮ₅とはロ
ーレベルとなり、Ｑ₄₇のベースには、Ｑ₄₃を介してベ
ース電流が供給されるため、Ｑ₄ ₇がオンされる。出力端
子ＯＵＴがハイレベルにあると、Ｑ₅₂がオンするため、
このＱ₅₂を介してＱ₅₄にベース電流が供給される。この
とき、Ｑ₄₆，Ｑ₅₀は、ノードＮ₃がハイレベルであるた
め、オンしている。そのためＱ₄₅，Ｑ₅₄は、そのベース
蓄積電荷が、Ｑ₄₆，Ｑ₅₀を介して放電されるため、オフ
となる。よって、容量性負荷Ｃ₄₁は、低出力インピーダ
ンスのバイポーラ出力トランジスタＱ₄₇により高速に充
電され、容量性負荷Ｃ₄₂は低出力インピーダンスのバイ
ポーラ出力トランジスタＱ₅₄により高速に放電される。
容量性負荷Ｃ₄₁の充電が終了すると、Ｑ₄₇のコレクタ・
エミッタ経路に電流が流れなくなり、容量性負荷Ｃ₄₂の
放電が終了すると、Ｑ₅₂のドレイン・ソース経路とＱ₅₄
のコレクタ・エミッタ経路とに電流が流れなくなる。

【００５６】図４の非反転・反転回路の入力端子ＩＮに
ローレベルの信号が印加されると、Ｑ₄₇とＱ₅₄がオフと
なり、Ｑ₄₈とＱ₅₁とがオンとなるため、容量性負荷Ｃ₄₁
が高速で放電され、容量性負荷Ｃ₄₂が高速で充電され
る。この時、ノードＮ₅はハイレベルとなるため、ＭＩ
ＳＦＥＴＱ₅₃がオンとなる。従って、Ｑ₅₄のベース蓄積
電荷はＱ₅₃を介して接地電位点に高速で放電されるた
め、Ｑ₅₄のターンオフ速度が向上される。容量性負荷Ｃ
₄₁の放電が終了すると、Ｑ₄₅のドレイン・ソース経路と
Ｑ₄₈のコレクタ・エミッタ経路とに電流が流れなくな
り、容量性負荷Ｃ₄₂の充電が終了すると、Ｑ₅₁のコレク
タ・エミッタ経路に電流が流れなくなる。

【００５７】万一、容量性負荷Ｃ₄₁，Ｃ₄₂の充電と放電
とがバイポーラトランジスタＱ₄₇，Ｑ₄₈，Ｑ₅₁，Ｑ₅₄に
より実効されるのではなく、ＭＩＳＦＥＴにより実効さ
れる場合は、ＭＩＳＦＥＴのオン抵抗はバイポーラ・ト
ランジスタのオン抵抗と比較すると極めて大きな値とな
るため、充電・放電は低速度でしか実行できない。

【００５８】これに対し、図２の実施例のアドレスバッ
ファにおいては、内部アドレス信号ａ₀，ａ₀〜ａ₃，ａ₃
をその出力信号線に送出する非反転・反転回路Ｇ₀〜Ｇ₃
の出力トランジスタは、図４に示すようにバイポーラ・
トランジスタにより構成されているため、非反転・反転
回路Ｇ₀〜Ｇ₃の出力信号線が半導体チップ表面上で長距
離にわたり配置されるとしても、非反転・反転回路Ｇ₀
〜Ｇ₃を高速度で動作させることが可能となる。

【００５９】図２のロウデコーダＲ−ＤＣＲ０はアドレ
ス回路のプリデコーダとして動作する。このロウデコー
ダＲ−ＤＣＲ０は、アドレスバッファＡＤＢから得られ
た内部アドレス信号ａ₀，ａ₀〜ａ₃，ａ₃ が印加される
３入力ＮＡＮＤ回路Ｇ₁₅〜Ｇ₂ ₃，Ｇ₂₄〜Ｇ₃₁，Ｇ₄₀〜Ｇ
₄₇及びチットプセレクト信号ＣＳと３入力ＮＡＮＤ回路
Ｇ₂₄〜Ｇ₃₁の出力信号とが印加される２入力ＮＯＲ回路
Ｇ₃₂〜Ｇ₃₉により構成されている。

【００６０】プリデコーダとしてのロウデコーダＲ−Ｄ
ＣＲ０の出力信号線（すなわち３入力ＮＡＮＤ回路Ｇ₁₆
〜Ｇ₂₃，Ｇ₄₀〜Ｇ₄₇の出力信号線と２入力ＮＯＲ回路Ｇ
₃₂〜Ｇ₃₉の出力信号線）は、図２に示すように、アドレ
ス回路のデコーダ・ドライバとしてのロウデコーダＲ−
ＤＣＲ１及びロウデコーダＲ−ＤＣＲ２の内部で、たて
方向に長距離にわたって配置される。

【００６１】第２図のロウデコーダＲ−ＤＣＲ０中の３
入力ＮＡＮＤ回路Ｇ₁₆〜Ｇ₂₃，Ｇ₂₄〜Ｇ₃₁，Ｇ₄₀〜Ｇ₄₇
は、図５に示す如き準ＣＭＯＳ回路によって構成されて
いる。図５の準ＣＭＯＳ・３入力ＮＡＮＤ回路は、Ｐ
チャンネルＭＩＳＦＥＴＱ₅₅〜Ｑ₅₇ＮチャンネルＭＩＳ
ＦＥＴＱ₅₈〜Ｑ₆₁により構成された入力論理処理部と、
ＮＰＮバイポーラ出力トランジスタＱ₆₂，Ｑ₆₃により構
成された出力部とを含む。ＭＩＳＦＥＴＱ₆₁はＱ₆₃のベ
ース蓄積電荷を放電するためのスイッチ用ＭＩＳＦＥＴ
として動作する。

【００６２】３つの入力端子ＩＮ₁〜ＩＮ₃の全てにハイ
レベルの入力信号が印加されると、Ｑ₅₅〜Ｑ₅₇がオフと
なり、Ｑ₅₈〜Ｑ₆₀がオンとなり、ノードＮ₇はローレベ
ルとなり、Ｑ₆₁はオフとなる。すると、出力部では、Ｑ
₆₂はオフとなり、出力端子ＯＵＴがハイレベルにあると
きはＱ₅₈〜Ｑ₆₀を介してＱ₆₃にベース電流が供給され、
Ｑ₆₃がオンとなる。出力端子ＯＵＴの容量性負荷Ｃ₄₃の
電荷は、Ｑ₆₃のコレクタ・エミッタ径路を介して接地電
位点に高速で放電されるとともに、容量性負荷Ｃ₄₃，ダ
イオードＱ₆₄，ＭＩＳＦＥＴＱ₅₈〜Ｑ₆₀，Ｑ₆₃のベース
・エミッタ接合のルートにも放電電流が流れる。この時
のダイオードＱ₆₄の両端の間の電圧降下によって、Ｑ₆₂
は確実にオフに制御される。

【００６３】３つの入力端子ＩＮ₁〜ＩＮ₃の少なくとも
いずれかひとつにローレベルの入力信号が印加される
と、ノードＮ₇はハイレベルとなり、Ｑ₆₂はオンとなっ
て、容量性負荷Ｃ₄₃はＱ₆₂のコレクタ・エミッタ径路を
介して高速で充電される。ノードＮ₇がハイレベルとな
ることにより、Ｑ₆₁のベース蓄積電荷がＱ₆₁のドレイン
・ソース経路を介して高速で放電され、Ｑ₆₃のターンオ
フ速度を向上することができる。

【００６４】このように図５の準ＣＭＯＳ・３入力ＮＡ
ＮＤ回路の出力部はバイポーラ・トランジスタＱ₆₂，Ｑ
₆₃により構成されているため、容量性負荷Ｃ₄₃の充電・
放電が高速度で実行される。

【００６５】なお、図２のロウデコーダＲ−ＤＣＲ０中
の３入力ＮＡＮＤ回路Ｇ₂₄〜Ｇ₃₁は、その出力が短距離
で２入力ＮＯＲ回路Ｇ₃₂〜Ｇ₃₉の入力に接続されている
ため、図６に示す如き純ＣＭＯＳ回路によって構成して
もよい。

【００６６】図６の純ＣＭＯＳ・３入力ＮＡＮＤ回路は
ＰチャンネルＭＩＳＦＥＴＱ₆₄〜Ｑ₆₆ＮチャンネルＭＩ
ＳＦＥＴＱ₆₇〜Ｑ₆₉により構成されている。上述したよ
うに出力端子ＯＵＴからの信号線の距離が短いため、
出力端子ＯＵＴの浮遊容量Ｃ₄ ₄の容量値は小さい。

【００６７】従って、この小さな浮遊容量Ｃ₄₄の充電・
放電をオン抵抗の比較的大きなＭＩＳＦＥＴＱ₆₄〜
Ｑ₆₆，Ｑ₆₇〜Ｑ₆₉により実行しても、比較的高速度で実
行できる。図２のロウデコーダＲ−ＤＣＲ０中の２入
力ＮＯＲ回路Ｇ₃₂〜Ｇ₃₉は、図７に示す如き準ＣＭＯＳ
回路によって構成されている。

【００６８】図７の準ＣＭＯＳ・２入力ＮＯＲ回路は、
ＰチャンネルＭＩＳＦＥＴＱ₇₀，Ｑ ₇₁，ＮチャンネルＭ
ＩＳＦＥＴＱ₇₂〜Ｑ₇₄により構成された入力論理処理部
と、ＮＰＮバイポーラ出力トランジスタＱ₇₅，Ｑ₇₆によ
り構成された出力部とを含む。ＭＩＳＦＥＴＱ₇₄は、Ｑ
₇₆のベース蓄積電荷を放電するためのスイッチ用ＭＩＳ
ＦＥＴとして動作する。

【００６９】２つの入力端子ＩＮ₁，ＩＮ₂の全てにロー
レベルの入力信号が印加されると、Ｑ₇₀，Ｑ₇₁がオン、
Ｑ₇₂，Ｑ₇₃がオフとなり、ノードＮ₉はハイレベルとな
る。するとＱ₇₅がオンとなって、出力端子ＯＵＴの容量
性負荷Ｃ₄₅はＱ₇₅のコレクタ・エミッタ経路を介して高
速で充電される。ノードＮ₉がハイレベルとなることに
より、Ｑ₇₄がオンとなり、Ｑ₇₆のベース蓄積電荷がＱ₇₄
のドレイン・ソース経路を介して高速で放電され、Ｑ₇₆
のターンオフ速度を向上することができる。

【００７０】２つの入力端子の少なくともいずれか一
方、例えば入力端子ＩＮ₁にハイレベルの入力信号が印
加されると、Ｑ₇₀がオフ、Ｑ₇₂がオンとなり、ノードＮ
₉はローレベルとなる。すると出力部ではＱ₇₅がオフと
なり、出力端子ＯＵＴがハイレベルにあると、Ｑ₇₂，Ｑ
₇₇を介してＱ₇₆にベース電流が供給され、Ｑ₇₆がオンと
なる。出力端子ＯＵＴの容量性負荷Ｃ₄₅の電荷はＱ₇₆の
コレクタ・エミッタ経路を介して高速で放電されるとと
もに、容量性負荷Ｃ₄₅，ダイオードＱ₇₇，ＭＩＳＦＥＴ
Ｑ₇₂のドレイン・ソース径路，Ｑ₇₆のベース・エミッタ
接合のルートにも放電電流が流れる。この時のダイオ
ードＱ₇₇の両端の間の電圧降下によって、Ｑ₇₅は確実に
オフに制御される。

【００７１】図２のロウデコーダＲ−ＤＣＲ１，Ｒ−Ｄ
ＣＲ２はアドレス回路のデコーダ・ドライバとして動作
する。このロウデコーダＲ−ＤＣＲ１は、ロウデコーダ
Ｒ−ＤＣＲ０の出力信号を受ける２入力ＮＯＲ回路
Ｇ₄₈，この２入力ＮＯＲ回路Ｇ₄₃の出力信号とロウデコ
ーダＲ−ＤＣＲ０の出力信号を受ける２入力ＮＡＮＤ回
路Ｇ₄₉〜Ｇ₅₆，これら２入力ＮＡＮＤ回路Ｇ₄₉〜Ｇ₅₆の
出力信号を受けるインバータＧ₅₇〜Ｇ₆₄とを含む。

【００７２】２入力ＮＯＲ回路Ｇ₄₈の出力と２入力ＮＡ
ＮＤ回路Ｇ₄₉〜Ｇ₅₆の入力との間の信号線の距離は長
く、これらの信号線浮遊容量値は大きい。従って、この
２入力ＮＯＲ回路Ｇ₄₈は、図７に示す如き準ＣＭＯＳ回
路によって構成されている。

【００７３】図２のロウデコーダＲ−ＤＣＲ１中の２入
力ＮＡＮＤ回路Ｇ₄₉〜Ｇ₅₆は、その出力が短距離でイン
バータＧ₅₇〜Ｇ₆₄の入力に接続されているため、図９に
示す如き純ＣＭＯＳ回路によって構成されている。

【００７４】図９の純ＣＭＯＳ・２入力ＮＡＮＤ回路は
ＰチャンネルＭＩＳＦＥＴＱ₈₂，Ｑ₈₃ＮチャンネルＭＩ
ＳＦＥＴＱ₈₄，Ｑ₈₅によって構成されている。上述した
ように出力端子ＯＵＴからの信号線の距離が短いため、
出力端子ＯＵＴの浮遊容量Ｃ₄₇の容量値は小さい。

【００７５】従って、この小さな浮遊容量Ｃ₄₇の充電・
放電をオン抵抗の比較的大きなＭＩＳＦＥＴＱ₈₂，
Ｑ₈₃，Ｑ₈₄，Ｑ₈₅により実行しても、小さな浮遊容量Ｃ
₄₇の充電・放電が高速度で実行される。

【００７６】図２のロウデコーダＲ−ＤＣＲ１中のイン
バータＧ₅₇〜Ｇ₆₄の出力は、メモリ・アレイＭ−ＡＲＹ
１のワード線ＷＬ₁₁〜ＷＬ₁₈に接続されている。従っ
て、デコーダ・ドライバとしてのロウデコーダＲ−ＤＣ
Ｒ１の出力信号線（すなわちインバータＧ₅₇〜Ｇ₆₄の出
力信号線）は、ワード線ＷＬ₁₁〜ＷＬ₁₈としてメモリ・
アレイＭ−ＡＲＹ１の内部で横方向に長距離にわたって
配置されるため、このワード線ＷＬ₁₁〜ＷＬ₁₈の浮遊容
量は極めて大きなものとなる。

【００７７】かくして、図２のロウデコーダＲ−ＤＣＲ
１中のインバータＧ₅₇〜Ｇ₆₄は、図１０に示す如き準Ｃ
ＭＯＳ回路によって構成されている。

【００７８】図１０の準ＣＭＯＳ・インバータは、Ｐチ
ャンネルＭＩＳＦＥＴＱ₈₆，ＮチャンネルＭＩＳＦＥＴ
Ｑ₈₇〜Ｑ₈₉，ＮＰＮバイボーラ出力トランジスタＱ₉₀，
Ｑ₉ ₁により構成されている。この準ＣＭＯＳ・インバー
タの動作は、図４の非反転・反転回路の反転出力ＯＵＴ
を得るＱ₄₉〜Ｑ₅₄回路の動作と同一であるため、その詳
細な説明を省略するが、ＮＰＮバイボーラ出力トランジ
スタＱ₉₀，Ｑ₉₁により大きな浮遊容量Ｃ₄₈の充電・放電
が高速度で実行される。

【００７９】図２において、ロウデコーダＤ−ＤＣＲ２
は、上述のＲ−ＤＣＲ１と同様に構成される。

【００８０】図３は、図１のアドレスバッファＡＤＢ，
カラムデコーダＣ−ＤＣＲ１等をさらに詳細に示すブロ
ックダイアグラムである。

【００８１】図３においても、出力側が黒くマークされ
た論理シンボルの回路は出力信号線の浮遊容量を充電お
よび放電する出力トランジスタがバイポーラ・トランジ
スタにより構成され、反転，非反転，ＮＡＮＤ，ＮＯＲ
等の論理処理がＣＭＯＳ回路により実行される準ＣＭＯ
Ｓ回路であり、通常の論理シンボルの回路は純ＣＭＯＳ
回路である。

【００８２】図３に示すようにアドレスバッファＡＤＢ
には、外部からＴＴＬレベルのアドレス信号Ａ₇〜Ａ₁₅
をその入力に受け、非反転出力ａ₇〜ａ₁₅と反転出力ａ₇
〜ａ₁ ₅を相補出力信号線に送出するための非反転・反転
回路Ｇ₇〜Ｇ₁₅が配置されている。

【００８３】この非反転・反転回路Ｇ₇〜Ｇ₁₅は、図４
に示す如き準ＣＭＯＳ回路により構成されている。従っ
て、非反転・反転回路Ｇ₇〜Ｇ₁₅の出力トランジスタは
図４に示すようにバイポーラ・トランジスタにより構成
されているたるめ、非反転・反転回路Ｇ₇〜Ｇ₁₅の出力
信号線が半導体チップ表面上で長距離にわたり配置され
るとしても、非反転・反転回路Ｇ₇〜Ｇ₁₅を高速で動作
させることが可能となる。

【００８４】カラムデコーダＣ−ＤＣＲ１は、アドレス
バッファＡＤＢから得られた内部アドレス信号ａ₇〜ａ
₁₅，ａ₇〜ａ₁₅が印加される２入力ＮＡＮＤ回路Ｇ₇₄〜
Ｇ₇₇，Ｇ₇₈〜Ｇ₈₁，Ｇ₈₂〜Ｇ₈₅と、３入力ＮＡＮＤ回路
Ｇ₈₆〜Ｇ₈₉とを含む。

【００８５】さらに図３に示すように、カラムデコーダ
Ｃ−ＤＣＲ１内において、これらのＮＡＮＤ回路Ｇ₇₄〜
Ｇ₉₃の出力信号線は、長距離で配置されるとともに多く
のＮＯＲ回路Ｇ₉₄〜Ｇ₉₅の入力端子に接続されているた
め、これらのＮＡＮＤ回路Ｇ₇₄〜Ｇ₉₃の出力信号線の浮
遊容量は大きな容量値となる。

【００８６】従って、３入力ＮＡＮＤ回路Ｇ₈₆〜Ｇ
₈₉は、図５に示す如き準ＣＭＯＳ・３入力ＮＡＮＤ回路
によって構成され、２入力ＮＡＮＤ回路Ｇ₇₄〜Ｇ₈₅は、
図５から入力端子ＩＮ₃とＭＩＳＦＥＴＱ₅₇，Ｑ₆₀とを
省略した準ＣＭＯＳ・２入力ＮＡＮＤ回路によって構成
されている。

【００８７】一方、図３において、３入力ＮＯＲ回路Ｇ
₉₄，Ｇ₉₅の出力信号線は短距離でインバータＧ₁₀₀，Ｇ
₁₀₁の入力に接続されているため、これらの３入力ＮＯ
Ｒ回路Ｇ₉₄〜Ｇ₉₅の出力信号線の浮遊容量の容量値は小
さい。従って、これらの３入力ＮＯＲ回路Ｇ₉₄〜Ｇ
₉₅は、純ＣＭＯＳ・３入力ＯＲ回路により構成されてい
る。さらに、インバータＧ₁₀₀，Ｇ₁₀₁の出力信号線は
短距離で２入力ＮＯＲ回路Ｇ₉₈，Ｇ₉₉の入力端子に接続
されているため、これらのインバータＧ₁₀₀，Ｇ₁₀₁の出
力信号線の浮遊容量の容量値は小さい。従って、これら
のインバータＧ₁₀₀，Ｇ₁₀₁は周知の純ＣＭＯＳ・インバ
ータにより構成されている。

【００８８】さらに、２入力・ＮＯＲ回路Ｇ₉₈，Ｇ₉₉の
出力信号線は比較的短距離でカラムスイッチＣ−ＳＷ₁
のスイッチ用ＭＩＳＦＥＴＱ₁₀₀₁，Ｑ₁₀₀₁のゲート電極
に接続されているため、これらのＮＯＲ回路Ｇ₉₈，Ｇ₉₉
の出力信号線の浮遊容量は小さい。従って、これらのＮ
ＯＲ回路は図８図に示す如き純ＣＭＯＳ・２入力ＮＯＲ
回路によって構成されている。

【００８９】図８の純ＣＭＯＳ・２入力ＮＯＲ回路は
ＰチャンネルＭＩＳＦＥＴＱ₇₈，Ｑ₇ ₉，ＮチャンネルＭ
ＩＳＦＥＴＱ₈₀，Ｑ₈₁によって構成されている。出力端
子からの信号線の距離が比較的短いため、出力端子ＯＵ
Ｔの浮遊容量Ｃ₄₆の容量値は小さい。

【００９０】従って、この小さな浮遊容量Ｃ₄₆の充電・
放電をオン抵抗の比較的大きなＭＩＳＦＥＴＱ₇₈，
Ｑ₇₉，Ｑ₈₀，Ｑ₈₁により実行しても、小さな浮遊容量Ｃ
₄₆の充電・放電が高速度で実行される。

【００９１】なお、上述した３入力ＮＯＲ回路Ｇ₉₄〜Ｇ
₉₅は、上記図８の２入力ＮＯＲ回路に第３入力端子ＩＮ
₃を追加するとともに、そのゲートが上記入力端子ＩＮ₃
に接続された第３のＰチャンネルＭＩＳＦＥＴＱ₇₈，Ｑ
₇₉に直列に挿入し、そのゲートが上記入力端子ＩＮ₃に
接続された第３のＮチャンネルＭＩＳＦＥＴをＱ₈₀，Ｑ
₈₁に並列に挿入した純ＣＭＯＳ・３入力回路により構成
されている。

【００９２】さらに図３には、図１のメモリ・アレイＭ
−ＡＲＹ１の１ビットのメモリ・セルＭ−ＣＥＬがさら
に詳細に示されている。

【００９３】このメモリ・セルＭ−ＣＥＬは負荷抵抗Ｒ
₁，Ｒ₂とＮチャンネルＭＩＳＦＥＴＱ₁₀₁，Ｑ₁₀₂からな
る１対のインバータの入出力を交差結合したフリップ・
フロップと、トランスミッション・ゲート用Ｎチャンネ
ルＭＩＳＦＥＴＱ₁₀₃，Ｑ₁₀₄とにより構成されている。

【００９４】フリップ・フロップは情報の記憶手段とし
て用いられる。トランスミッション・ゲートはロウデコ
ーダＲ−ＤＣＲ１に接続されたワード線ＷＬ₁₁に印加さ
れるアドレス信号によって制御され、相補データ線対Ｄ
₁₀₀₁，Ｄ₁₀₀₁とフリップ・フロップとの間の情報伝達が
このトランスミッション・ゲートによって制御される。

【００９５】図１１は、図１のセンスアンプ選択回路Ｓ
ＡＳＣの要部の一例及び内部制御信号発生回路ＣＯＭ−
ＧＥの一例をより詳細に示す回路図である。

【００９６】同図には、センスアンプ選択回路ＳＡＳＣ
のうち、外部からのチップセレクト信号ＣＳを受けて、
データ出力中間アンプＤＯＩＡ，ロウデコーダＲ−ＤＣ
Ｒ０及びカラムデコーダＣ−ＤＣＲ１等へ供給する制御
信号ＣＳ，ＣＳを形成する部分の回路が示されている。

【００９７】外部からのチップセレクト信号ＣＳが印加
されるこの部分の回路は図４の非反転・反転回路と同一
の回路により構成されている。この回路の出力信号ＣＳ
は、バイポーラ・トランジスタＴ₁，Ｔ₂，Ｔ₃，Ｔ₄から
得られるため、センスアンプ選択回路ＳＡＳＣの出力Ｃ
Ｓ，ＣＳの充電・放電速度の容量依存性は小さい。従っ
て、センスアンプ選択回路ＳＡＳＣの出力ＣＳが図２の
ロウデコーダＲ−ＤＣＲ０のＮＯＲゲートＧ₃₂〜Ｇ₃₉の
入力端子および図３のカラムデコーダＣ−ＤＣＲ１のＮ
ＯＲゲートＧ₉₄〜Ｇ₉₅の入力端子に接続されても、この
出力ＣＳは高速となる。また、センスアンプ選択回路Ｓ
ＡＳＣの出力ＣＳがデータ出力中間アンプＤＯＩＡ内の
複数のスイッチ用ＭＩＳＦＥＴのゲート電極に接続され
ても、この出力ＣＳは高速となる。

【００９８】同図に示されていないが、センスアンプ選
択回路ＳＡＳＣは、内部相補アドレス信号ａ₇〜ａ
₁₅と、上記制御信号ＣＳを受け、センスアンプへ供給す
る選択信号Ｓ１を形成するデコーダ回路を含んでいる。
このデコーダ回路によって。、センスアンプＳＡ１〜Ｓ
Ａ１６のうち、選択されるべき相補データ線対にその入
力端子が電気的に結合されるセンスアンプが選択され、
そのセンス動作が実行される。このデコーダ回路の出力
部は、準ＣＭＯＳ回路によって構成されており、その出
力の充電・放電の容量依存性が小さくなるようにされて
いる。これにより、センスアンプを選択する動作の高速
化を図ることができる。なお、デコーダ回路に上記制御
信号が供給されるようにしてあっても、上述したように
上記制御信号がバイポーラ・トランジスタによって形成
されるため、その制御信号ＣＳは高速である。

【００９９】本実施例では、センスアンプを選択するた
めに、デコーダ回路をセンスアンプ選択回路ＳＡＳＯに
設けるようにしてあるが、カラムデコーダＣ−ＤＣＲ１
〜Ｃ−ＤＣＲ４で形成されている選択信号をセンスアン
プの選択信号とに利用するようにしてもよい。このよう
にすれば、素子数を減らすことができるため、高集積化
を図ることが可能となる。

【０１００】図１１の内部制御信号発生回路ＣＯＭ−Ｇ
Ｅは、外部からのチップセレクト信号ＣＳが印加される
ことにより、複数の内部遅延チップセレクト信号Ｃ
Ｓ₂，ＣＳ₁，ＣＳ₁，ＣＳ₂を発生するための回路部を有
する。この回路部の大半はＣＭＯＳ回路により構成され
る。しかし、これらの出力ＣＳ₂，ＣＳ₁，ＣＳ₁，ＣＳ₂
はバイポーラ出力トランジスタＴ₅，Ｔ₆，Ｔ₉，Ｔ₁₀，
Ｔ₁₁，Ｔ₁₂，Ｔ₇，Ｔ₈から得られるため、これらの出力
の充電・放電の容量依存性は小さい。

【０１０１】図１１の内部制御信号発生回路ＣＯＭ−Ｇ
Ｅはさらに、外部からのライトイネーブル信号ＷＥを内
部遅延チップセレクト信号ＣＳ₁，ＣＳ₂が印加されるこ
とにより、書込み制御信号ＷＥＣＳ，ＷＥＣＳとデータ
出力バッファ制御信号ＤＯＣとを発生するための回路部
を有する。この回路部の大半は同様にＣＭＯＳ回路によ
って構成されている。しかし、信号ＷＥＣＳはバイポー
ラ出力トランジスタＴ₁₄，Ｔ₁₅から得られるため、この
出力ＷＥＣＳの充電・放電の容量依存性は小さい。従っ
て、この出力ＷＥＣＳが図３のカラムデコーダＣ−ＤＣ
Ｒ１のＮＡＮＤ（図示されていない）の多数の入力端子
あるいは図１のスイッチ用ＭＩＳＦＥＴＱ₁，Ｑ₁〜
Ｑ₁₆，Ｑ₁₆のゲート電極に印加されても、この出力ＷＥ
ＣＳは高速となる。

【０１０２】図１２は、図１のセンスアンプＳＡ１，デ
ータ出力中間アンプＤＯＩＡ，データ出力バッファＤＯ
Ｂ等により詳細に示す回路図である。

【０１０３】図１３は、図１のデータ入力バッファＤＩ
Ｂ，データ入力中間アンプＤＩＩＡ１等をより詳細に示
す回路図である。

【０１０４】図１４は、図１乃至図１３に示された一実
施例のスタティックＲＡＭの読出し時および書込み時の
各部の信号波形図である。

【０１０５】まず、図１２及び図１４を用いて本スタテ
ィックＲＡＭの情報の読出し時の動作を説明する。

【０１０６】図１４に示すようにアドレス信号Ａ₀〜Ａ
₁₅が印加されると同時にチップセレクト信号ＣＳがロウ
レベルに変化し、ライトイネーブル信号ＷＥがハイレベ
ルのまま保持されるとする。内部制御信号発生回路ＣＯ
Ｍ−ＧＥからは第１４図に示すように、内部遅延チップ
セレクト信号ＣＳ₁，ＣＳ₂，ＣＳ₃，書込み制御信号Ｗ
ＥＣＳ，データ出力バッファ制御信号ＤＯＣが発生され
る。

【０１０７】供給されたアドレス信号Ａ₀〜Ａ₁₅が、例
えばワード線ＷＬ₁₁と相補データ線対Ｄ₁₀₀₁，Ｄ₁₀₀₁を
指定するアドレス信号であった場合、ワード線ＷＬ₁₁と
相補データ線対Ｄ₁₀₀₁，Ｄ₁₀₀₁との交点に設けられたメ
モリ・セルＭ−ＣＥＬが選択される。選択されたメモリ
・セルＭ−ＣＥＬの内部情報は、相補データ線対
Ｄ₁₀ ₀₁，Ｄ₁₀₀₁，スイッチ用ＭＩＳＦＥＴＱ₁₀₀₁，Ｑ
₁₀₀₁を介してセンスアンプＳＡ１の両入力に伝えられ
る。センスアンプＳＡ１はエミッタ結合された差動対ト
ランジスタＴ₂₁，Ｔ₂₂と定電流源ＭＩＳＦＥＴＴ₂₀とか
ら構成される。定電流源ＭＩＳＦＥＴＴ₂₀のゲート電極
にセンスアンプ選択回路ＳＡＳＣからハイレベルの選択
信号Ｓ１が印加されると、センスアンプＳＡ１はセンス
動作を実行する。

【０１０８】センスアンプ選択回路ＳＡＳＣからデータ
出力中間アンプＤＯ１Ａの定電流源ＭＩＳＦＥＴＴ₂₃〜
Ｔ₂₆のゲート電極にハイレベルの内部チップセレクト信
号ＯＳが印加されると、データ出力中間アンプＤＯＩＡ
は増幅動作を実行する。

【０１０９】従って、センスアンプＳＡ１の出力信号
は、ベース接地トランジスタＴ₂₇，Ｔ₂₈，エミッタフォ
ロワトランジスタＴ₂₉，Ｔ₃₀，出力ＭＩＳＦＥＴＴ₃₅，
Ｔ₃₈を介して、データ出力中間アンプＤＯＩＡの出力ノ
ードＮ₁₁に伝達される。

【０１１０】図１２に示すようにデータ出力バッファＤ
ＯＢには内部制御信号発生回路ＣＯＭ−ＧＥからデータ
出力バッファ制御信号ＤＯＣが供給される。また、図１
２に示すようにデータ出力バッファＤＯＢは、Ｔ₃₉，Ｔ
₄₀の純ＣＭＯＳインバータ，Ｔ₄₁〜Ｔ₄₈の準ＣＭＯＳ・
２入力ＮＡＮＤ回路，Ｔ₄₉〜Ｔ₅₆の準ＣＭＯＳ・２入力
ＮＯＲ回路，Ｐチャンネル・スイッチ用ＭＩＳＦＥＴＴ
₅₇，Ｎチャンネル・スイッチ用ＭＩＳＦＥＴ₅₈，Ｐチャ
ンネル・出力用ＭＩＳＦＥＴＴ₅₉，Ｎチャンネル出力用
ＭＩＳＦＥＴＴ₆₀から構成されている。

【０１１１】データ出力バッファ制御信号ＤＯＣがハイ
レベルの時は、スイッチ用ＭＩＳＦＥＴのＴ₅₇，Ｔ₅₈が
オンとなり、出力用ＭＩＳＦＥＴのＴ₅₉，Ｔ₆₀が同時に
オフとなるため、データ出力バッファＤＯＢの出力Ｄo
ut はハイ・インピーダンス（フローティング）状態と
なる。

【０１１２】情報の読出し時にはデータ出力バッファ制
御信号ＤＯＣはロウレベルとなり、スイッチ用ＭＩＳＦ
ＥＴのＴ₅₇，Ｔ₅₈はオフとなり、データ出力中間アンプ
ＤＯＩＡの出力ノードＮ₁₁の信号レベルに応答した準Ｃ
ＭＯＳ・２入力ＮＡＮＤ回路の出力と準ＣＭＯＳ・２入
力ＮＯＲ回路の出力によって出力用ＭＩＳＦＥＴの
Ｔ₅₉，Ｔ₆₀のゲート電極が制御され、出力端子Ｄout よ
り有効データが得られる。出力用ＭＩＳＦＥＴのＴ₅₉，
Ｔ₆₀のオン抵抗を小とするため、これらのＭＩＳＦＥＴ
のチャンネル幅Ｗは極めて大きな値に設定されている。
すると、これらのＭＩＳＦＥＴＴ₅₉，Ｔ₆₀のゲート容量
は極めて大きなものとなるが、準ＣＭＯＳ・２入力ＮＡ
ＮＤ回路の出力部はバイポーラ出力トランジスタＴ₄₇，
Ｔ₄₈により構成され、準ＣＭＯＳ・２入力ＮＯＲ回路の
出力部はバイポーラ出力トランジスタＴ₅₅，Ｔ₅₆により
構成されているため、これら出力用ＭＩＳＦＥＴの
Ｔ₅₉，Ｔ₆₀のゲート容量の充電・放電は高速度で実行さ
れる。

【０１１３】次に、図１３及び図１４を用いて本スタテ
ィックＲＡＭの情報の書込み時の動作を説明する。

【０１１４】図１４に示すようにアドレス信号Ａ₀〜Ａ
₁₅が印加されると同時にチップセレクト信号ＣＳがロウ
レベルに変化し、その後ライトイネーブル信号ＷＥがロ
ウレベルに変化する。内部制御信号発生回路ＣＯＭ−Ｇ
Ｅからは、図１４に示すように内部遅延チップセレクト
信号ＣＳ₁，ＣＳ₂，ＣＳ₃，書込み制御信号ＷＥＣＳ，
データ出力バッファ制御信号ＤＯＣが発生される。

【０１１５】図１３に示すように、データ入力バッファ
ＤＩＢには入力データＤinと反転内部チップセレクト信
号ＣＳ₁とが印加される。情報の書込み時には、この信
号ＣＳ₁はロウレベルに変化する。すると、データ入力
バッファのＰチャンネル・スイッチ用・ＭＩＳＦＥＴＴ₆₁
はオン、Ｎチャンネル・スイッチ用・ＭＩＳＦＥＴＴ₆ ₂
はオフに変化する。これにより、多段接続された純ＣＭ
ＯＳ・インバータを介して、入力データＤinは出力ノー
ドＮ₁₂に伝達される。

【０１１６】情報の書込みに際して、書込み制御信号Ｗ
ＥＯＳはロウレベルに変化する。すると、図１３のデー
タ入力中間アンプＤＩＩＡ１内では、Ｐチャンネル・Ｍ
ＩＳＦＥＴのＴ₆₃，Ｔ₆₅はオン、ＮチャンネルＭＩＳＦ
ＥＴＴ₆₄，Ｔ₆₆はオフとなり、ノードＮ₁₃にはデータ入
力バッファＤＩＢの出力ノードＮ₁₂と同相の信号が現わ
れ、ノードＮ₁₄にはこれと逆相の信号が現われる。

【０１１７】ノードＮ₁₃の信号Ｔ₆₇〜Ｔ₇₂から構成され
た準ＣＭＯＳ・インバータを介してコモンデータ線ＣＤ
Ｌ₁に伝達され、ノードＮ₁₄の信号はＴ₇₃〜Ｔ₇₈から構
成された準ＣＭＯＳ・インバータを介してコモンデータ
線ＣＤＬ₁に伝達される。寄生容量の大きなコモンデー
タ線対ＣＤＬ₁，ＣＤＬ₁の充電・放電はこれら準ＣＭＯ
Ｓ・インバータのバイポーラ出力トランジスタＴ₇₁，Ｔ
₇₂，Ｔ₇₇，Ｔ₇₈により実行されるため、これらの充電・
放電は高速度で実行される。

【０１１８】かくして、データ入力中間アンプＤＩＩＡ
１の相補出力信号はコモンデータ線対ＣＤＬ₁，ＣＤＬ₁
スイッチ用ＭＩＳＦＥＴ，Ｑ₁，Ｑ₁，Ｑ₁₀₀₁，Ｑ₁₀₀₁，
相補データ線対Ｄ₁₀₀₁，Ｄ₁₀₀₁を介して、メモリ・セル
Ｍ−ＣＥＬに伝達され、メモリ・セルへの情報の書込み
が実行される。

【０１１９】

【発明の効果】

（１）アドレスバッファＡＤＢの非反転・反転回路Ｇ
₀〜Ｇ₁₅は準ＣＭＯＳ回路によって構成されている。こ
の準ＣＭＯＳ回路においては、非反転・反転の論理処理
部の大半がＣＭＯＳ回路により構成されているため、低
消費電力が可能である。さらに、非反転・反転出力の充
電・放電を実行する出力トランジスタをバイポーラ・ト
ランジスタにより構成したため、ＭＩＳＦＥＴと比較し
てバイポーラ・トランジスタは小さな素子寸法でも小さ
な出力抵抗が得られるという作用により、非反転・反転
回路Ｇ₀〜Ｇ₁₅の出力信号線の浮遊容量が大となって
も、高速度の動作が可能となる。

【０１２０】（２）ロウデコーダＲ−ＤＣＲ０，Ｒ−ＤＣＲ１，Ｒ
−ＤＣＲ２のＮＡＮＤ回路Ｇ₁₆〜Ｇ₂₃，Ｇ₂₄〜Ｇ₃₁，Ｇ
₄₀〜Ｇ₄₇，ＮＯＲ回路Ｇ₃₂〜Ｇ₃₉，Ｇ₄₈〜Ｇ₆₅，インバ
ータＧ₅₇〜Ｇ₆₄の如き出力信号線の浮遊容量の大きな回
路は準ＣＭＯＳ回路により構成されているため、これら
の回路を低消費電力・高速とすることができる。

【０１２１】さらに、ＮＡＮＤ回路Ｇ₄₉〜Ｇ₅₆の如き出
力信号線の浮遊容量の小さな回路は純ＣＭＯＳ回路によ
り構成されているため、これらの回路を低消費電力化す
ることができる。

【０１２２】（３）カラムデコーダＣ−ＤＣＲ１〜Ｃ−ＤＣＲ４の
ＮＡＮＤ回路Ｇ₇₄〜Ｇ₈₅の如き出力信号線の浮遊容量の
大きな回路は準ＣＭＯＳ回路により構成されているた
め、これらの回路を低消費電力・高速とすることができ
る。

【０１２３】さらに、ＮＯＲ回路Ｇ₇₄〜Ｇ₉₉，インバー
タＧ₁₀₀，Ｇ₁₀₁の如き出力信号線の浮遊容量の小さな回
路は準ＣＭＯＳ回路により構成されているため、これら
の回路を低消費電力化することができる。

【０１２４】（４）センスアンプ選択回路ＳＡＳＣを構成する非反
転・反転回路は準ＣＭＯＳ回路により構成されているた
め、低消費電力が達成されるとともに、出力ＣＳ，ＣＳ
がバイポーラ出力トランジスタから得られるため、これ
らの出力ＣＳ，ＣＳの浮遊容量が大きくても、これらの
出力ＣＳ，ＣＳは高速となる。

【０１２５】（５）内部制御信号発生回路ＣＯＭ−ＧＥは準ＣＭＯ
Ｓ回路により構成されているため、低消費電力が達成さ
れるとともに、出力ＣＳ₂，ＣＳ₃，ＣＳ₁，ＣＳ₁，ＷＥ
ＣＳがバイポーラ出力トランジスタから得られるため、
これらの出力の浮遊容量が大きくても、これらの出力Ｃ
Ｓ₂，ＣＳ₃，ＣＳ₁，ＣＳ₁，ＷＥＣＳは高速となる。

【０１２６】（６）データ出力バッファＤＯＢは準ＣＭＯＳ回路に
より構成されているため、低消費電力が達成される。

【０１２７】さらに、デ−タ出力バツファＤＯＢの出力
用ＭＩＳＦＥＴの大きなゲ−ト容量はバイポ−ラ出力ト
ランジスタにより充電・放電されるため、このゲ−ト容
量の充電・放電は高速度で実行される。デ−タ出力バツ
ファＤＯＢは、出力トランジスタがＭＩＳＦＥＴからな
ることによって比較的大きい出力電圧を形成することが
できる。これにより一方の出力レベルから他方の出力レ
ベルへの変化が比較的大きいものとなる。このように出
力トランジスタのバイポ−ラトランジスタによる駆動
と、出力ＭＩＳＦＥＴそれ自体による出力レベルの高速
変化により、デ−タ出力バツファは、十分な高速動作を
するものとなる。

【０１２８】（７）データ入力バッファＤＩＢは純ＣＭＯＳ回路に
より構成されているため、低消費電力が達成される。

【０１２９】（８）データ入力中間アンプＤＩＩＡ１は準ＣＭＯＳ
回路により構成されているため、低消費電力が達成され
る。

【０１３０】さらに、寄生容量の大きなコモンデータ線
対ＣＤＬ₁，ＣＤＬ₁の充電・放電はバイポーラ出力トラ
ンジスタにより実行されるため、これらの充電・放電は
高速度で実行される。

【０１３１】以上の相乗効果により、本スタティックＳ
ＲＡＭにおいては下記の如き特性を得ることができた。

【０１３２】（ａ）アドレスバッファＡＤＢの非反転・反転回路Ｇ
₀〜Ｇ₁₅の入力から出力までの伝播遅延時間ｔpdは約３.
０（nsec）に短縮され、非反転・反転回路Ｇ₀〜Ｇ₁₅全
体の待機時消費電力は約３３.７（ｍＷ）に、動作時消
費電力は約４５.８（ｍＷ）に低減された。

【０１３３】（ｂ）ロウデコーダＲ−ＤＣＲ０，Ｒ−ＤＣＲ１，Ｒ
−ＤＣＲ２，カラムデコーダＣ−ＤＣＲ１〜Ｃ−ＤＣＲ
４の入力から消費までの伝播遅延時間ｔpdは約４.８（n
sec）に短縮され、全体の待機時消費電力はほぼ零に、
動作時消費電力は約１５３（ｍＷ）に低減された。

【０１３４】（ｃ）メモリ・セルＭ−ＣＥＬ，センスアンプＳＡ
１，データ出力中間アンプＤＯＩＡ全体の伝播遅延時間
ｔpdは約５.０（nsec）に低減され、６４Ｋ（６５５３
６）ケのメモリ・セルＭ−ＣＥＬ全体，センスアンプＳ
Ａ１〜ＳＡ１６全体とデータ出力中間アンプＤＯＩＡの
待機時消費電力は約０.６（ｍＷ）、動作時消費電力は
約１６０（ｍＷ）に低減された。

【０１３５】（ｄ）データ出力バッファＤＯＢの入力から出力まで
の伝播遅延時間ｔpdは約２.８（nsec）に短縮され、待
機時消費電力はほぼ零に、動作時消費電力は２３.５
（ｍＷ）に低減された。

【０１３６】（ｅ）上記（ａ）〜（ｄ）によりアクセスタイム（読
出し時間）が約１５.６（nsec）に短縮され、ＥＣＬ形
のバイポーラＲＡＭのアクセスタイム（nsec）とほぼ同
程度の値が得られた。

【０１３７】（ｆ）上記（ａ）〜（ｄ）により本スタティックＳＲ
ＡＭ全体の待機消費電力は、約３４.３（ｍＷ）、動作
時消費電力は約３８２.３（ｍＷ）と従来のバイポーラ
ＲＡＭと従来のスタティックＭＯＳＲＡＭの中間（従来
のスタティックＭＯＳＲＡＭに近い）の低消費電力特性
が得られた。

【０１３８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【０１３９】例えば、図３のメモリ・セルＭ−ＣＥＬに
おいて、負荷抵抗Ｒ₁，Ｒ₂はＰチャンネルのＭＩＳＦＥ
Ｔにより置換して、ＣＭＯＳインバータによりフリップ
・フロップを構成しても良い。また、フリップ・フロッ
プをマルチ・エミッタのＮＰＮトランジスタにより構成
しても良い。

【０１４０】さらに、リフレッシュを行なうことによ
り、メモリ・セルＭ−ＣＥＬはフリップ・フロップ回路
ではなく、セル容量への電荷蓄積による情報一時記憶形
回路により構成しても良い。

【０１４１】また、アドレスバッファＡＤＢに印加され
るアドレス信号Ａ₀〜Ａ₁₅の信号レベルはＴＴＬレベル
ではなく、ＥＣＬレベルとしてアドレスバッファＡＤＢ
に適切なレベル変換動作を実行させる様に構成しても良
い。

【０１４２】また、入力Ｄin・出力Ｄoutは１ビットで
はなく複数ビット(例えば、４ビット，８ビット……)の
形式に構成しても良い。

【０１４３】また、メモリ・マトリックスは、４個に限
定されるものではなく、それ以上あるいはそれ以下であ
っても良い。

【０１４４】以上の説明では主として本発明者によりな
された発明を半導体メモリに適用した場合について説明
したが、それに限定されるものではない。

【０１４５】例えば、半導体チップ上にはメモリ・セル
特定のセルを選択するためのアドレス回路、情報の読出
し・書込みを扱う信号回路、情報の読出し・書込みの動
作を制御するためのタイミング回路だけではなく、必要
に応じてバイポーラ・アナログ回路、ＭＯＳ・アナログ
回路、Ｐチャンネル・ＭＯＳ・ロジック、Ｎチャンネル
・ＭＯＳロジック、ＣＭＯＳ・ロジック、Ｉ²Ｌ回路、
ＥＣＬ回路のいずれかが半導体チップ上に配置されるこ
とも可能であることは言うまでもない。

【図面の簡単な説明】

【図１】本発明の一実施例によるスタティックＲＡＭの
内部構成を示すブロックダイアグラムである。

【図２】図１のアドレスバッファＡＤＢ，ロウデコーダ
Ｒ−ＤＣＲ０，Ｒ−ＤＣＲ１，Ｒ−ＤＣＲ２をさらに詳
細に示すブロックダイアグラムである。

【図３】図１のアドレスバッファＡＤＢ，カラムデコー
ダＣ−ＤＣＲ１等をさらに詳細に示すブロックダイアグ
ラムである。

【図４】準ＣＭＯＳ・非反転・反転回路を示す回路図で
ある。

【図５】準ＣＭＯＳ・３入力ＮＡＮＤ回路を示す回路図
である。

【図６】純ＣＭＯＳ・３入力ＮＡＮＤ回路を示す回路図
である。

【図７】準ＣＭＯＳ・２入力ＮＯＲ回路を示す回路図で
ある。

【図８】純ＣＭＯＳ・２入力ＮＯＲ回路を示す回路図で
ある。

【図９】純ＣＭＯＳ・２入力ＮＡＮＤ回路を示す回路図
である。

【図１０】準ＣＭＯＳ・インバータを示す回路図であ
る。

【図１１】図１のセンスアンプ選択回路ＳＡＳＣと内部
制御信号発生回路ＣＯＭ−ＧＥをより詳細に示す回路図
である。

【図１２】図１のセンスアンプＳＡ１Ａ，データ出力中
間アンプＤＯＩＡ，データ出力バッファＤＯＢ等をより
詳細に示す回路図である。

【図１３】図１のデータ入力バッファＤＩＢ，データ入
力中間アンプＤＩＩＡ１等をより詳細に示す回路図であ
る。

【図１４】図１乃至図１３に示された一実施例のスタテ
ィックＲＡＭの読出し時および書込み時の各部の信号波
形図である。

【符号の説明】

Ｍ−ＣＥＬ…メモリセル、ＡＤＢ…アドレスバッファ、
Ｒ−ＤＣＲ０，Ｒ−ＤＣＲ１，Ｒ−ＤＣＲ２…ロウデコ
ーダ、Ｃ−ＤＣＲ１〜Ｃ−ＤＣＲ４…カラムデコーダ、
Ｃ−ＳＷ１〜Ｃ−ＳＷ４…カラムスイッチ、ＤＩＢ…デ
ータ入力バッファ、ＤＩＩＡ１〜ＤＩＩＡ４…データ入
力中間アンプ、ＳＡ１〜ＳＡ１６…センスアンプ、ＤＯ
ＩＡ…データ出力中間アンプ、ＤＯＢ…データ出力バッ
ファ、ＣＯＭ−ＧＥ…内部制御信号発生回路、ＳＡＳＣ
…センスアンプ選択回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小高雅則東京都小平市上水本町1450番地株式会社日立製作所デバイス開発センタ内 (72)発明者内田英明群馬県高崎市西横手町111番地株式会社日立製作所高崎工場内 (56)参考文献特開昭48−39157（ＪＰ，Ａ) 特開昭58−125291（ＪＰ，Ａ) 実開昭59−149733（ＪＰ，Ｕ) 実開昭55−152728（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】ＣＭＯＳ回路とバイポーラトランジスタ
とを組み合わせてなる内部回路と、外部端子に供給すべ
き信号を形成する出力回路とを備えてなる半導体集積回
路であって、上記出力回路は、上記外部端子に信号を出力する出力ト
ランジスタと、上記出力トランジスタを駆動する駆動部
とを備え、上記出力トランジスタは、そのドレインから上記外部端
子に供給すべき信号を出力するＰチャンネルの第１ＭＩ
ＳＦＥＴと、そのドレインから上記外部端子に供給すべ
き信号を出力するＮチャンネルの第２ＭＩＳＦＥＴから
なり、上記駆動部は上記第１出力ＭＩＳＦＥＴを駆動する第１
駆動部と、第２出力ＭＩＳＦＥＴを駆動する第２駆動部
とからなり、上記ＣＭＯＳ回路により形成された信号を
電流増幅して上記第１ＭＩＳＦＥＴと上記第２ＭＩＳＦ
ＥＴのゲート容量をそれぞれチャージアップ又はディス
チャージさせるバイポーラトランジスタからなることを
特徴とする半導体集積回路。
【請求項２】上記第１駆動部は出力すべき入力信号と
第１制御信号とを受け、上記第１制御信号が第１レベル
であるとき上記入力信号に応じて上記第１出力ＭＩＳＦ
ＥＴを駆動し、かつ上記第１制御信号が第１レベルと異
なる第２レベルであるとき上記入力信号にかかわらずに
上記第１出力ＭＩＳＦＥＴをオフ状態にせしめる駆動制
御信号を形成する第１ＣＭＯＳ論理回路を含み、上記第２駆動部は上記出力すべき入力信号と上記第１制
御信号とは位相が反転させられた第２制御信号を受け、
かかる第２制御信号が上記第２レベルであるとき上記入
力信号に応じて上記第２出力ＭＩＳＦＥＴを駆動し、か
つ上記第２制御信号が上記第１レベルであるとき上記入
力信号にかかわらずに上記第２出力ＭＩＳＦＥＴをオフ
状態にせしめる駆動制御信号を形成する第２ＣＭＯＳ論
理回路を含むものであることを特徴とする特許請求の範
囲第１項記載の半導体集積回路。
【請求項３】上記第１駆動回路は上記第１出力ＭＩＳ
ＦＥＴのゲートとソース間に設けられ、上記第１制御信
号を受けてそれが上記第２レベルのときにオン状態にさ
れるＰチャンネル型の第３ＭＩＳＦＥＴを備え、上記第２駆動部は上記第２出力ＭＩＳＦＥＴのゲートと
ソース間に設けられ、上記第２制御信号を受けてそれが
上記第１レベルのときにオン状態にされるＮチャンネル
型の第４ＭＩＳＦＥＴを備えてなることを特徴とする特
許請求の範囲第２項記載の半導体集積回路。