JPH0421955B2 - - Google Patents
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- Publication number
- JPH0421955B2 JPH0421955B2 JP57184360A JP18436082A JPH0421955B2 JP H0421955 B2 JPH0421955 B2 JP H0421955B2 JP 57184360 A JP57184360 A JP 57184360A JP 18436082 A JP18436082 A JP 18436082A JP H0421955 B2 JPH0421955 B2 JP H0421955B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- upper row
- line
- address signal
- row selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、アクセスタイムの向上および消費
電力の低減が可能な半導体メモリ装置に関するも
のである。
電力の低減が可能な半導体メモリ装置に関するも
のである。
第１図は従来の半導体メモリ装置を示すブロツ
ク図である。同図において、１はメモリーセル、
２ａおよび２ｂは相補的な関係にある一対のビツ
ト線、３は選択時に同一行上にあるメモリーセル
を活性化するワード線、４は行アドレス情報を解
読する行デコード、５は行アドレス信号線、６ａ
および６ｂは前記ビツト線２ａおよび２ｂに接続
するビツト線負荷、７は電源端子、８はビツト線
２ａおよび２ｂを入力とするセンス増幅器、９は
読み出しデータ線、１０は列アドレス信号を解読
する列デコーダ、１１は列アドレス信号線、１２
は上記メモリーセル１を行列に配置して成るメモ
リーセルアレイである。
ク図である。同図において、１はメモリーセル、
２ａおよび２ｂは相補的な関係にある一対のビツ
ト線、３は選択時に同一行上にあるメモリーセル
を活性化するワード線、４は行アドレス情報を解
読する行デコード、５は行アドレス信号線、６ａ
および６ｂは前記ビツト線２ａおよび２ｂに接続
するビツト線負荷、７は電源端子、８はビツト線
２ａおよび２ｂを入力とするセンス増幅器、９は
読み出しデータ線、１０は列アドレス信号を解読
する列デコーダ、１１は列アドレス信号線、１２
は上記メモリーセル１を行列に配置して成るメモ
リーセルアレイである。
なお、第２図に示すメモリーセル１において、
１３ａおよび１３ｂはMOSトランジスタ、抵抗
などで構成される負荷素子、１４ａおよび１４ｂ
はインバータトランジスタ、１５ａおよび１５ｂ
はアクセストランジスタ、１６ａおよび１６ｂは
メモリーセル１のストレージノードである。
１３ａおよび１３ｂはMOSトランジスタ、抵抗
などで構成される負荷素子、１４ａおよび１４ｂ
はインバータトランジスタ、１５ａおよび１５ｂ
はアクセストランジスタ、１６ａおよび１６ｂは
メモリーセル１のストレージノードである。
次に、上記構成による半導体メモリ装置の動作
について、一例として、ストアノード１６ａおよ
び１６ｂがそれぞれ“Ｈ”レベルおよび“Ｌ”レ
ベルに書き込まれている場合について説明する。
まず、読み出しの場合には読み出そうとするセル
の行アドレス情報を行アドレス信号線５に入力す
る。そして行デコード４により行アドレス情報が
解読され、一本のワード線３が活性化する。次に
“Ｌ”レベルをストアしているアクセストランジ
スタ１５ｂが導通し、電源端子７からビツト線負
荷６ｂビツト線２ｂ、アクセストランジスタ１５
ｂ、インバータトランジスタ１４ｂの経路を電流
が流れ、ビツト線２ｂはプリチヤージレベルから
低下する。一方、読み出そうとするセルの列アド
レス信号線１１に入力された列アドレス信号は列
デコード１０により解読され、選択された列に対
応する一個のセンス増幅器８が活性化する。した
がつて、選択された列のビツト線２ａおよび２ｂ
の電位差がセンス増幅され、読み出しデータ線９
に出力され、読み出し動作が行なわれる。
について、一例として、ストアノード１６ａおよ
び１６ｂがそれぞれ“Ｈ”レベルおよび“Ｌ”レ
ベルに書き込まれている場合について説明する。
まず、読み出しの場合には読み出そうとするセル
の行アドレス情報を行アドレス信号線５に入力す
る。そして行デコード４により行アドレス情報が
解読され、一本のワード線３が活性化する。次に
“Ｌ”レベルをストアしているアクセストランジ
スタ１５ｂが導通し、電源端子７からビツト線負
荷６ｂビツト線２ｂ、アクセストランジスタ１５
ｂ、インバータトランジスタ１４ｂの経路を電流
が流れ、ビツト線２ｂはプリチヤージレベルから
低下する。一方、読み出そうとするセルの列アド
レス信号線１１に入力された列アドレス信号は列
デコード１０により解読され、選択された列に対
応する一個のセンス増幅器８が活性化する。した
がつて、選択された列のビツト線２ａおよび２ｂ
の電位差がセンス増幅され、読み出しデータ線９
に出力され、読み出し動作が行なわれる。
従来の半導体メモリ装置は選択された同一行上
の全てのメモリーセルが活性化するので、全列に
電源からメモリーセルに電流が流れ込み、コラム
数の多い大容量メモリを構成する場合、消費電力
が大きくなる欠点があつた。
の全てのメモリーセルが活性化するので、全列に
電源からメモリーセルに電流が流れ込み、コラム
数の多い大容量メモリを構成する場合、消費電力
が大きくなる欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、メモリセルを行列
状に配置したメモリセルアレイを列方向に分割し
て配置した複数の部分メモリセル群と、これら複
数の部分メモリセル群のそれぞれに分割して設け
られかつメモリセルの各行ごとに配置された複数
の分割ワード線と、複数の部分メモリセル群に共
通して設けられかつメモリセルの複数行ごとに配
置された上位行選択線と、上位行アドレス信号を
デコードして上位行選択線のいずれか１本を選択
的に駆動する上位行デコード手段と、下位行アド
レス信号および上位列アドレス信号をデコードす
る副デコード手段とを備えており、各分割ワード
線は上位行選択線の出力と副デコード手段の出力
とに基づいていずれか１本が選択的に活性化され
ることにより、高速でしかも低消費電力で大容量
の半導体メモリをチツプ面積を増大させることな
く提供するものである。
去するためになされたもので、メモリセルを行列
状に配置したメモリセルアレイを列方向に分割し
て配置した複数の部分メモリセル群と、これら複
数の部分メモリセル群のそれぞれに分割して設け
られかつメモリセルの各行ごとに配置された複数
の分割ワード線と、複数の部分メモリセル群に共
通して設けられかつメモリセルの複数行ごとに配
置された上位行選択線と、上位行アドレス信号を
デコードして上位行選択線のいずれか１本を選択
的に駆動する上位行デコード手段と、下位行アド
レス信号および上位列アドレス信号をデコードす
る副デコード手段とを備えており、各分割ワード
線は上位行選択線の出力と副デコード手段の出力
とに基づいていずれか１本が選択的に活性化され
ることにより、高速でしかも低消費電力で大容量
の半導体メモリをチツプ面積を増大させることな
く提供するものである。
第３図はこの発明に係る半導体メモリ装置の一
実施例を示すブロツク図であり、一例としてメモ
リーセルアレイを列方向に分割した部分メモリー
セル群の数Ｎを４として、１本当たりの上位行選
択線が配置される行の数Ｍを２とした場合を示
す。同図において、３ａは上位行選択線、４ａは
上位行デコード、５ａは上位行アドレス信号線、
５ｂは下位行アドレス信号線、１０ａは下位列デ
コード、１２ａ，１２ｂ，１２ｃ，１２ｄに４分
割されたメモリーセルアレイの各部分メモリーセ
ル群、１１ａは下位列アドレス信号線、１１ｂは
上位列アドレス信号線、１７は下位行アドレスと
上位列アドレスの両方を解読する副デコード、１
８は副デコーダ出力、１９はワード線３と平行に
配置された上位行選択線３ａとワード線３と垂直
に配置された副デコーダ出力１８を入力とするア
ンドゲートで、出力はワード線３に接続されてい
る。なお、ワード線３と上位行選択線は同一層で
あつても異なる層であつてもよい。
実施例を示すブロツク図であり、一例としてメモ
リーセルアレイを列方向に分割した部分メモリー
セル群の数Ｎを４として、１本当たりの上位行選
択線が配置される行の数Ｍを２とした場合を示
す。同図において、３ａは上位行選択線、４ａは
上位行デコード、５ａは上位行アドレス信号線、
５ｂは下位行アドレス信号線、１０ａは下位列デ
コード、１２ａ，１２ｂ，１２ｃ，１２ｄに４分
割されたメモリーセルアレイの各部分メモリーセ
ル群、１１ａは下位列アドレス信号線、１１ｂは
上位列アドレス信号線、１７は下位行アドレスと
上位列アドレスの両方を解読する副デコード、１
８は副デコーダ出力、１９はワード線３と平行に
配置された上位行選択線３ａとワード線３と垂直
に配置された副デコーダ出力１８を入力とするア
ンドゲートで、出力はワード線３に接続されてい
る。なお、ワード線３と上位行選択線は同一層で
あつても異なる層であつてもよい。
次に、上記構成による半導体メモリ装置の動作
について説明する。まず上位行アドレス信号線５
ａに入力された上位行アドレス情報を上位行デコ
ーダが解読し２行毎に配置された上位行選択線の
一本を活性化する。一方、副デコード１７は上位
列アドレス情報と下位行アドレス情報の両方を解
読し、部分メモリーセル群１２ａ〜１２ｄの一個
のしかも２行のうちの一方を選択する。アンドゲ
ート１９は上位行選択信号と副デコード出力の論
理積を発生するので、一つのブロツクの一本のワ
ード線のみ活性化する。以下の読み出し動作は従
来の場合と同じである。
について説明する。まず上位行アドレス信号線５
ａに入力された上位行アドレス情報を上位行デコ
ーダが解読し２行毎に配置された上位行選択線の
一本を活性化する。一方、副デコード１７は上位
列アドレス情報と下位行アドレス情報の両方を解
読し、部分メモリーセル群１２ａ〜１２ｄの一個
のしかも２行のうちの一方を選択する。アンドゲ
ート１９は上位行選択信号と副デコード出力の論
理積を発生するので、一つのブロツクの一本のワ
ード線のみ活性化する。以下の読み出し動作は従
来の場合と同じである。
電源７からビツト線負荷６ａ又は６ｂ、ビツト
線２ａ又は２ｂを経て、メモリーセル１へ電流が
流れ込むのは選択された一つの部分メモリーセル
群内の列のみで、従来の全列に比べて４分の１に
減少する。更に、ワード線３の長さは従来の場合
の４分の１に短縮されているのでワード線遅延は
分割数の自乗の16分の１に短縮され、高速動作が
可能である。また、アンドゲート１９は一個あた
りの面積が小さくしかもワード線方向には分割数
４個しかないので、ワード線平行方向のチツプサ
イズの増分は小さい。また、上位行選択線は２行
毎に一本なので各行に配置するのに比べてワード
線垂直方向のチツプサイズの増分も小さく、ま
た、隣接する上位行選択線３ａ間の間隔を大きく
とれるため、線間寄生容量は小さく、各行に配置
するものに比べて上位行選択線の選択する時間の
遅延が抑えられ、アクセス時間の短縮化が図れ
る。さらに、各行に配置するものに比べて上位行
選択線３ａと直交して配置されるビツト線２ａ，
２ｂとの交点部分の数が少なく、上位行選択線３
ａとビツト線２ａ，２ｂとの交点部分における絶
縁不良による故障も減少し、歩留り及び信頼性が
良く、しかも、上位行選択線３ａとビツト線２
ａ，２ｂとの間の寄生容量も小さいため、メモリ
ーセル１からの情報の読み出し及びメモリーセル
１への情報の書き込みに際してのビツト線２ａ，
２ｂの充放電に要する時間と電荷量が少なくてす
み、高速化及び低消費電力化が図れるものであ
る。
線２ａ又は２ｂを経て、メモリーセル１へ電流が
流れ込むのは選択された一つの部分メモリーセル
群内の列のみで、従来の全列に比べて４分の１に
減少する。更に、ワード線３の長さは従来の場合
の４分の１に短縮されているのでワード線遅延は
分割数の自乗の16分の１に短縮され、高速動作が
可能である。また、アンドゲート１９は一個あた
りの面積が小さくしかもワード線方向には分割数
４個しかないので、ワード線平行方向のチツプサ
イズの増分は小さい。また、上位行選択線は２行
毎に一本なので各行に配置するのに比べてワード
線垂直方向のチツプサイズの増分も小さく、ま
た、隣接する上位行選択線３ａ間の間隔を大きく
とれるため、線間寄生容量は小さく、各行に配置
するものに比べて上位行選択線の選択する時間の
遅延が抑えられ、アクセス時間の短縮化が図れ
る。さらに、各行に配置するものに比べて上位行
選択線３ａと直交して配置されるビツト線２ａ，
２ｂとの交点部分の数が少なく、上位行選択線３
ａとビツト線２ａ，２ｂとの交点部分における絶
縁不良による故障も減少し、歩留り及び信頼性が
良く、しかも、上位行選択線３ａとビツト線２
ａ，２ｂとの間の寄生容量も小さいため、メモリ
ーセル１からの情報の読み出し及びメモリーセル
１への情報の書き込みに際してのビツト線２ａ，
２ｂの充放電に要する時間と電荷量が少なくてす
み、高速化及び低消費電力化が図れるものであ
る。
なお、上記実施例ではＮ＝４、Ｍ＝２の場合に
ついて説明したが他の値でもよいことはもちろん
である。また、メモリーセルとして図２に示した
NMOSスタチツク型メモリーセルの場合を示し
たが、他のいかなるメモリーセル、例えば
CMOSスタチツク型メモリーセル、ダイナミツ
ク型メモリーセル、であつてもよい。更にアンド
ゲート１９を部分メモリーセル群の端に配置した
ものを示したが、他の位置、例えば部分メモリー
セル群の中央、に配置してもよい。また上位行選
択信号３ａと副デコード出力信号１８のアンド信
号でワード線を駆動したが３ａと１８の論理を反
転し、これらのノア信号でワード線を駆動しても
よい。
ついて説明したが他の値でもよいことはもちろん
である。また、メモリーセルとして図２に示した
NMOSスタチツク型メモリーセルの場合を示し
たが、他のいかなるメモリーセル、例えば
CMOSスタチツク型メモリーセル、ダイナミツ
ク型メモリーセル、であつてもよい。更にアンド
ゲート１９を部分メモリーセル群の端に配置した
ものを示したが、他の位置、例えば部分メモリー
セル群の中央、に配置してもよい。また上位行選
択信号３ａと副デコード出力信号１８のアンド信
号でワード線を駆動したが３ａと１８の論理を反
転し、これらのノア信号でワード線を駆動しても
よい。
以上に説明したように、この発明に係る半導体
メモリ装置によればメモリーセルの選択を上位行
選択線とワード線の２段階に分けて行なうように
階層的に行なうため、低消費電力でしかも高速な
大容量の半導体メモリ装置を構成することができ
る効果がある。
メモリ装置によればメモリーセルの選択を上位行
選択線とワード線の２段階に分けて行なうように
階層的に行なうため、低消費電力でしかも高速な
大容量の半導体メモリ装置を構成することができ
る効果がある。
しかも、上位行選択線をメモリセルの複数行毎
に配置した構成としたので、上位行選択線を各行
毎に配置するものに比べてワード線垂直方向のチ
ツプサイズの増分が小さくできるとともに、隣接
する上位行選択線における線間寄生容量は小さく
できて上位行選択線の選択する時間の遅延が抑え
られ、アクセス時間の短縮化が図れるという効果
を有し、さらに、上位行選択線３ａとビツト線２
ａ，２ｂとの交点部分の数が少なく、上位行選択
線３ａとビツト線２ａ，２ｂとの交点部分におけ
る絶縁不良による故障も減少して歩留り及び信頼
性の向上が図れ、しかも、上位行選択線３ａとビ
ツト線２ａ，２ｂとの間の寄生容量も小さいた
め、メモリーセル１からの情報の読み出し及びメ
モリーセル１への情報の書き込みに際してのビツ
ト線２ａ，２ｂの充放電に要する時間と電荷量が
少なくてすみ、高速化及び低消費電力化が図れる
という効果を有するものである。
に配置した構成としたので、上位行選択線を各行
毎に配置するものに比べてワード線垂直方向のチ
ツプサイズの増分が小さくできるとともに、隣接
する上位行選択線における線間寄生容量は小さく
できて上位行選択線の選択する時間の遅延が抑え
られ、アクセス時間の短縮化が図れるという効果
を有し、さらに、上位行選択線３ａとビツト線２
ａ，２ｂとの交点部分の数が少なく、上位行選択
線３ａとビツト線２ａ，２ｂとの交点部分におけ
る絶縁不良による故障も減少して歩留り及び信頼
性の向上が図れ、しかも、上位行選択線３ａとビ
ツト線２ａ，２ｂとの間の寄生容量も小さいた
め、メモリーセル１からの情報の読み出し及びメ
モリーセル１への情報の書き込みに際してのビツ
ト線２ａ，２ｂの充放電に要する時間と電荷量が
少なくてすみ、高速化及び低消費電力化が図れる
という効果を有するものである。
第１図は従来の半導体メモリ装置を示すブロツ
ク図、第２図はメモリーセルを示す回路図、第３
図は本発明の一実施例による半導体メモリ装置を
示すブロツク図である。 １……メモリーセル、２ａ，２ｂ……ビツト
線、３……ワード線、４……行デコード、５……
行アドレス信号線、６ａ，６ｂ……ビツト線負
荷、７……電源端子、８……センス増幅器、９…
…読み出し信号線、１０……列デコーダ、１１…
…列アドレス信号線、１２……メモリーセルアレ
イ、１３ａ，１３ｂ……負荷素子、１４ａ，１４
ｂ……インバータトランジスタ、１５ａ，１５ｂ
……アクセストランジスタ、１６ａ，１６ｂ……
ストレージノード、３ａ……上位行選択線、４ａ
……上位行デコーダ、５ａ……上位行アドレス信
号線、５ｂ……上位行アドレス信号線、１０ａ…
…上位列アドレス信号線、１１ａ……下位列アド
レス信号線、１１ｂ……上位列アドレス信号線、
１２ａ，１２ｂ，１２ｃ，１２ｄ……部メモリー
セル群、１７……副デコーダ、１８……副デコー
ダ出力線、１９……アンドゲート。
ク図、第２図はメモリーセルを示す回路図、第３
図は本発明の一実施例による半導体メモリ装置を
示すブロツク図である。 １……メモリーセル、２ａ，２ｂ……ビツト
線、３……ワード線、４……行デコード、５……
行アドレス信号線、６ａ，６ｂ……ビツト線負
荷、７……電源端子、８……センス増幅器、９…
…読み出し信号線、１０……列デコーダ、１１…
…列アドレス信号線、１２……メモリーセルアレ
イ、１３ａ，１３ｂ……負荷素子、１４ａ，１４
ｂ……インバータトランジスタ、１５ａ，１５ｂ
……アクセストランジスタ、１６ａ，１６ｂ……
ストレージノード、３ａ……上位行選択線、４ａ
……上位行デコーダ、５ａ……上位行アドレス信
号線、５ｂ……上位行アドレス信号線、１０ａ…
…上位列アドレス信号線、１１ａ……下位列アド
レス信号線、１１ｂ……上位列アドレス信号線、
１２ａ，１２ｂ，１２ｃ，１２ｄ……部メモリー
セル群、１７……副デコーダ、１８……副デコー
ダ出力線、１９……アンドゲート。
Claims (1)
- 【特許請求の範囲】 １ メモリセルを行列状に配置したメモリセルア
レイを列方向に分割して配置した複数の部分メモ
リセル群と、 前記複数の部分メモリセル群のそれぞれに分割
して設けられ、かつ前記メモリセルの各行ごとに
配置された複数の分割ワード線と、 前記複数の部分メモリセル群内を通過して各部
分メモリセル群に共通して設けられ、かつ前記メ
モリセルの複数行ごとに配置された上位行選択線
と、 上位行アドレス信号をデコードして、前記上位
行選択線のいずれか１本を選択的に駆動する上位
行デコード手段と、 下位行アドレス信号および上位列アドレス信号
をデコードする副デコード手段とを備え、 前記分割ワード線は、前記上位行選択線の出力
と前記副デコード手段の出力とに基づいて、いず
れか１本が選択的に活性化されることを特徴とす
る、半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184360A JPS5972698A (ja) | 1982-10-18 | 1982-10-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184360A JPS5972698A (ja) | 1982-10-18 | 1982-10-18 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972698A JPS5972698A (ja) | 1984-04-24 |
| JPH0421955B2 true JPH0421955B2 (ja) | 1992-04-14 |
Family
ID=16151873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184360A Granted JPS5972698A (ja) | 1982-10-18 | 1982-10-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972698A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126689A (ja) * | 1984-11-21 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61123092A (ja) * | 1984-11-20 | 1986-06-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0214492A (ja) * | 1988-06-30 | 1990-01-18 | Toshiba Corp | 半導体メモリ |
| JPH0233799A (ja) * | 1988-07-22 | 1990-02-02 | Toshiba Corp | 半導体記録装置のデコード方法およびその装置 |
| JPH02141993A (ja) * | 1988-11-21 | 1990-05-31 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
| JPS6042554B2 (ja) * | 1980-12-24 | 1985-09-24 | 富士通株式会社 | Ｃｍｏｓメモリデコ−ダ回路 |
-
1982
- 1982-10-18 JP JP57184360A patent/JPS5972698A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5972698A (ja) | 1984-04-24 |
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