JPH07123217B2 - スイッチトキャパシタ回路 - Google Patents
スイッチトキャパシタ回路Info
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- JPH07123217B2 JPH07123217B2 JP1211448A JP21144889A JPH07123217B2 JP H07123217 B2 JPH07123217 B2 JP H07123217B2 JP 1211448 A JP1211448 A JP 1211448A JP 21144889 A JP21144889 A JP 21144889A JP H07123217 B2 JPH07123217 B2 JP H07123217B2
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- 239000003990 capacitor Substances 0.000 title claims description 27
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、低電圧で動作するスイッチトキャパシタ回路
に関し、更に詳しくは低電圧におけるアナログスイッチ
のオン抵抗とオフ抵抗のバランスが良好で、精度の良い
低電圧用スイッチトキャパシタ回路に関する。
に関し、更に詳しくは低電圧におけるアナログスイッチ
のオン抵抗とオフ抵抗のバランスが良好で、精度の良い
低電圧用スイッチトキャパシタ回路に関する。
近年、スイッチトキャパシタ回路はLSI化可能なフィル
タ回路として注目を浴びているが、さらに低電圧（特に
電池が発生する程度の低電圧）で駆動できる回路が要求
されている。
タ回路として注目を浴びているが、さらに低電圧（特に
電池が発生する程度の低電圧）で駆動できる回路が要求
されている。
スイッチトキャパシタ回路は演算増幅器，入力容量（入
力コンデンサ），アナログスイッチから構成されている
が、低電圧で動作させる場合においても、回路動作時の
精度を維持するためには、そのアナログスイッチのオン
抵抗を十分低く設定し、オフ抵抗を十分高くする必要が
ある。
力コンデンサ），アナログスイッチから構成されている
が、低電圧で動作させる場合においても、回路動作時の
精度を維持するためには、そのアナログスイッチのオン
抵抗を十分低く設定し、オフ抵抗を十分高くする必要が
ある。
しかし、電源電圧が低い場合（例えば２ボルト以下の場
合）、アナログスイッチのオン抵抗は十分に低くならな
いという問題が生ずる。
合）、アナログスイッチのオン抵抗は十分に低くならな
いという問題が生ずる。
そこで、従来から低電圧駆動する回路にスイッチトキャ
パシタ回路が含まれている場合は、アナログスイッチに
用いている電源電圧、又はスイッチトキャパシタ回路全
体に用いている電源電圧を昇圧する方法が行なわれてい
た。しかし、この方法ではチップサイズが大きくなり、
消費電流が増えるという問題があった。
パシタ回路が含まれている場合は、アナログスイッチに
用いている電源電圧、又はスイッチトキャパシタ回路全
体に用いている電源電圧を昇圧する方法が行なわれてい
た。しかし、この方法ではチップサイズが大きくなり、
消費電流が増えるという問題があった。
そこで本発明の目的は、消費電流およびチップサイズを
変更することなしに、低電圧で駆動できるスイッチトキ
ャパシタ回路を提供することにある。
変更することなしに、低電圧で駆動できるスイッチトキ
ャパシタ回路を提供することにある。
上記の目的を達成するために、本発明は、NMOSFETおよ
びPMOSFETの組み合わせからなるCMOSスイッチの２つの
ペアをそれぞれの両側に接続した入力容量素子と、反転
入力端子と出力端子の間に帰還容量素子を有する演算増
幅器とを縦続接続し、前記CMOSスイッチのペアは互いに
重なり合わない２相クロックで駆動される第１と第２の
CMOSスイッチから構成されるスイッチトキャパシタ回路
において、 ｉ）前記第１と第２のいずれか一方のCMOSスイッチの一
端は基準電位に保持され、 ii）前記CMOSスイッチのゲートに印加される正側印加電
圧Vddおよび負側印加電圧Vssの差Vdd−Vssが２ボルト以
下であり、 iii）前記NMOSFETのしきい値電圧Vtnおよび前記PMOSFET
のしきい値Vtpは、下限が前記CMOSスイッチのオフ抵抗
とオン抵抗の比が500以上となるように設定されると共
に、上限が Vtn−Vtp≦Vdd−Vss−0.3 かつ、しきい値電圧Vtnとしきい値Vtpの少なくとも一方
が Vtn≦0.25（Vdd−Vss） または Vtp≧−0.25（Vdd−Vss） とした低しきい値電圧（単位：ボルト）のCMOSスイッチ
を用いることを特徴とする。
びPMOSFETの組み合わせからなるCMOSスイッチの２つの
ペアをそれぞれの両側に接続した入力容量素子と、反転
入力端子と出力端子の間に帰還容量素子を有する演算増
幅器とを縦続接続し、前記CMOSスイッチのペアは互いに
重なり合わない２相クロックで駆動される第１と第２の
CMOSスイッチから構成されるスイッチトキャパシタ回路
において、 ｉ）前記第１と第２のいずれか一方のCMOSスイッチの一
端は基準電位に保持され、 ii）前記CMOSスイッチのゲートに印加される正側印加電
圧Vddおよび負側印加電圧Vssの差Vdd−Vssが２ボルト以
下であり、 iii）前記NMOSFETのしきい値電圧Vtnおよび前記PMOSFET
のしきい値Vtpは、下限が前記CMOSスイッチのオフ抵抗
とオン抵抗の比が500以上となるように設定されると共
に、上限が Vtn−Vtp≦Vdd−Vss−0.3 かつ、しきい値電圧Vtnとしきい値Vtpの少なくとも一方
が Vtn≦0.25（Vdd−Vss） または Vtp≧−0.25（Vdd−Vss） とした低しきい値電圧（単位：ボルト）のCMOSスイッチ
を用いることを特徴とする。
本発明のスイッチトキャパシタ回路は、スイッチトキャ
パシタにおいてアナログスイッチとして用いるCMOSスイ
ッチを、上述したような特定の低しきい値範囲とするこ
とにより、実用上十分な精度を維持しつつ、低電圧源で
スイッチトキャパシタ回路を駆動することができる。
パシタにおいてアナログスイッチとして用いるCMOSスイ
ッチを、上述したような特定の低しきい値範囲とするこ
とにより、実用上十分な精度を維持しつつ、低電圧源で
スイッチトキャパシタ回路を駆動することができる。
次に、図面に基づいて本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明を適用したスイッチトキャパシタ回路の
一実施例を示す回路であり、スイッチトキャパシタと、
反転入力端子と出力端子の間に帰還容量を有する演算増
幅器とから構成された積分回路である。
一実施例を示す回路であり、スイッチトキャパシタと、
反転入力端子と出力端子の間に帰還容量を有する演算増
幅器とから構成された積分回路である。
第１図においてＡは演算増幅器、C1は入力容量、C2は帰
還容量、S1〜S4はそれぞれNMOSFETとPMOSFETの組合せか
らなるCMOSスイッチ（アナログスイッチ）であり、S1と
S2のペア及びS3とS4のペアが入力容量C1の両側に接続さ
れている。またφ１，φ２はCMOSスイッチのゲートを制
御するノンオーバーラップ形態のデジタルクロック入力
信号であり、１，２はそれらの反転入力信号であ
る。これらφ１，１，φ２，２としては、ハイレベ
ルのとき正側電圧Vddが、ローレベルのとき負側電圧Vss
が印加される。
還容量、S1〜S4はそれぞれNMOSFETとPMOSFETの組合せか
らなるCMOSスイッチ（アナログスイッチ）であり、S1と
S2のペア及びS3とS4のペアが入力容量C1の両側に接続さ
れている。またφ１，φ２はCMOSスイッチのゲートを制
御するノンオーバーラップ形態のデジタルクロック入力
信号であり、１，２はそれらの反転入力信号であ
る。これらφ１，１，φ２，２としては、ハイレベ
ルのとき正側電圧Vddが、ローレベルのとき負側電圧Vss
が印加される。
図中のアナログ基準電圧AGのレベルは、通常VddとVssの
中間電圧（Vdd＋Vss）/2が用いられる。
中間電圧（Vdd＋Vss）/2が用いられる。
CMOSスイッチS1〜S4は、通常そのNMOSFETのゲート電圧
がVddのときオン，Vssのときオフし、PMOSFETのゲート
電圧がVssのときオン，Vddのときオフする。スイッチS1
〜S4をオンするには、NMOSFETにゲート電圧Vddを、PMOS
FETにゲート電圧Vssを印加し、スイッチS1〜S4をオフす
るには、NMOSFETにゲート電圧Vssを、PMOSFETにゲート
電圧Vddを印加するため、NMOSFETとPMOSFETは共にオン
するか、又は共にオフする。
がVddのときオン，Vssのときオフし、PMOSFETのゲート
電圧がVssのときオン，Vddのときオフする。スイッチS1
〜S4をオンするには、NMOSFETにゲート電圧Vddを、PMOS
FETにゲート電圧Vssを印加し、スイッチS1〜S4をオフす
るには、NMOSFETにゲート電圧Vssを、PMOSFETにゲート
電圧Vddを印加するため、NMOSFETとPMOSFETは共にオン
するか、又は共にオフする。
しかし、入力電圧VinとVddが近いときは、PMOSFETはオ
ンとなるがNMOSFETはオフとなる場合があり、逆に入力
電圧VinとVssが近いときは、NMOSFETはオンとなるがPMO
SFETはオフとなる場合がある。
ンとなるがNMOSFETはオフとなる場合があり、逆に入力
電圧VinとVssが近いときは、NMOSFETはオンとなるがPMO
SFETはオフとなる場合がある。
上述したゲート電圧VddとVssの差である（Vdd−Vss）の
値が小さくなると、即ち、低電圧源駆動の場合はある程
度以下となるとゲートにオンさせるような電圧が印加さ
れたとしてもNMOSFETとPMOSFETの両者共オフまたはそれ
に近い状態となることもある。
値が小さくなると、即ち、低電圧源駆動の場合はある程
度以下となるとゲートにオンさせるような電圧が印加さ
れたとしてもNMOSFETとPMOSFETの両者共オフまたはそれ
に近い状態となることもある。
一般的に言って、CMOSアナログスイッチはそのしきい値
電圧を下げることにより、入力電圧Vinとゲート電圧の
差が比較的小であってもオン状態とすることができる。
しかしながら、しきい値電圧を下げると一般にオフ抵抗
が低下し、アナログスイッチとして使用できないことが
予想される。そこで通常は、このような低しきい値のCM
OSスイッチは使用せず、前述のように昇圧回路を用いて
電源電圧を上げて解決している。
電圧を下げることにより、入力電圧Vinとゲート電圧の
差が比較的小であってもオン状態とすることができる。
しかしながら、しきい値電圧を下げると一般にオフ抵抗
が低下し、アナログスイッチとして使用できないことが
予想される。そこで通常は、このような低しきい値のCM
OSスイッチは使用せず、前述のように昇圧回路を用いて
電源電圧を上げて解決している。
しかし、本発明におけるスイッチトキャパシタ回路にお
いては、特定の低しきい値範囲のCMOSスイッチを使用し
た場合には、（Vdd−Vss）が２ボルト以下の低電圧であ
っても、実用上十分な精度で回路を動作させることがで
きる。
いては、特定の低しきい値範囲のCMOSスイッチを使用し
た場合には、（Vdd−Vss）が２ボルト以下の低電圧であ
っても、実用上十分な精度で回路を動作させることがで
きる。
先ず、しきい値の上限は、本発明の対象とする（Vdd−V
ss）が２ボルト以下となる低電圧源の使用時におけるオ
ン抵抗の上限により決められる。ここでCMOSスイッチは
第２図のように表現することができ、オン状態における
NMOSFETのゲートにはVdd,PMOSFETのゲートにはVssがそ
れぞれ印加される。
ss）が２ボルト以下となる低電圧源の使用時におけるオ
ン抵抗の上限により決められる。ここでCMOSスイッチは
第２図のように表現することができ、オン状態における
NMOSFETのゲートにはVdd,PMOSFETのゲートにはVssがそ
れぞれ印加される。
第３図は、入力電圧Vinに対するCMOSスイッチのオン抵
抗の変化を示す線図である。すなわち、第２図に示した
CMOSスイッチのNMOSFETとPMOSFETのゲートにそれぞれV
ddとVssを印加しておき、入力電圧Vinを変化させたとき
のMOSFETとPMOSFETのオン抵抗の変化及びその合成オン
抵抗の変化の一例を示している。
抗の変化を示す線図である。すなわち、第２図に示した
CMOSスイッチのNMOSFETとPMOSFETのゲートにそれぞれV
ddとVssを印加しておき、入力電圧Vinを変化させたとき
のMOSFETとPMOSFETのオン抵抗の変化及びその合成オン
抵抗の変化の一例を示している。
第３図において、縦軸はオン抵抗R,横軸はソース電圧Vs
であり、曲線はNMOSFETのオン抵抗，曲線はPMOSFET
のオン抵抗，曲線は合成オン抵抗を示す。なお、MOSF
ETのオン時、そのソース電圧とドレイン電圧はほぼ同一
である。
であり、曲線はNMOSFETのオン抵抗，曲線はPMOSFET
のオン抵抗，曲線は合成オン抵抗を示す。なお、MOSF
ETのオン時、そのソース電圧とドレイン電圧はほぼ同一
である。
NMOSFETは、そのゲート・ソース間電圧をVgs1とし、し
きい値電圧をVtnとすると、 Vgs1−Vtn≦０ のときオフ状態になる。他方のPMOSFETは、そのゲート
・ソース間電圧をVgs2とし、しきい値電圧をVtpとする
と、Vgs2−Vtp≧０ のときオフ状態になる。合成オン抵抗は曲線から明ら
かなように、その最大値は、NMOSFETのソース電位Vs1＝
Vdd−VthとPMOSFETのソース電位Vs2＝Vss−Vtpで囲まれ
た範囲の中央付近である。
きい値電圧をVtnとすると、 Vgs1−Vtn≦０ のときオフ状態になる。他方のPMOSFETは、そのゲート
・ソース間電圧をVgs2とし、しきい値電圧をVtpとする
と、Vgs2−Vtp≧０ のときオフ状態になる。合成オン抵抗は曲線から明ら
かなように、その最大値は、NMOSFETのソース電位Vs1＝
Vdd−VthとPMOSFETのソース電位Vs2＝Vss−Vtpで囲まれ
た範囲の中央付近である。
一般にスイッチトキャパシタ回路においては、容量値，
サンプリング周波数等によって要求されるオン抵抗は変
動するが、本発明を適用した低電圧用スイッチトキャパ
シタ回路において実用上十分なオン抵抗を得るには、上
記Vs1−Vs2を0.3ボルト以上、好ましくは0.6ボルト以
上、更に好ましくは0.8ボルト以上であればよいことが
判ってた。即ち、 Vs1−Vs2 ＝Vdd−Vtn−（Vss−Vtp） ＝Vdd−Vtn−Vss＋Vtp ≧0.3（0.3ボルト以上のとき） これを書き直すと、 Vdd−Vss−0.3≧Vtn−Vtp となる。従って、しきい値の上限は、上記のようにNMOS
FETとPMOSFETのしきい値の差がVdd−Vss−0.3以下とな
るように選択する。
サンプリング周波数等によって要求されるオン抵抗は変
動するが、本発明を適用した低電圧用スイッチトキャパ
シタ回路において実用上十分なオン抵抗を得るには、上
記Vs1−Vs2を0.3ボルト以上、好ましくは0.6ボルト以
上、更に好ましくは0.8ボルト以上であればよいことが
判ってた。即ち、 Vs1−Vs2 ＝Vdd−Vtn−（Vss−Vtp） ＝Vdd−Vtn−Vss＋Vtp ≧0.3（0.3ボルト以上のとき） これを書き直すと、 Vdd−Vss−0.3≧Vtn−Vtp となる。従って、しきい値の上限は、上記のようにNMOS
FETとPMOSFETのしきい値の差がVdd−Vss−0.3以下とな
るように選択する。
また、スイッチトキャパシタ回路は、折り返し防止フィ
ルタ，平滑フィルタ，アッテネータ回路またはバッファ
回路等と接続されることがあり、その場合、スイッチト
キャパシタ回路とそれらの回路は同時に集積化されるこ
とが多い。そのような場合にVtnやVtpの絶対値が大きい
と、演算増幅器をボルテージフォロワとして用いる場
合、入力電圧範囲はVdd−Vtp以下またはVss＋Vtn以上に
限定されてしまい。ダイナミックレンジが小さくなると
いう問題が生ずる。
ルタ，平滑フィルタ，アッテネータ回路またはバッファ
回路等と接続されることがあり、その場合、スイッチト
キャパシタ回路とそれらの回路は同時に集積化されるこ
とが多い。そのような場合にVtnやVtpの絶対値が大きい
と、演算増幅器をボルテージフォロワとして用いる場
合、入力電圧範囲はVdd−Vtp以下またはVss＋Vtn以上に
限定されてしまい。ダイナミックレンジが小さくなると
いう問題が生ずる。
このような問題を解決するためには、更に上記しきい値
電圧上限の制限値に加え、 Vtn≦0.25（Vdd−Vss） またはVtp≧−0.25（Vdd−Vss） とすることが好ましく、 Vtn≦0.2（Vdd−Vss） またはVtp≧−0.2（Vdd−Vss） とすることが更に好ましい。
電圧上限の制限値に加え、 Vtn≦0.25（Vdd−Vss） またはVtp≧−0.25（Vdd−Vss） とすることが好ましく、 Vtn≦0.2（Vdd−Vss） またはVtp≧−0.2（Vdd−Vss） とすることが更に好ましい。
次に、しきい値の下限について説明する。しきい値の下
限は、本発明の対象とする（Vdd−Vss）が２ボルト以下
となる低電圧源の使用時におけるオフ抵抗により決定さ
れる。
限は、本発明の対象とする（Vdd−Vss）が２ボルト以下
となる低電圧源の使用時におけるオフ抵抗により決定さ
れる。
ここで、しきい値の下限を決める際の回路上の問題は、
CMOSスイッチS1のオフ抵抗が特に問題となる。通常、CM
OSスイッチS1のソース電圧は、入力電圧Vinの範囲内で
変化するが、上記範囲内でオフするには、ゲート・ソー
ス間電圧としきい値の差がVgs−Vtn≦−0.5Vかつ、Vgs
−Vtp≧0.5Vを満足する必要がある。
CMOSスイッチS1のオフ抵抗が特に問題となる。通常、CM
OSスイッチS1のソース電圧は、入力電圧Vinの範囲内で
変化するが、上記範囲内でオフするには、ゲート・ソー
ス間電圧としきい値の差がVgs−Vtn≦−0.5Vかつ、Vgs
−Vtp≧0.5Vを満足する必要がある。
しかしながら、本発明のスイッチトキャパシタ回路にお
いては、スイッチS1がオフしているときスイッチS2がオ
ンしており、そのときのスイッチS1とスイッチS2の抵抗
比が所定以上大きければ問題なく動作することが判っ
た。
いては、スイッチS1がオフしているときスイッチS2がオ
ンしており、そのときのスイッチS1とスイッチS2の抵抗
比が所定以上大きければ問題なく動作することが判っ
た。
第４図は、第１図におけるスイッチS1とスイッチS2の部
分のみを示したものである。ここで、VAは入力容量の片
側電極に加わる電圧であって、スイッチS2の他方端はア
ナログ基準電位AGに保持されている。一般にスイッチS1
のオフ抵抗は十分大きい値をとっているが、本発明にお
ける回路構成では、スイッチS1のオフ抵抗がスイッチS2
のオン抵抗に比べ所定以上大きければ、VAはアナログ基
準電位AGとほぼ等しくなり、オフ抵抗の絶対値が大でな
くても十分動作する。
分のみを示したものである。ここで、VAは入力容量の片
側電極に加わる電圧であって、スイッチS2の他方端はア
ナログ基準電位AGに保持されている。一般にスイッチS1
のオフ抵抗は十分大きい値をとっているが、本発明にお
ける回路構成では、スイッチS1のオフ抵抗がスイッチS2
のオン抵抗に比べ所定以上大きければ、VAはアナログ基
準電位AGとほぼ等しくなり、オフ抵抗の絶対値が大でな
くても十分動作する。
オフ抵抗とオン抵抗の比としては、スイッチトキャパシ
タ回路の伝達特性，精度によるが、500以上あれば問題
ない。好ましくは、1000以上、更に好ましくは、2000以
上あればなお良い。
タ回路の伝達特性，精度によるが、500以上あれば問題
ない。好ましくは、1000以上、更に好ましくは、2000以
上あればなお良い。
従って、本発明を適用したスイッチトキャパシタ回路に
用いるNMOSFETおよびPMOSFETのしきい値は、 （ｉ）上限がVdd−Vss−0.3≧Vtn−Vtp （単位：ボルト） かつ（ii）下限はCMOSアナログスイッチのオフ抵抗とオ
ン抵抗の比が500以上 であれば、実用上十分な精度で低電圧駆動が可能であ
る。
用いるNMOSFETおよびPMOSFETのしきい値は、 （ｉ）上限がVdd−Vss−0.3≧Vtn−Vtp （単位：ボルト） かつ（ii）下限はCMOSアナログスイッチのオフ抵抗とオ
ン抵抗の比が500以上 であれば、実用上十分な精度で低電圧駆動が可能であ
る。
さらに、Vtn≦0.25（Vdd−Vss） または、Vtp≧−0.25（Vdd−Vss） さらに、Vtn≦0.2（Vdd−Vss） またはVtp≧−0.2（Vdd−Vss）と制限を加えれば、ダイ
ナミックレンジが大きくとれ、オフ抵抗とオン抵抗の比
を大きくすれば精度が良くなる。
ナミックレンジが大きくとれ、オフ抵抗とオン抵抗の比
を大きくすれば精度が良くなる。
なお、第１図を例として説明してきたが、第５図に示す
ような、逆相のスイッチトキャパシタ回路や、第６図に
示すような、２以上の入力端子を有するスイッチトキャ
パシタフィルタ回路についても同様な動作を行なうこと
はいうまでもない。
ような、逆相のスイッチトキャパシタ回路や、第６図に
示すような、２以上の入力端子を有するスイッチトキャ
パシタフィルタ回路についても同様な動作を行なうこと
はいうまでもない。
以上説明したとおり本発明のスイッチトキャパシタ回路
によれば、特定の低しきい値範囲のCMOSスイッチを用い
ることにより、実用上十分な精度を維持しつつ低電圧源
で駆動することが可能になった。したがって、低電圧電
源でしかも低消費電力、小サイズのアナログCMOS LSIを
提供でき、例えば、電池を１本または２本使用する携帯
型の装置において、多大な貢献が期待される。
によれば、特定の低しきい値範囲のCMOSスイッチを用い
ることにより、実用上十分な精度を維持しつつ低電圧源
で駆動することが可能になった。したがって、低電圧電
源でしかも低消費電力、小サイズのアナログCMOS LSIを
提供でき、例えば、電池を１本または２本使用する携帯
型の装置において、多大な貢献が期待される。
第１図は本発明の第１の実施例を示す回路図、 第２図は本発明の一実例におけるCMOSアナログスイッチ
を示す図、 第３図は入力電圧Vinに対するオン抵抗の変化を示す線
図、 第４図は第１の実施例におけるスイッチS1とスイッチS2
を示す図、 第５図は第１の実施例とゲート信号の位相関係を反転さ
せた第２の実施例を示す回路図、 第６図は２入力端子を有する第３の実施例を示す回路図
である。 S1〜S4……CMOSアナログスイッチ、C1，C3……入力容
量、C2……帰還容量、Ａ……演算増幅器。
を示す図、 第３図は入力電圧Vinに対するオン抵抗の変化を示す線
図、 第４図は第１の実施例におけるスイッチS1とスイッチS2
を示す図、 第５図は第１の実施例とゲート信号の位相関係を反転さ
せた第２の実施例を示す回路図、 第６図は２入力端子を有する第３の実施例を示す回路図
である。 S1〜S4……CMOSアナログスイッチ、C1，C3……入力容
量、C2……帰還容量、Ａ……演算増幅器。
フロントページの続き (56)参考文献 特開 平１−132210（ＪＰ，Ａ) 特開 昭63−227112（ＪＰ，Ａ) Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ 1990 Ｃｕｓｔｏｍ Ｉｎｔ ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏ ｎｆｅｒｅｎｃｅ，Ｍａｙ 1990，“Ａ １．４Ｖ Ｓｗｉｔｃｈｅｄ Ｃａｐａｃ ｉｔｏｒ Ｆｉｌｔｅｒ”，ｐ８．２．１ −８．２．４ ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏ ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ, Ｖｏｌ．26，Ｎｏ．７ Ｊｕｌｙ 1991, “１．５−Ｖ Ｈｉｇｈ−Ｐｅｒｆｏｒｍ ａｎｃｅ ＳＣ Ｆｉｌｔｅｒｓ ｉｎ Ｂｉ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ" ｐ930−936 Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ 1992 Ｃｕｓｔｏｍ Ｉｎｔ ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏ ｎｆｅｒｅｎｃｅ，“Ａ Ｓｉｎｇｌｅ− Ｃｈｉｐ Ｈｅａｒｉｎｇ Ａｉｄ ｗｉ ｔｈ Ｏｎｅ Ｖｏｌｔ Ｓｗｉｔｃｈｅ ｄ Ｃａｐａｃｉｔｏｒ Ｆｉｌｔｅｒ ｓ”，ｐ７．５．１−７．５．４
Claims (1)
- 【請求項１】NMOSFETおよびPMOSFETの組み合わせからな
るCMOSスイッチの２つのペアをそれぞれの両側に接続し
た入力容量素子と、反転入力端子と出力端子の間に帰還
容量素子を有する演算増幅器とを縦続接続し、前記CMOS
スイッチのペアは互いに重なり合わない２相クロックで
駆動される第１と第２のCMOSスイッチから構成されるス
イッチトキャパシタ回路において、 ｉ）前記第１と第２のいずれか一方のCMOSスイッチの一
端は基準電位に保持され、 ii）前記CMOSスイッチのゲートに印加される正側印加電
圧Vddおよび負側印加電圧Vssの差Vdd−Vssが２ボルト以
下であり、 iii）前記NMOSFETのしきい値電圧Vtnおよび前記PMOSFET
のしきい値Vtpは、下限が前記CMOSスイッチのオフ抵抗
とオン抵抗の比が500以上となるように設定されると共
に、上限が Vtn−Vtp≦Vdd−Vss−0.3 かつ、しきい値電圧Vtnとしきい値Vtpの少なくとも一方
が Vtn≦0.25（Vdd−Vss） または Vtp≧−0.25（Vdd−Vss） とした低しきい値電圧（単位：ボルト）のCMOSスイッチ
を用いる ことを特徴とするスイッチトキャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211448A JPH07123217B2 (ja) | 1989-08-18 | 1989-08-18 | スイッチトキャパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211448A JPH07123217B2 (ja) | 1989-08-18 | 1989-08-18 | スイッチトキャパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376308A JPH0376308A (ja) | 1991-04-02 |
| JPH07123217B2 true JPH07123217B2 (ja) | 1995-12-25 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227112A (ja) * | 1987-03-16 | 1988-09-21 | Nec Corp | Ｃｍｏｓ ｓｃｆ回路のクロツク信号供給装置 |
| JPH01132210A (ja) * | 1988-09-30 | 1989-05-24 | Nippon Telegr & Teleph Corp <Ntt> | スイッチト・キャパシタ回路 |
-
1989
- 1989-08-18 JP JP1211448A patent/JPH07123217B2/ja not_active Expired - Lifetime
Non-Patent Citations (3)
| Title |
|---|
| ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖｏｌ．２６，Ｎｏ．７Ｊｕｌｙ１９９１，"１．５−ＶＨｉｇｈ−ＰｅｒｆｏｒｍａｎｃｅＳＣＦｉｌｔｅｒｓｉｎＢｉＣＭＯＳＴｅｃｈｎｏｌｏｇｙ"ｐ９３０−９３６ |
| ＰｒｏｃｅｅｄｉｎｇｓｏｆｔｈｅＩＥＥＥ１９９０ＣｕｓｔｏｍＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，Ｍａｙ１９９０，"Ａ１．４ＶＳｗｉｔｃｈｅｄＣａｐａｃｉｔｏｒＦｉｌｔｅｒ"，ｐ８．２．１−８．２．４ |
| ＰｒｏｃｅｅｄｉｎｇｓｏｆｔｈｅＩＥＥＥ１９９２ＣｕｓｔｏｍＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，"ＡＳｉｎｇｌｅ−ＣｈｉｐＨｅａｒｉｎｇＡｉｄｗｉｔｈＯｎｅＶｏｌｔＳｗｉｔｃｈｅｄＣａｐａｃｉｔｏｒＦｉｌｔｅｒｓ"，ｐ７．５．１−７．５．４ |
Also Published As
| Publication number | Publication date |
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| JPH0376308A (ja) | 1991-04-02 |
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