JPH0376308A - スイッチトキャパシタ回路 - Google Patents
スイッチトキャパシタ回路Info
- Publication number
- JPH0376308A JPH0376308A JP21144889A JP21144889A JPH0376308A JP H0376308 A JPH0376308 A JP H0376308A JP 21144889 A JP21144889 A JP 21144889A JP 21144889 A JP21144889 A JP 21144889A JP H0376308 A JPH0376308 A JP H0376308A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- voltage
- resistance
- switched capacitor
- cmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 36
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、低電圧で動作するスイッチトキャパシタ回路
に関し、更に詳しくは低電圧におけるアナログスイッチ
のオン抵抗とオフ抵抗のバランスが良好で、精度の良い
低電圧用スイッチトキャパシタ回路に関する。
に関し、更に詳しくは低電圧におけるアナログスイッチ
のオン抵抗とオフ抵抗のバランスが良好で、精度の良い
低電圧用スイッチトキャパシタ回路に関する。
（従来の技術）
近年、スイッチトキャパシタ回路はＬＳＩ化可能なフィ
ルタ回路として注目を浴びているが、さらに低電圧（特
に電池が発生する程度の低電圧）で駆動できる回路が要
求されている。
ルタ回路として注目を浴びているが、さらに低電圧（特
に電池が発生する程度の低電圧）で駆動できる回路が要
求されている。
スイッチトキャバシタ回路は演算増幅器、入力容ｆｆ１
（入力コンデンサ）、アナログスイッチから構成されて
いるが、低電圧で動作させる場合においても、回路動作
時の精度を維持するためには、そのアナログスイッチの
オン抵抗を十分低く設定し、オフ抵抗を十分高くする必
要がある。
（入力コンデンサ）、アナログスイッチから構成されて
いるが、低電圧で動作させる場合においても、回路動作
時の精度を維持するためには、そのアナログスイッチの
オン抵抗を十分低く設定し、オフ抵抗を十分高くする必
要がある。
し／かし、電源電圧が低い場合（例えば２ボルト以下の
場合）、アナログスイッチのオン抵抗は十分に低くなら
ないという問題が生ずる。
場合）、アナログスイッチのオン抵抗は十分に低くなら
ないという問題が生ずる。
そこで、従来から低電圧駆動する回路にスイッチトキャ
パシタ回路が含まれている場合は、アナログスイッチに
用いている電源電圧、又はスイッチトキャパシタ回路全
体に用いている電源電圧を昇圧する方法が行なわれてい
た。しかし、この方法ではチップサイズが大きくなり、
消費電流が増えるという問題があった。
パシタ回路が含まれている場合は、アナログスイッチに
用いている電源電圧、又はスイッチトキャパシタ回路全
体に用いている電源電圧を昇圧する方法が行なわれてい
た。しかし、この方法ではチップサイズが大きくなり、
消費電流が増えるという問題があった。
そこで本発明の目的は、消費電流およびチップサイズを
変更することなしに、低電圧で駆動できるスイッチトキ
ャパシタ回路を提供することにある。
変更することなしに、低電圧で駆動できるスイッチトキ
ャパシタ回路を提供することにある。
（課題を解決するための手段）
上記目的を達成するために本発明では。
８ＭＯ５ＦＥＴおよびＰＭＯＳＦＥＴの組み合わせから
なるＣＭＯＳスイッチの２つのペアをそれぞれその両側
に□接続した入力容量素子と、反転入力端子と出力端子
の間に帰還容量素子を有する演算増幅器とを縦続接続し
、該ＣＭＯＳスイッチのゲートに印加される正側印加電
圧Ｖｄｄおよび負側印加電圧ｖ１８の差Ｖｄｄ−Ｖ−を
２ボルト以下にしたスイツチトキャパシタ回路であって
、前記ＣＭＯＳスイッチのペアは互いに重なり合わない
２相クロックで駆動される第１と第２のＣＭＯＳスイッ
チから構成され、前記第１と第２のいずれか一方のＣＭ
ＯＳスイッチの一端は基準電位に保持され、且つ、 １）前記ＣＭＯＳスイッチのオフ抵抗がオン抵抗の５０
０倍以上であり、 ｉｉ）前記ＮＭＯ５ＦＥＴのしきい値電圧Ｖｔｎと前記
ＰＭＯＳＦＥＴ ノしきい値電圧ｖｔｐとの差がＶｄｄ
−Ｖｓｓ −０，３（ボルト）以下である低しきい値
電圧範囲のＣＭＯＳスイッチを用いることを特徴とする
ものである。
なるＣＭＯＳスイッチの２つのペアをそれぞれその両側
に□接続した入力容量素子と、反転入力端子と出力端子
の間に帰還容量素子を有する演算増幅器とを縦続接続し
、該ＣＭＯＳスイッチのゲートに印加される正側印加電
圧Ｖｄｄおよび負側印加電圧ｖ１８の差Ｖｄｄ−Ｖ−を
２ボルト以下にしたスイツチトキャパシタ回路であって
、前記ＣＭＯＳスイッチのペアは互いに重なり合わない
２相クロックで駆動される第１と第２のＣＭＯＳスイッ
チから構成され、前記第１と第２のいずれか一方のＣＭ
ＯＳスイッチの一端は基準電位に保持され、且つ、 １）前記ＣＭＯＳスイッチのオフ抵抗がオン抵抗の５０
０倍以上であり、 ｉｉ）前記ＮＭＯ５ＦＥＴのしきい値電圧Ｖｔｎと前記
ＰＭＯＳＦＥＴ ノしきい値電圧ｖｔｐとの差がＶｄｄ
−Ｖｓｓ −０，３（ボルト）以下である低しきい値
電圧範囲のＣＭＯＳスイッチを用いることを特徴とする
ものである。
本発明のスイツチトキャパシタ回路は、スイツチトキャ
パシタにおいてアナログスイッチとして用いるＣＭＯＳ
スイッチを、上述したような特定の低しきい値範囲とす
ることにより、実用上十分な精度を維持しつつ、低電圧
源でスイッチトキャバシタ回路を駆動することができる
。
パシタにおいてアナログスイッチとして用いるＣＭＯＳ
スイッチを、上述したような特定の低しきい値範囲とす
ることにより、実用上十分な精度を維持しつつ、低電圧
源でスイッチトキャバシタ回路を駆動することができる
。
（実施例）
次に、図面に基づいて本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明を通用したスイッチトキャバシタ回路の
一実施例を示す回路であり、スイッチトキャパシタと、
反転入力端子と出力端子の間に帰還容量を有する演算増
幅器とから構成された積分回路である。
一実施例を示す回路であり、スイッチトキャパシタと、
反転入力端子と出力端子の間に帰還容量を有する演算増
幅器とから構成された積分回路である。
第１図においてＡは演算増幅器、Ｃ１は入力容量、Ｃ２
は帰還容量、Ｓ、〜Ｓ４はそれぞれ８ＭＯ５ＦＥＴとＰ
ＭＯＳＦＥＴの組合せからなるＣＭＯＳスイッチ（アナ
ログスイッチ）であり、Ｓ、と５２のペア及びＳ、と５
４のペアが入力容量Ｃ３の両側に接続されている。また
φ１．φ２はＣＭＯＳスイッチのゲートを制御するノア
、・オーパーラツノ形態のデジタルクロック人力信号で
あり、φ１．φ２はそれらの反転入力信号である。これ
らφ１．φ１．φ２、φ２ とし、では、ハイレベルの
とき正側電圧Ｖｄｄが、ローレベｌしのとき負側電圧ｖ
、＊が印加される。
は帰還容量、Ｓ、〜Ｓ４はそれぞれ８ＭＯ５ＦＥＴとＰ
ＭＯＳＦＥＴの組合せからなるＣＭＯＳスイッチ（アナ
ログスイッチ）であり、Ｓ、と５２のペア及びＳ、と５
４のペアが入力容量Ｃ３の両側に接続されている。また
φ１．φ２はＣＭＯＳスイッチのゲートを制御するノア
、・オーパーラツノ形態のデジタルクロック人力信号で
あり、φ１．φ２はそれらの反転入力信号である。これ
らφ１．φ１．φ２、φ２ とし、では、ハイレベルの
とき正側電圧Ｖｄｄが、ローレベｌしのとき負側電圧ｖ
、＊が印加される。
図中のアナログ基型電圧へＧのレベルは、通常Ｖｄｄ
トＶｓｓ、ノ中間電圧（Ｖ＋＋ｄ＋ｖｓｓ ） ／２が
用いられる。
トＶｓｓ、ノ中間電圧（Ｖ＋＋ｄ＋ｖｓｓ ） ／２が
用いられる。
ＣＭＯＳスイッチ５ＩＮＳ４は、通常その８ＭＯ５ＦＥ
Ｔのゲート電圧が’Ｊｄｄのときオン、ｖ、１のときオ
フし、ＰＭＯＳＦＥＴのゲート電圧がＶ。のときオン、
Ｖｄ、のときオフする。スイッチ５１〜Ｓ４をオンす
るには、８ＭＯ５ＦＥＴ ニゲート電圧Ｖｄｄを、ＰＭ
ＯＳＦＥＴ １．：ゲート電圧Ｖ□を印加し、スイッチ
Ｓ、〜Ｓ４をオフするには、８ＭＯ５ＦＥＴにゲート電
圧Ｖ、を、ＰＭＯＳＦＥＴにゲ・−ト電圧Ｖｄｄを印加
するため、８ＭＯ５ＦＥＴとＰＭＯＳＦＥＴは共にオン
するか、又は共Ｃオンする。
Ｔのゲート電圧が’Ｊｄｄのときオン、ｖ、１のときオ
フし、ＰＭＯＳＦＥＴのゲート電圧がＶ。のときオン、
Ｖｄ、のときオフする。スイッチ５１〜Ｓ４をオンす
るには、８ＭＯ５ＦＥＴ ニゲート電圧Ｖｄｄを、ＰＭ
ＯＳＦＥＴ １．：ゲート電圧Ｖ□を印加し、スイッチ
Ｓ、〜Ｓ４をオフするには、８ＭＯ５ＦＥＴにゲート電
圧Ｖ、を、ＰＭＯＳＦＥＴにゲ・−ト電圧Ｖｄｄを印加
するため、８ＭＯ５ＦＥＴとＰＭＯＳＦＥＴは共にオン
するか、又は共Ｃオンする。
しかし、入力電圧ＶいとＶｄｄが近いときは、ＰＭＯＳ
ＦＥＴはオンとなるが８ＭＯ５ＦＥＴはオフとなる場合
があり、逆社入力端子ＶｌｎとＶ。が近いときは、８Ｍ
Ｏ５ＦＥＴはオンとなるがＰＭＯＳＦＥＴはオフとなる
場合がある。
ＦＥＴはオンとなるが８ＭＯ５ＦＥＴはオフとなる場合
があり、逆社入力端子ＶｌｎとＶ。が近いときは、８Ｍ
Ｏ５ＦＥＴはオンとなるがＰＭＯＳＦＥＴはオフとなる
場合がある。
上述したゲート電圧ＶｄｄとＶ。の差である（Ｖｄｄ−
Ｖａａ ）の値が小さくなると、即ち、低電圧源駆動の
場合はある程度以下となるとゲートにオンさせるような
電圧が印加されたとしても８ＭＯ５ＦＥＴとＰＭＯＳＦ
ＥＴの両者共オフまたはそれに近い状態となることもあ
る。
Ｖａａ ）の値が小さくなると、即ち、低電圧源駆動の
場合はある程度以下となるとゲートにオンさせるような
電圧が印加されたとしても８ＭＯ５ＦＥＴとＰＭＯＳＦ
ＥＴの両者共オフまたはそれに近い状態となることもあ
る。
一般的に言って、ＣＭＯＳアナログスイッチはそのしき
い値電圧を下げることにより、入力端子Ｖｌｎとゲート
電圧の差が比較的小であってもオン状態とすることがで
きる。しかしながら、しきい値電圧を下げると一般にオ
フ抵抗が低下し、アナログスイッチとして使用できない
ことが予想される。
い値電圧を下げることにより、入力端子Ｖｌｎとゲート
電圧の差が比較的小であってもオン状態とすることがで
きる。しかしながら、しきい値電圧を下げると一般にオ
フ抵抗が低下し、アナログスイッチとして使用できない
ことが予想される。
そこで通常は、このような低しきい値のＣＭＯＳスイッ
チは使用せず、前述のように昇圧回路を用いて電源電圧
を上げて解決している。
チは使用せず、前述のように昇圧回路を用いて電源電圧
を上げて解決している。
しかし、本発明におけるスイッチトキャバシタ回路にお
いては、特定の低しきい値範囲の（：ＭＯＳスイッチを
使用した場合には、（Ｖａａ−Ｖ−）が２ボルト以下の
低電圧であっても、実用上十分な精度で回路を動作させ
ることができる。
いては、特定の低しきい値範囲の（：ＭＯＳスイッチを
使用した場合には、（Ｖａａ−Ｖ−）が２ボルト以下の
低電圧であっても、実用上十分な精度で回路を動作させ
ることができる。
先ず、しきい値の上限は、本発明の対象とする（Ｖｄｄ
Ｌ−）が２ボルト以下となる低電圧源の使用時Ｃおける
オン抵抗の上限により決められる。ここでＣＭＯＳスイ
ッチは第２図のように表現することができ、オン状態に
おける８ＭＯ５ＦＥＴのゲートにはＶｄａ 、 ＰＭＯ
５Ｆ ＥＴのゲートにはＶ。がそれぞれ印加される。
Ｌ−）が２ボルト以下となる低電圧源の使用時Ｃおける
オン抵抗の上限により決められる。ここでＣＭＯＳスイ
ッチは第２図のように表現することができ、オン状態に
おける８ＭＯ５ＦＥＴのゲートにはＶｄａ 、 ＰＭＯ
５Ｆ ＥＴのゲートにはＶ。がそれぞれ印加される。
第３図は、入力電圧ＶＩｎｌｐ：対するＣＭＯＳスイッ
チのオン抵抗の変化を示す線図である。すなわち、第２
図に示したＣＭＯＳスイッチの８ＭＯ５ＦＥＴとＰＭＯ
ＳＦＥＴのゲートにそれぞれＶａａとＶ□を印加してお
き、入力電圧Ｖｌｎを変化させたときの８ＭＯ５ＦＥＴ
とＰＭＯＳＦＥＴのオン抵抗の変化及びその合成オン抵
抗の変化の一例を示している。
チのオン抵抗の変化を示す線図である。すなわち、第２
図に示したＣＭＯＳスイッチの８ＭＯ５ＦＥＴとＰＭＯ
ＳＦＥＴのゲートにそれぞれＶａａとＶ□を印加してお
き、入力電圧Ｖｌｎを変化させたときの８ＭＯ５ＦＥＴ
とＰＭＯＳＦＥＴのオン抵抗の変化及びその合成オン抵
抗の変化の一例を示している。
第３図において、縦軸はオン抵抗Ｒ１横軸はソース電圧
Ｖ、であり、曲線のは８ＭＯ５ＦＥＴのオン抵抗８曲線
■はＰＭＯＳＦＥＴのオン抵抗９曲線■は合成オン抵抗
を示す、なお、ＭＯＳＦＥＴのオン時、そのソース電圧
とドレイン電圧はほぼ同一である。
Ｖ、であり、曲線のは８ＭＯ５ＦＥＴのオン抵抗８曲線
■はＰＭＯＳＦＥＴのオン抵抗９曲線■は合成オン抵抗
を示す、なお、ＭＯＳＦＥＴのオン時、そのソース電圧
とドレイン電圧はほぼ同一である。
８ＭＯ５ＦＥＴは、そのゲート・ソース間電圧をＶ□。
とし、しきい値電圧をＶｔｎとすると、ｖ１□−■、。
≦Ｏ
のときオフ状態になる。他方のＰＭＯＳＦＥＴは、その
ゲート・ソース間電圧をＶ。２とし、しきい値電圧をｖ
ｔｐ とすると、Ｖ□２− Ｖ ｔ ｐ≧Ｏのときオフ
状態になる。合成オン抵抗は曲線■から明らかなように
、その最大値は、８ＭＯ５ＦＥＴのソース電位Ｖ＊Ｉ
＝ｖａｄ−ｖｔｈとＰＭＯＳＦＥＴ ノＶ −２電位Ｖ
、２＝Ｖ□−Ｖｔｐで囲まれた範囲の中央付近である。
ゲート・ソース間電圧をＶ。２とし、しきい値電圧をｖ
ｔｐ とすると、Ｖ□２− Ｖ ｔ ｐ≧Ｏのときオフ
状態になる。合成オン抵抗は曲線■から明らかなように
、その最大値は、８ＭＯ５ＦＥＴのソース電位Ｖ＊Ｉ
＝ｖａｄ−ｖｔｈとＰＭＯＳＦＥＴ ノＶ −２電位Ｖ
、２＝Ｖ□−Ｖｔｐで囲まれた範囲の中央付近である。
一般にスイッチトキャパシタ回路においては、容量値、
サンプリング周波数等によって要求されるオン抵抗は変
動するが、本発明を適用した低電圧用スイッチトキャパ
シタ回路において実用上十分なオン抵抗を得るには、上
記Ｖｔｌ−Ｖｇ２を０．３ボルト以上、好ましくは０．
６ボルト以上、更に好ましくは０．８ボルト以上あれば
よいことが判った。即ち、 Ｖｓｌ −Ｖｍ２ ＝ＶｄｄＶｔｎ −（Ｌｓ −Ｖｔｐ ）＝Ｖｄｄ
−Ｖｔｎ −Ｖｓｓ ＋ Ｖｔｐ≧０．３ （０，３
ボルト以上のとき）これを書き直すと、 ｖｄｄ−ｖｌｇ −０，３；＝ｖｔ、 −Ｖｔｐとなる
。従って、しきい値の上限は、上記のようニＮＭＯ５Ｆ
ＥＴとＰＭＯＳＦＥＴ （７）しきい値の差がＶｄａ−
Ｖｓｓ−０，３以下となるように選択する。
サンプリング周波数等によって要求されるオン抵抗は変
動するが、本発明を適用した低電圧用スイッチトキャパ
シタ回路において実用上十分なオン抵抗を得るには、上
記Ｖｔｌ−Ｖｇ２を０．３ボルト以上、好ましくは０．
６ボルト以上、更に好ましくは０．８ボルト以上あれば
よいことが判った。即ち、 Ｖｓｌ −Ｖｍ２ ＝ＶｄｄＶｔｎ −（Ｌｓ −Ｖｔｐ ）＝Ｖｄｄ
−Ｖｔｎ −Ｖｓｓ ＋ Ｖｔｐ≧０．３ （０，３
ボルト以上のとき）これを書き直すと、 ｖｄｄ−ｖｌｇ −０，３；＝ｖｔ、 −Ｖｔｐとなる
。従って、しきい値の上限は、上記のようニＮＭＯ５Ｆ
ＥＴとＰＭＯＳＦＥＴ （７）しきい値の差がＶｄａ−
Ｖｓｓ−０，３以下となるように選択する。
また、スイッチトキャパシタ回路は、折り返し防止フィ
ルタ、平滑フィルタ、アッテネータ回路またはバッファ
回路等と接続されることがあり、その場合、スイッチト
キャパシタ回路とそれらの回路は同時に集積化されるこ
とが多い。そのような場合にＶｔｎやＶｔｐの絶対値が
大きいと、演算増幅器をボルテージフォロワとして用い
る場合、入力電圧範囲はＶｄｄ−Ｖｔｐ以下またはＶｓ
ｓ ＋Ｖｔイ以上に限定されてしまい、ダイナミックレ
ンジが小さくなるという問題が生ずる。
ルタ、平滑フィルタ、アッテネータ回路またはバッファ
回路等と接続されることがあり、その場合、スイッチト
キャパシタ回路とそれらの回路は同時に集積化されるこ
とが多い。そのような場合にＶｔｎやＶｔｐの絶対値が
大きいと、演算増幅器をボルテージフォロワとして用い
る場合、入力電圧範囲はＶｄｄ−Ｖｔｐ以下またはＶｓ
ｓ ＋Ｖｔイ以上に限定されてしまい、ダイナミックレ
ンジが小さくなるという問題が生ずる。
このような問題を解決するためには、更に上記しきい値
電圧上限の制限値に加え、 Ｖｔｎ≦０．２５ （Ｖａｄ−Ｖ−ｇ ）またハｖｔｐ
≧−０，２５（Ｖｄｄ−Ｖｓｓ ）とすることが好まし
く、 Ｖｔｎ≦０．２ （Ｌ＋ａ −Ｖ、−）マタハｖｔｐ
≧−０，２（Ｖｄｄ−ＶＰｔ ）とすることが更に好ま
しい。
電圧上限の制限値に加え、 Ｖｔｎ≦０．２５ （Ｖａｄ−Ｖ−ｇ ）またハｖｔｐ
≧−０，２５（Ｖｄｄ−Ｖｓｓ ）とすることが好まし
く、 Ｖｔｎ≦０．２ （Ｌ＋ａ −Ｖ、−）マタハｖｔｐ
≧−０，２（Ｖｄｄ−ＶＰｔ ）とすることが更に好ま
しい。
次に、しきい値の下限について説明する。しきい値の下
限は、本発明の対象とする（ ＶａｄＶ□）が２ボルト
以下となる低電圧源の使用時におけるオフ抵抗により決
定される。
限は、本発明の対象とする（ ＶａｄＶ□）が２ボルト
以下となる低電圧源の使用時におけるオフ抵抗により決
定される。
ここで、しきい値の下限を決める際の回路上の問題は、
ＣＭＯＳスイッチＳ１のオフ抵抗が特に問題となる。
ＣＭＯＳスイッチＳ１のオフ抵抗が特に問題となる。
通常、ＣＭＯＳスイッチＳｌのソース電圧は、入力電圧
Ｖｌｎの範囲内で変化するが、上記範囲内でオフするに
は、ゲート・ソース間電圧としきい値の差がＶ。−Ｖｔ
ｎ≦−〇、５ｖかつ、Ｖｔｍ−Ｖｔｐ≧０．５ｖを満足
する必要がある。
Ｖｌｎの範囲内で変化するが、上記範囲内でオフするに
は、ゲート・ソース間電圧としきい値の差がＶ。−Ｖｔ
ｎ≦−〇、５ｖかつ、Ｖｔｍ−Ｖｔｐ≧０．５ｖを満足
する必要がある。
しかしながら、本発明のスイッチトキャパシタ回路にお
いては、スイッチＳ１がオフしているときスイッチＳ２
がオンしており、そのときのスイッチＳ、とスイッチＳ
２の抵抗比が所定以上大きければ問題なく動作すること
が判った。
いては、スイッチＳ１がオフしているときスイッチＳ２
がオンしており、そのときのスイッチＳ、とスイッチＳ
２の抵抗比が所定以上大きければ問題なく動作すること
が判った。
第４図は、第１図におけるスイッチＳ、とスイッチＳ２
の部分のみを示したものである。ここで、ｖＡは入力容
量の片側電極に加わる電圧であって、スイッチＳ２の他
方端はアナログ基準電位ＡＧに保持されている。一般に
スイッチＳ、のオフ抵抗は十分大きい値をとっているが
、本発明における回路構成では、スイッチＳ、のオフ抵
抗がスイッチＳ２のオン抵抗に比べ所定以上大きければ
、ｖＡはアナログ基準電位へＧとほぼ等しくなり、オフ
抵抗の絶対値が大でなくても十分動作する。
の部分のみを示したものである。ここで、ｖＡは入力容
量の片側電極に加わる電圧であって、スイッチＳ２の他
方端はアナログ基準電位ＡＧに保持されている。一般に
スイッチＳ、のオフ抵抗は十分大きい値をとっているが
、本発明における回路構成では、スイッチＳ、のオフ抵
抗がスイッチＳ２のオン抵抗に比べ所定以上大きければ
、ｖＡはアナログ基準電位へＧとほぼ等しくなり、オフ
抵抗の絶対値が大でなくても十分動作する。
オフ抵抗とオン抵抗の比としては、・スイッチトキャパ
シタ回路の伝達特性、精度によるが、５００以上あれば
問題ない。好ましくは、１０００以上、更に好ましくは
、２０００以上あればなお良い。
シタ回路の伝達特性、精度によるが、５００以上あれば
問題ない。好ましくは、１０００以上、更に好ましくは
、２０００以上あればなお良い。
従って、本発明を通用したスイッチトキャパシタ回路に
用いるＮＭＯ５ＦＥＴおよびＰＭＯＳＦＥＴのしきい値
は、 （ｉ）上限がＶｄｄ−Ｖｓｓ−０，３≧Ｖｔｎ−Ｖｔｐ
（単位：ボルト） かつ（ｉｉ）下限はＣＭＯＳアナログスイッチのオフ抵
抗とオン抵抗の比が５００以上 であれば、実用上十分な精度で低電圧駆動が可能である
。
用いるＮＭＯ５ＦＥＴおよびＰＭＯＳＦＥＴのしきい値
は、 （ｉ）上限がＶｄｄ−Ｖｓｓ−０，３≧Ｖｔｎ−Ｖｔｐ
（単位：ボルト） かつ（ｉｉ）下限はＣＭＯＳアナログスイッチのオフ抵
抗とオン抵抗の比が５００以上 であれば、実用上十分な精度で低電圧駆動が可能である
。
さらに、 Ｖｔｎ≦０．２５ （Ｖｄａ Ｖｍ−）マ
タハ、Ｖｔｐ≧−０，２５（Ｖｄｄ−Ｖｓｓ ）さらに
、Ｖｔｎ≦０．２ （Ｖｄｄ−Ｖ−）！、タハＶｔｐ
≧−０，２（Ｖｄａ−Ｖ−）と制限を加えれば、ダイ
ナミックレンジが大きくとれ、オフ抵抗とオン抵抗の比
を大きくすれば精度が良くなる。
タハ、Ｖｔｐ≧−０，２５（Ｖｄｄ−Ｖｓｓ ）さらに
、Ｖｔｎ≦０．２ （Ｖｄｄ−Ｖ−）！、タハＶｔｐ
≧−０，２（Ｖｄａ−Ｖ−）と制限を加えれば、ダイ
ナミックレンジが大きくとれ、オフ抵抗とオン抵抗の比
を大きくすれば精度が良くなる。
なお、第１図を例として説明してきたが、第５図に示す
ような、逆相のスイッチトキャパシタ回路や、第６図に
示すような、２以上の入力端子を有するスイッチトキャ
バシタフィルタ回路についても同様な動作を行なうこと
はいうまでもない。
ような、逆相のスイッチトキャパシタ回路や、第６図に
示すような、２以上の入力端子を有するスイッチトキャ
バシタフィルタ回路についても同様な動作を行なうこと
はいうまでもない。
（発明の効果）
以上説明したとおり本発明のスイッチトキャパシタ回路
によれば、特定の低しきい値範囲のＣＭＯＳスイッチを
用いることにより、実用上十分な精度を維持しつつ低電
圧源で駆動することが可能になった。したがって、低電
圧電源でしかも低消費電力、小サイズのアナログＣＭＯ
５ＬＳＩを提供でき、例えば、電池を１本または２本使
用する携帯型の装置において、多大な貢献が期待される
。
によれば、特定の低しきい値範囲のＣＭＯＳスイッチを
用いることにより、実用上十分な精度を維持しつつ低電
圧源で駆動することが可能になった。したがって、低電
圧電源でしかも低消費電力、小サイズのアナログＣＭＯ
５ＬＳＩを提供でき、例えば、電池を１本または２本使
用する携帯型の装置において、多大な貢献が期待される
。
反転させた第２の実施例を示す回路図、第６図は２入力
端子を有する第３の実施例を示す回路図である。
端子を有する第３の実施例を示す回路図である。
５ＩＮＳ４・・・ＣＭＯＳアナログスイッチ、ＣＩ、
Ｃ３・・・入力容量、 Ｃ３・・・帰還容量、 Ａ・・・演算増幅器。
Ｃ３・・・入力容量、 Ｃ３・・・帰還容量、 Ａ・・・演算増幅器。
第１図は本発明の第１の実施例を示す回路図、
第２図は本発明の一実例におけるＣＭＯＳアナログスイ
ッチを示す図、 第３図は入力端子Ｖいに対するオン抵抗の変化を示す線
図、 第４図は第１の実施例におけるスイッチＳｌとスイッチ
Ｓ２を示す図、 第５図は第１の実施例とゲート信号の位相関係をｄｄ ５Ｓ 第２図 第３図 第４図
ッチを示す図、 第３図は入力端子Ｖいに対するオン抵抗の変化を示す線
図、 第４図は第１の実施例におけるスイッチＳｌとスイッチ
Ｓ２を示す図、 第５図は第１の実施例とゲート信号の位相関係をｄｄ ５Ｓ 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １）ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの組み合わせ
からなるＣＭＯＳスイッチの２つのペアをそれぞれその
両側に接続した入力容量素子と、反転入力端子と出力端
子の間に帰還容量素子を有する演算増幅器とを縦続接続
し、該ＣＭＯＳスイッチのゲートに印加される正側印加
電圧Ｖ＿ｄ＿ｄおよび負側印加電圧Ｖ＿ｓ＿ｓの差Ｖ＿
ｄ＿ｄ−Ｖ＿ｓ＿ｓを２ボルト以下にしたスイッチトキ
ャパシタ回路であって、 前記ＣＭＯＳスイッチのペアは互いに重なり合わない２
相クロックで駆動される第１と第２のＣＭＯＳスイッチ
から構成され、 前記第１と第２のいずれか一方のＣＭＯＳスイッチの一
端は基準電位に保持され、且つ、ｉ）前記ＣＭＯＳスイ
ッチのオフ抵抗がオン抵抗の５００倍以上であり、 ｉｉ）前記ＮＭＯＳＦＥＴのしきい値電圧Ｖ＿ｔ＿ｎと
前記ＰＭＯＳＦＥＴのしきい値電圧Ｖ＿ｔ＿ｐとの差が
Ｖ＿ｄ＿ｄ−Ｖ＿ｓ＿ｓ−０．３（ボルト）以下である 低しきい値電圧範囲のＣＭＯＳスイッチを用いることを
特徴とするスイッチトキャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211448A JPH07123217B2 (ja) | 1989-08-18 | 1989-08-18 | スイッチトキャパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211448A JPH07123217B2 (ja) | 1989-08-18 | 1989-08-18 | スイッチトキャパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376308A true JPH0376308A (ja) | 1991-04-02 |
| JPH07123217B2 JPH07123217B2 (ja) | 1995-12-25 |
Family
ID=16606120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1211448A Expired - Lifetime JPH07123217B2 (ja) | 1989-08-18 | 1989-08-18 | スイッチトキャパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123217B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107968552A (zh) * | 2017-12-29 | 2018-04-27 | 电子科技大学 | 一种用于开关电源的浮动栅电压驱动电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227112A (ja) * | 1987-03-16 | 1988-09-21 | Nec Corp | Ｃｍｏｓ ｓｃｆ回路のクロツク信号供給装置 |
| JPH01132210A (ja) * | 1988-09-30 | 1989-05-24 | Nippon Telegr & Teleph Corp <Ntt> | スイッチト・キャパシタ回路 |
-
1989
- 1989-08-18 JP JP1211448A patent/JPH07123217B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227112A (ja) * | 1987-03-16 | 1988-09-21 | Nec Corp | Ｃｍｏｓ ｓｃｆ回路のクロツク信号供給装置 |
| JPH01132210A (ja) * | 1988-09-30 | 1989-05-24 | Nippon Telegr & Teleph Corp <Ntt> | スイッチト・キャパシタ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107968552A (zh) * | 2017-12-29 | 2018-04-27 | 电子科技大学 | 一种用于开关电源的浮动栅电压驱动电路 |
| CN107968552B (zh) * | 2017-12-29 | 2020-01-03 | 电子科技大学 | 一种用于开关电源的浮动栅电压驱动电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07123217B2 (ja) | 1995-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4564285B2 (ja) | 半導体集積回路 | |
| JPH10229165A (ja) | 半導体集積回路装置 | |
| US5973537A (en) | Common mode control circuit for a switchable fully differential Op-AMP | |
| JPH1188159A (ja) | チャ−ジポンプ回路 | |
| JPH11163647A (ja) | スイッチトキャパシタ回路 | |
| JPS6045512B2 (ja) | ダイナミック型シフトレジスタ回路 | |
| JPH0376308A (ja) | スイッチトキャパシタ回路 | |
| US4431971A (en) | Dynamic operational amplifier | |
| US5563540A (en) | Electronic switch having programmable means to reduce noise coupling | |
| JPS63148173A (ja) | チヨツパ型比較器 | |
| JPH02179121A (ja) | インバータ回路 | |
| JP4530503B2 (ja) | インピーダンス変換回路 | |
| JPS63253425A (ja) | バスドライブ回路 | |
| JPS63217718A (ja) | 論理回路 | |
| JPH0234022A (ja) | パルス出力回路 | |
| JPH1131U (ja) | 半導体集積回路 | |
| JP2500791B2 (ja) | 演算増幅回路 | |
| JPH0653799A (ja) | 半導体装置 | |
| JPS60236190A (ja) | センス・アンプ | |
| JPH02145018A (ja) | レベルシフト回路 | |
| JPH0613866A (ja) | パワーオンリセット回路 | |
| JPS5941196B2 (ja) | 液晶駆動方式 | |
| JPH0537380A (ja) | 電流セル回路 | |
| JPS60140923A (ja) | 相補型絶縁ゲ−ト電界効果トランジスタレベルシフト回路 | |
| JPH03177111A (ja) | 高電圧スイッチング回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071225 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071225 Year of fee payment: 12 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071225 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081225 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081225 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091225 Year of fee payment: 14 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091225 Year of fee payment: 14 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091225 Year of fee payment: 14 |