JPH07123224B2 - レベルシフタ回路 - Google Patents

レベルシフタ回路

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JPH07123224B2
JPH07123224B2 JP3298807A JP29880791A JPH07123224B2 JP H07123224 B2 JPH07123224 B2 JP H07123224B2 JP 3298807 A JP3298807 A JP 3298807A JP 29880791 A JP29880791 A JP 29880791A JP H07123224 B2 JPH07123224 B2 JP H07123224B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、バイポーラＣＭＯＳ
（以下「ＢｉＣＭＯＳ」と記す）論理回路に関し、特に
ＣＭＯＳ入力バッファに対するＢｉＣＭＯＳ ＥＣＬで
使用するのに十分に適合し、その性能を著しく向上させ
る新規なレベルシフタ回路に関する。
【０００２】
【従来の技術】最近、双方の利点を利用するために同じ
半導体チップにおいてＣＭＯＳおよびバイポーラデバイ
スの双方を実装し、いわゆるＢｉＣＭＯＳ技術に連がる
新しい回路が開発されてきた。例えば、純粋のＣＭＯＳ
メモリ以上の高速を達成し、かつ純粋のバイポーラメモ
リ以上に電力消費を低くするために、益々スタティック
ランダムアクセスメモリ（ＳＲＡＭ）がこれらのＢｉＣ
ＭＯＳ技術を用いるようになった。その結果（例えばＥ
ＣＬタイプのような）バイポーラデバイスとＣＭＯＳデ
バイスの双方とが同じチップに形成される。主要な問題
点は、ＥＣＬ回路における高および低電圧レベルがＣＭ
ＯＳ回路におけるものと異なることである。例えば、典
型的なＥＣＬ回路はそれぞれ約−０．９および−１．７
ボルトである標準的な高および低電圧で動作し、一方典
型的なＣＭＯＳ回路はそれぞれ約−０．４および−４．
１ボルトである高および低電圧で動作する。その結果、
ＥＣＬ回路の出力をＣＭＯＳ回路の入力に結合するため
に、論理レベルを変えるために変換回路が通常採用され
ている。例えば、ＢｉＣＭＯＳの独立型のＳＲＡＭチッ
プの殆んどはＥＣＬと互換性の入力電圧とＣＭＯＳと互
換性の出力電圧を備えた入力バッファあるいはレシーバ
を必要とする。事実、入力バッファはＢｉＣＭＯＳ Ｓ
ＲＡＭにおいて益々頻繁に用いられ、かつそれらの全体
性能に対して不可欠である。さらに（１Ｍｂから４Ｍｂ
およびそれ以上の）高密度ＢｉＣＭＯＳＳＲＡＭは、Ｅ
ＣＬ電源レベルに耐えることのできないことが多いサブ
ミクロンのゲート長を備えたＣＭＯＳトランジスタを必
要とする。例えばＥＣＬ１００Ｋのファミリにおいて
は、付与される標準電源電圧はＶee＝−４．５Ｖおよび
Ｖcc＝０Ｖである。そのような電源電圧があれば、いわ
ゆるホットエレクトロン効果が発生し、そのため好まし
くないスレッショルド電圧（ＶＴ）シフトを発生させ
る。これらの全ての理由のために、バイポーラ回路に対
して用いられるものより低い電源電圧を提供する電源に
より、電力を高密度ＢｉＣＭＯＳ ＳＲＡＭに供給する
必要がある。
【０００３】従来の入力バッファは、三段、即ちＥＣＬ
レシーバ、ＥＣＬ−ＣＭＯＳレベルシフタおよび出力ド
ライバから構成される。残念ながらこの従来のタイプの
回路では、電流は一定に流れることによって永久的に電
力を消費させる。別の問題は、ＥＣＬ電圧は例えば温度
のような環境条件の変化に対して敏感で、かつ該変化と
共にドリフトする傾向がある。ＥＣＬ回路に対する高レ
ベルと低レベルとの間のスイングは、ただの０．８ボル
トであるので、１ボルトの数十分の１の変化でも、回路
の正しい動作に対して有害な性能およびノイズマージン
問題を発生させうる。
【０００４】さらに別の問題は、レベルシフタ段によっ
て発生するレベル変換は伝播遅れを導入し、これは入力
バッファの性能に悪影響を与えることである。レベルシ
フタ段で使用されるトランジスタの数は、性能と、集積
回路において入力バッファを実行するに要するチップス
ペースとに対して直接のインパクトを有している。
【０００５】従来技術のこれら深刻な問題に対する最近
の一時的な解決法は、（１）１９８９年８月のＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓの１０２１〜１０２６頁において発表さ
れているＴａｍｂａ他の論文「Ａｎ ８ｎｓ ２５６ｋ
ＢｉＣＭＯＳ ＲＡＭ」に記載されている。この論文
によれば、特にその図８において、ＥＣＬ標準入力信号
をＣＭＯＳタイプの出力信号に変換する二段入力バッフ
ァが開示されている。この二段入力バッファは、本特許
出願の図１において参照番号１０で示されている。
【０００６】図１を参照すれば、入力バッファ１０の第
一段１１は、入力エミッタファロワ回路１２と、電流ス
イッチ回路１３および能動プルダウン回路１４とによっ
て形成されている。入力エミッタファロワ回路１２は、
ＮＰＮトランジスタＱ１と電流源Ｉ0 とからなる。電流
スイッチ回路１３は、差動形態で接続され、かつ電流源
Ｉ1 （Ｑ４／Ｒ３）によって供給を受けるＮＰＮトラン
ジスタＱ２とＱ３とから形成されている。ＮＰＮトラン
ジスタＱ２とＱ３とは、それぞれ抵抗Ｒ１とＲ２とによ
って負荷される。トランジスタＱ２のベースはトランジ
スタＱ１のエミッタによって駆動され、一方トランジス
タＱ３のベースは基準電圧ＶＲに接続されている。入力
エミッタファロワ回路１２と電流スイッチ回路１３と
は、前述のＥＣＬレシーバを適正に形成する。１１Ａで
示すＥＣＬレシーバは、それぞれＶcc（典型的には接
地）およびＶee（例えば１００Ｋ ＥＣＬファミリに対
しては−４．５Ｖ）である第１と第２の供給電圧との間
でバイアスされる。ＥＣＬレシーバ１１Ａの役割は、入
力信号Ｖｉｎを増幅することである。増幅された信号Ｖ
ＡおよびＶＢは、それぞれＥＣＬレシーバのノードＡお
よびＢにおいて得られる。能動プルダウン回路１４は、
それぞれバイポーラＮＰＮトランジスタと、エミッタ負
荷としてのＮＦＥＴからなる終端インピーダンスとから
構成される２個のエミッタファロワ回路とからなる。こ
れらのデバイスは、第１と第２のエミッタファロワ回路
に対してそれぞれＱ５、ＱＮ１およびＱ６，ＱＮ２で示
されている。トランジスタＱ５とＱ６のベース電極は、
それぞれ電流スイッチ回路１３のノードＡとＢとに接続
されている。能動プルタウン回路１４は、前記第１の供
給電圧Ｖccと第３の供給電圧Ｖｔ（例えばＶｔ＝−２
Ｖ）との間に接続されている。第１段１１は、第２段を
駆動する２個の出力信号Ｓ１およびＳ２を供給する。
【０００７】第２段１５は、ＥＣＬ−ＣＭＯＳレベルシ
フタ回路１６とブースタ回路１７とを含む。ブースタ回
路１７は、２個のＮＰＮバイポーラトランジスタＱ７と
Ｑ８とを含み、入力バッファ１０の駆動出力段を形成す
る。レベルシフタ回路１６の上部分には、一対のＰＦＥ
Ｔ ＱＰ１とＱＰ２並びに一対のＮＦＥＴ ＱＮ３およ
びＱＮ４が図１に示すように結合され、トランジスタＱ
７のベースを駆動する。ＰＦＥＴ ＱＰ１とＱＰ２と
は、能動プルダウン回路１４によって供給される信号Ｓ
１およびＳ２によってそれぞれ駆動される。デバイスＱ
Ｐ２およびＱＮ４の共通のノードは、出力トランジスタ
Ｑ７のベースに接続されている。同様に、回路１６の下
部分は、図１に示すように結合された３個のＮＥＦＴ
ＱＮ５，ＱＮ６およびＱＮ７並びに１個のＰＦＥＴ Ｑ
Ｐ３とを含んでいる。ＰＦＥＴ ＱＰ３のゲート電極は
信号Ｓ１によって駆動される。ＮＦＥＴ ＱＮ６および
ＱＮ７の共通ノードによって供給される信号は、出力ト
ランジスタＱ８のベースを駆動する。ＮＦＥＴ ＱＮ７
のドレインとＮＦＥＴ ＱＮ６のゲート電極とは、出力
トランジスタＱ７およびＱ８の共通ノード１９、即ち、
いわゆる入力バッファ１０の回路出力ノードに接続され
ている。ＥＣＬ標準の回路入力信号Ｖinが、入力バッフ
ァ１０の端子１８に供給されると、入力バッファは、前
記回路出力ノードに結合された端子１９においてＭＯＳ
／ＣＭＯＳタイプの回路出力信号Ｖoutを発生する。
【０００８】ノードＡにおける電流スイッチの出力信号
ＶＡが低いとき（信号ＶＢが高いとき）、ＮＦＥＴ Ｑ
Ｎ２はトランジスタＱ６の電流を遮断し、一方トランジ
スタＱ５とＮＦＥＴ ＱＮ１とは導通する。このよう
に、能動プルダウン回路１４は、前述の従来のＥＣＬ−
ＣＭＯＳレベルシフタ回路の電力の半分のみを消費させ
る。
【０００９】図１の回路バッファ１０は、回路出力信号
の一相（Ｖout ）のみ発生させるので、単相タイプであ
る。しかしながら、相補位相（以下「ＮＯＴ Ｖout 」
と記す）が必要とされる場合、第２段１５は、図２にお
いて示すように１５′で示す複製回路によって二重化す
る必要がある。
【００１０】図２を参照すれば、図１に示す二段入力バ
ッファ１０は、端子１９および１９′においてＶout と
ＮＯＴ Ｖout （注「ＮＯＴ Ｖout は図２のＶout の
上にバーを引いた記号を意味する。）回路出力信号を同
時に供給する、１０′で示す二相式として概略図示され
ている。構成要素総数（ｃｏｕｎｔ）を設定すべく実行
するに必要な各種回路を示すために入力バッファ１０が
使用されている。図２の入力バッファ１０′は、７個の
回路ブロックからなり、ＥＣＬレシーバから前記（回路
１２と１３）並びに第３の供給電圧発生器（Ｖｔ発生
器）を排除すれば、要素総数は、６バイポーラトランジ
スタと１８のＦＥＴデバイスとである。
【００１１】要約すれば、本明細書で開示の特定の能動
プルダウン回路１４のため、入力バッファ１０が消費す
るＤＣ電流は減少する。さらにレベルシフタ１６と出力
ドライバ１７とは、１個の単一回路に組み合わされる
（バイポーラブースタを備えたＥＣＬ−ＣＭＯＳレベル
シフタ）ので、入力バッファ１０は、従来の回路におけ
る三段の代りに二段で形成される。その結果、前記入力
バッファ１０に対しても一層高速で、かつより密度の高
い集積化が達成される。例えば、１０ｍＷの電力消費に
おいて１．８ｎｓ以下の伝播遅延時間が発生する。しか
しながら、図１に示す入力バッファ１０は、それが後述
するように前述の問題に対する極部分的な解決法のみを
提供するので、依然として若干の重大な不都合を有して
いる。まず、静止状態においてはトランジスタＱ５ある
いはＱ６は導通していて供給電圧Ｖccから電流が引き込
まれるので、能動プルダウン回路１４は、従来の回路に
おけるよりも少ないものの依然として過剰の電力を消費
させる。さらに、プルダウン回路１４は、その実現のた
めに数個の構成要素を必要とする（図２から明らかな）
特定のＶｔ基準電圧発生器を必要とする。入力バッファ
１０は、従来の三段の入力バッファと比較すると二段構
造であるので比較的に密度の高い回路であるが、図２の
二相式では第二段１５の必要な複製によって、集積密度
に関しては単相式の利点を著しく低下させる。
【００１２】さらに、図１に示す入力バッファ１０は、
特に、出力トランジスタＱ８の制御を遅速させるレベル
シフタ回路１６の下部分の二レベル構造のため比較的遅
い。最後に、能動プルダウン回路１４は、１Ｖbe（約
０．８ＶであるトランジスタＱ５またはＱ６のベース／
エミッタの電圧低下）だけ第一段の出力信号Ｓ１および
Ｓ２をシフトさせるので、低増幅作用のみが生ずる。そ
の結果、後続の回路即ちレベルシフタ回路１６におい
て、より多くのデバイスが必要とされる。
【００１３】
【発明が解決しようとする課題】従って、本発明の主要
な目的は、静止状態において実質的に電力消費の無いＢ
ｉＣＭＯＳレベルシフタ回路を提供することである。
【００１４】本発明の別の目的は、能動プルダウン回路
に対する特定の電圧発生器を必要としないＢｉＣＭＯＳ
レベルシフタ回路を提供することである。
【００１５】本発明のさらに別の目的は、高い信号増幅
に対して大きい電圧シフトを示すＢｉＣＭＯＳレベルシ
フタ回路を提供することである。
【００１６】さらに別の本発明の目的は、遅延を最小に
し、集積密度を最大にするために内部レベルの数を低減
したＢｉＣＭＯＳレベルシフタ回路を提供することであ
る。本発明の別の目的は、ＣＭＯＳ入力バッファに対す
るＥＣＬで使用するように十分適合したＢｉＣＭＯＳレ
ベルシフタ回路を提供することである。
【００１７】さらに別の本発明の目的は、電力消費を低
減し、性能を向上させた、ＣＭＯＳ入力バッファに対す
るＥＣＬを提供することである。
【００１８】本発明のさらに別の目的は、主として二相
式において集積密度を増して論理回路ブロックの数を減
少させたＣＭＯＳ入力バッファに対するＥＣＬを提供す
ることである。
【００１９】
【課題を解決するための手段】本発明のこれらおよびそ
の他の目的は、新規のレベルシフタ回路と、ＣＭＯＳ入
力バッファに対するＢｉＣＭＯＳ ＥＣＬを形成するた
めに他の回路と組合せたものとによって達成される。
【００２０】本発明によれば、エミッタファロワー形態
に取り付けられた第１と第２のＮＰＮバイポーラトラン
ジスタを備え、かつそれぞれのエミッタの負荷が第１と
第２の供給電圧の間で接続された２個の枝路を形成して
いる新規なＢｉＣＭＯＳレベルシフタ回路が開示されて
いる。差動入力信号が、それぞれのベース電極に供給さ
れる。前記第１と第２のバイポーラトランジスタのエミ
ッタ負荷は、間に共通ノードを備えた電圧源とスイッチ
とを含む。この共通ノードは、電圧源の第１の極と、ス
イッチの第１の接点とによって形成されている。スイッ
チの第２の接点は、第２の供給電圧に結合されている。
スイッチの共通の点は、レベルシフタ回路の１個の主出
力端子を構成し、従って前記入力信号のそれぞれの電位
に応じてスイッチの第２の接点を介して前記の共通ノー
ドあるいは前記第２の供給電圧に接続されている。前記
入力信号の差動構造のため、スイッチは反対方向に動作
する。
【００２１】各枝路におけるレベルシフタ回路の好適実
施例によれば、電圧源はＰＦＥＴから構成され、スイッ
チは直列に接続されたＰＦＥＴとＮＦＥＴとから構成さ
れ、前記ＮＦＥＴのゲート電極は他方の枝路の前記共通
ノードの電位によって制御される。さらに、各枝路にお
いて、電圧源を形成するＰＦＥＴのゲート電極は、スイ
ッチを形成するＦＥＴデバイスの共通ノードに接続され
ている。スイッチを形成するＰＦＥＴデバイスのゲート
電極は、第２の供給電圧に接続されている。
【００２２】そして、前記ＦＥＴデバイスに下記式が適
用され、 Ｋ（Ｎ１）ｘＫ（Ｐ２）／Ｋ（Ｐ１）ｘＫ（Ｐ４）＝１
及び Ｋ（Ｎ２）ｘＫ（Ｐ１）／Ｋ（Ｐ２）ｘＫ（Ｐ３）＝１ ただし、 Ｋ＝μＷＣｏｘ／２Ｌ であり、ここで、Ｆ
ＥＴデバイスに対して、μはキャリア移動度，Ｃｏｘは
ゲート酸化物のキャパシタンス、Ｗはデバイスの幅及び
Ｌはデバイスの長さである。
【００２３】さらに本発明によれば、電流スイッチを備
えて、直列に接続されたエミッタファロワを含み、ＥＣ
Ｌ入力信号（Ｖin）に応答して電流スイッチ出力ノード
において２個の差動出力信号を供給する従来のＥＣＬレ
シーバと、前述のレベルシフタ回路と、レベルシフタ回
路の出力ノードに接続され、ＣＭＯＳレベルにおいて１
Ｎ ＰＨＡＳＥ（ＶＯＵＴ）回路出力信号ととＯＵＴ
ＯＦ ＰＨＡＳＥ（ＮＯＴ ＶＯＵＴ（ＶＯＵＴの上に
バーを引いた記号を意味する。））回路出力信号とを供
給する２個のＢｉＣＭＯＳ出力ドパイバとを含む、ＣＭ
ＯＳ入力バッファに対する改良ＥＣＬも開示されてい
る。
【００２４】最後に、新規のレベルシフタ回路を含むＣ
ＭＯＳ入力バッファに対する新しいＢｉＣＭＯＳ ＥＣ
Ｌが開示さている。このＥＣＬは、既存の解法と比較し
て遅延を短く、ＤＣ電力散逸を低減する。本発明の特徴
と考えられる新規な特徴が特許請求の範囲に記載されて
いる。しかしながら本発明自体並びに本発明のその他の
目的や利点は、添付図面と関連して読めば図示の好適実
施例の以下の詳細説明を参照することにより最良に理解
しうる。
【００２５】
【実施例】本発明の新規なレベルシフタ回路を図３の
（Ａ）において２０で示す。図３の（Ａ）を参照すれ
ば、回路２０は、それぞれエミッタファロワ形態で取り
付けられることによって、第１と第２の供給電圧、それ
ぞれＶccとＶeeとの間に接続された２個の枝路を形成し
ている２個のバイポーラＮＰＮトランジスタＴ１とＴ２
とを基本的に含む。各枝路において、エミッタ負荷は直
列の３個のＦＥＴデバイスから構成され、相互交差結合
の接続が、枝路の間で達成される。第１の枝路におい
て、ＮＦＥＴ Ｎ１と共に２個のＰＦＥＴ Ｐ１とＰ３
とが、トランジスタＴ１のエミッタと直列に接続され、
ノードＣ、ＥおよびＧを形成する。同様に、第２の枝路
においては、ＰＦＥＴ Ｐ２とＰ４がＮＦＥＴ Ｎ２と
共にトランジスタＴ２のエミッタ負荷を形成し、ノード
Ｄ、ＦおよびＨを形成する。信号ＶＡとＶＢとが、トラ
ンジスタＴ１およびＴ２のベース電極を駆動する。前記
信号は、図１の回路１２、１３によって形成されたレシ
ーバ１１Ａのような従来のＥＣＬレシーバから発生する
ものと想定する。レシーバ１１ＡのノードＡおよびＢに
おける電位に応じて可変ドレイン電流が前記枝路を流れ
る。希望するラッチ作用を達成するために、ＮＦＥＴ
Ｎ１とＮ２のゲート電極が、それぞれノードＦおよびＥ
に接続されている。レベルシフタ回路２０の出力信号
が、それぞれ左右の枝路におけるノードＥ、Ｇおよび
Ｆ、Ｈにおいて得られる。出力端子２１、２２および２
３、２４は、それぞれこれらのノードに接続されてい
る。ＰＦＥＴ Ｐ３およびＰ４は、共通ゲート形態に接
続され、従ってそれらのゲート電極でなく、それらのソ
ース領域によって制御される。ＰＦＥＴ Ｐ１およびＰ
２の役割は、レシーバ１１ＡのそれぞれノードＡおよび
Ｂにおける電位に対してノードＥおよびＦにおいて所望
の電圧シフトを提供することである。例えば、左側枝路
即ち第１の枝路において発生する電圧シフトは、例えば
約２ＶのＶbe（Ｔ１）＋Ｖgs（Ｐ１）とに等しい。ＦＥ
Ｔデバイスの対、Ｎ１−Ｐ３とＮ２−Ｐ４とは、後述す
るように主としてスイッチとして動作する。
【００２６】前記回路の動作をノードＡおよびＢの一方
の遷移について示し、他方は対称的に分布することによ
り導き出すことができる。ノードＡにおける電位が上昇
すると想定すると、ノードＣが追従し、ＰＦＥＴ Ｐ1
とＰ３とが導通状態とされるので、ノードＥおよびＧに
おける電位も上昇する。ここでＮＦＥＴ Ｎ２が導通す
ることによって（ＰＦＥＴ Ｐ４がオンであるので）ノ
ードＨおよびＦをプルダウンし、ＮＦＥＴ Ｎ１を遮断
する。一方、ノードＢにおける電位が低下し、ノード
Ｄ、ＦおよびＨにおける電位降下を加速させる。
【００２７】図３の（Ｂ）は、この遷移の後の静止状態
における図３の（Ａ）の回路を示す。回路２０′におい
ては、デバイスＰ３およびＮ２は、それらのドレインソ
ース電圧が無視するほどであるので表示されていない。
遷移の終了時、第１の枝路における電流は、ＮＦＥＴ
Ｎ１の低いＶgsによって制限され、第２の枝路における
電流もＰＦＥＴ Ｐ２およびＰ４の低いＶgsおよびＶds
によって制限される。静止状態におけるＤＣ電流の典型
的な値は２０〜５０μＡの範囲である。
【００２８】図３の（Ｃ）は、本発明のレベルシフタ回
路の基本原理を明らかにしている。回路２０”におい
て、ＰＦＥＴ Ｐ１およびＰ２は、それぞれＶgs（Ｐ
１）とＶgs(Ｐ２）に等しい電圧源２５および２６によ
って表わされている。ＦＥＴデバイスＮ１、Ｐ３および
Ｐ４、Ｎ２は、それぞれ２７、２８で示すスイッチによ
って表わされている。電圧源２５の一方の極とスイッチ
２７の第１の接点との間に形成されたノードＥは、電圧
源とスイッチとの間の共通のノードと称される。同様の
ことがノードＦにも適用される。スイッチ２７と２８と
の他方の接点が、第２の供給電圧Ｖeeに接続されてい
る。接続間ラインは、ノードＩと称される。スイッチの
位置は、ノードＡおよびＢにおける電位から直接導出さ
れた、前記共通ノードにおける電位によって主として決
められる。ノードＡが高レベルでノードＢが低レベルの
とき、ノードＦにおける電位はＮＦＥＴ Ｎ１を遮断す
るに十分低く、従ってスイッチ２７は、ＰＦＥＴ Ｐ３
がオンであるので、ノードＥ（および端子２１）を端子
２２に短絡する。その結果、出力端子２１／２２での電
位が高く、（Ｖbe（Ｔ１）＋Ｖgs（Ｐ１））を差し引い
たノードＡにおける電位と等しい。端子２３における電
位は低い。スイッチ２８は、端子２４を前記の第２の供
給電圧Ｖeeに接続する。図３の（Ｃ）において、スイッ
チ２７と２８とは、図３の（Ｂ）に示す静止状態に応じ
て位置決めされる。
【００２９】回路の良好な動作とその適正化とについて
全体的に以下考察する。まず、その差動構造に従って、
諸デバイスに対称性を適用する。従って、各枝路におけ
る対応するデバイスは同一でなければならない。換言す
れば、それらは同じ寸法でなければならず、記号的には
例えばＰ１≡Ｐ２、Ｐ３≡Ｐ４およびＮ１≡Ｎ２であ
る。その後、動作をさらに最適化すればよい。極性条件
にかかわらず、ＰＦＥＴＰ１およびＰ２のＶgsを等し
く、例えば信号ＶＡおよびＶＢとすることが望ましい。
このように、ノードＧおよびＨにおける出力信号は、ノ
ードＡおよびＢにおいて発生した入力信号から一定のＤ
Ｃ降下を引いたものにそれぞれ等しい。その点に関して
満足させるべき関係を提供する大体の理由を以下に詳記
する。
【００３０】ノードＡが高レベルでノードＢが低レベル
のとき、図３の（Ａ）に示すレベルシフタ回路２０は、
図３の（Ｂ）に概略図示する回路２０の簡単な形になる
ものと想定する。さらに、全てのデバイスが、それ程差
異のないＰＦＥＴおよびＮＦＥＴのスレッショルド（Ｖ
Ｔ）で飽和するものと想定すると、Ｖgs（Ｐ１）＝Ｖgs
（Ｐ２）を保証するためにＦＥＴデバイスによって満足
すべき特定の条件は、以下のように計算することにより
図３の（Ｂ）の回路から決めることができる。第１の枝
路において、デバイスＰ１とＮ１とを流れる電流はそれ
ぞれ、 Ｉｄｓ（Ｐ１）＝Ｋ（Ｐ１）（Ｖｇｓ（Ｐ１）−ＶＴ（Ｐ１））2 （１） Ｉｄｓ（Ｎ１）＝Ｋ（Ｎ１）（Ｖｇｓ（Ｎ１）−ＶＴ（Ｎ１））2 （２） である。
【００３１】第２の枝路において、デバイスＰ２とＰ４
とを流れる電流はそれぞれ、 Ｉｄｓ（Ｐ２）＝Ｋ（Ｐ２）（Ｖｇｓ（Ｐ２）−ＶＴ（Ｐ２））2 （３） Ｉｄｓ（Ｐ４）＝Ｋ（Ｐ４）（Ｖｇｓ（Ｐ４）−ＶＴ（Ｐ４））2 （４） ここで Ｋ＝μＷＣｏｘ／２Ｌ であり、 所定のＦＥＴデバイスに対して、μはキャリヤの移動
度、Ｃｏｘは酸化ゲートキャパシタンス、Ｗはデバイス
の幅、ＬはＦＥＴデバイス長さである。
【００３２】例えば Ｋ（Ｐ１）＝μP ・Ｃｏｘ・Ｗ（Ｐ１）／２Ｌ（Ｐ１），Ｋ（Ｎ１）＝μN ・Ｃ ｏｘ・Ｗ（Ｎ１）／２Ｌ（Ｎ１），………… Ｉｄｓ（Ｐ１）＝Ｉｄｓ（Ｎ１）であり、Ｉｄｓ（Ｐ
２）＝Ｉｄｓ（Ｐ４）であるので、前記の式（１）から
（４）までを組み合わせることにより最終的に以下の式
が得られる。
【００３３】 （５） Ｋ（Ｎ１）ｘＫ（Ｐ２）／Ｋ（Ｐ１）ｘＫ（Ｐ４）＝１ ノードＡが低レベルで、ノードＢが高レベルのとき、デ
バイスＰ１、Ｐ２、Ｐ３およびＮ２の間で同等の関係を
設定することができる。
【００３４】 （６） Ｋ（Ｎ２）ｘＫ（Ｐ１）／Ｋ（Ｐ２）ｘＫ（Ｐ３）＝１ 前述のように、回路２０は対称形の回路であるので、２
個の枝路における対応のデバイスは同一に構成されてい
る。そのため式（５）と（６）は以下のように簡略化し
うる。
【００３５】 （７） Ｋ（Ｎ１）＝Ｋ（Ｐ４） （８） Ｋ（Ｎ２）＝Ｋ（Ｐ３） ＰＦＥＴおよびＮＦＥＴに対してＣｏｘとＬとが同じで
あり、かつ電子とホールとの間のキャリヤ移動度比μN
／μP が約２．５に等しいものと想定すれば、ＰとＮの
デバイスの間で大体の寸法比が得られる。
【００３６】例えばＫ（Ｎ１）＝Ｋ（Ｐ４）は、 μN Ｗ（Ｎ１）＝μP Ｗ（Ｐ４） と書き換えることができ、また Ｗ（Ｎ１）／Ｗ（Ｐ４）＝μP／μN＝１／２．５ および同様に Ｗ（Ｎ２）／Ｗ（Ｐ３）＝１／２．５ と書き換えることができる。
【００３７】要約すれば、図３の（Ａ）に示すレベルシ
フタ回路の動作を向上させるには、本ＦＥＴデバイス間
の前記の寸法比を採用することが推奨される。
【００３８】本発明による新規なレベルシフタ回路を含
む、ＣＭＯＳ入力バッファに対するＥＣＬを図４の
（Ａ）に示す。
【００３９】図４の（Ａ）を参照すれば、入力バッファ
３０は、図１に示すＥＣＬレシーバ１１Ａと、図３の
（Ａ）に示すレベルシフタ回路２０と、各出力端子３
２，３２′において真（１Ｎ ＰＨＡＳＥ）回路出力信
号ＶＯＵＴと相補（ＯＵＴ ＯＦＰＨＡＳＥ）回路出力
信号ＮＯＴ ＶＯＵＴ（注：図４の（Ａ）のＶＯＵＴの
上にバーを引いた記号と対応する）とを送るために２個
のＢｉＣＭＯＳ出力ドライバ３１、３１′とを含む。
【００４０】ＥＣＬレシーバ１１Ａとレベルシフタ回路
２０とは、何ら修正を施すことなく使用できる。しかし
ながら、これらの回路は、電圧レベルを調整するための
追加のダイオードを設けることができる。図４の（Ａ）
に示すように、ダイオードＤ１は、電圧スイングあるい
は抵抗Ｒ１とＲ２とを増加させることにより、バイポー
ラトランジスタＱ２およびＱ３の飽和を阻止する。別の
追加のダイオードＤ２が、レベルシフタ回路のＮＦＥＴ
Ｎ１およびＮ２の共通ノードに接続され、出力ドライ
バ３１および３１′に供給される信号を中心付けしてい
る。
【００４１】入力デバイスのゲート電極が標準と同じノ
ードに結合されるのではなくて、入力バッファの性能を
さらに向上させるためにレベルシフタ回路の２個のノー
ドに接続されている以外は、出力ドライバ３１および３
１′は比較的従来型のＢｉＣＭＯＳ回路である。例え
ば、出力ドライバ３１は、数個のＦＥＴデバイスによっ
て駆動される２個のバイポーラトランジスタＴ９および
Ｔ１０を含む。上方のトランジスタ１９はＮＦＥＴ Ｎ
３とＰＦＥＴ Ｐ５とにより駆動される。該ＮＦＥＴ
Ｎ３は、そのゲートがノードＦ（信号Ｖ１）に接続され
ており、該ＰＦＥＴ Ｐ５は、そのゲート電極がノード
Ｂ（信号ＶＢ）に接続されている。他方、底部のトラン
ジスタＴ１０はＮＦＥＴ Ｎ４とＮＦＥＴ Ｎ５とによ
り駆動される。該ＮＦＥＴ Ｎ４は、そのゲート電極が
ノードＨ（信号Ｖ２）に接続されており、該ＮＦＥＴ
Ｎ５は、そのゲート電極が回路の共通の出力ノードＯＵ
Ｔに、次いで回路の出力端子３２とに接続されている。
出力ドライバ３１′は、同一のハードウエア構成を有し
ているが、ＰＦＥＴ Ｐ５′は、ノードＡの電位（信号
ＶＡ）によって駆動され、ＮＦＥＴ Ｎ３′とＮ４′と
のゲート電極は、ノードＥ（信号Ｖ１′）とＧ（信号Ｖ
２′）とに接続されている。図４の（Ａ）の入力バッフ
ァは、ＦＥＴデバイスがＥＣＬ電圧供給に耐え、従って
端子３２および３２′において大きいスイング信号を送
ることのできるような技術に対してよく適している。
【００４２】入力バッファ３０は二相式である。レベル
シフタ回路２０は、第１の枝路においてはノードＡから
Ｅまで、第２の枝路においてはＢからＦまで約２Ｖの大
きな電圧シフトを発生させる。その結果、出力ドライバ
３１と３１′とにおいては必要とされる増幅はより小さ
い。例えば、出力ドライバ３１においては、それぞれノ
ードＦとＨとにおいて発生した信号Ｖ１とＶ２とは直接
ＮＦＥＴ Ｎ３とＮ４とを駆動することができる。最終
的に、この構成は、図４の（Ａ）から明らかなようにデ
バイスの数を減少させ、かつ出力トランジスタに対する
伝播の遅れを最小にする。
【００４３】図４の（Ｂ）は、３３で指示する図４の
（Ａ）に示す出力ドライバ３１の変形を示す。２個の回
路間の主要な差異は、電力供給とＰＦＥＴ Ｐ５のゲー
ト電極の接続とにある。図４の（Ｂ）に示す回路におい
ては、ＰＦＥＴ Ｐ５のゲート電極は、もはやノードＢ
に接続されているのではなくて、ノードＨに接続されて
いる。２個の出力ドライバ３１および３１′を組み込ん
だ入力バッファ３０と同様に、２個の出力ドライバ３３
と３３′とを組み込んだ入力バッファ３０′（図示せ
ず）は、ＣＭＯＳデバイスがＥＣＬの電力供給レベルに
耐ええないような用途に対して適している。それは、入
力バッファ３０と比較してより小さいスイング信号を送
ることができる。図４の（Ｂ）から明らかなように、出
力ドライバ３３は追加の電源Ｖddを使用する必要があ
る。しかしながらこの電源は内部ＣＭＯＳ回路ブロック
用のチップにおいて既に使用されたものと同じである。
ＣＭＯＳ回路ブロックは、常にＶdd電源を用いるので、
該Ｖdd電源は追加の電源と考えることができない。
【００４４】図５は、入力バッファ３０／３０′の概略
的な機能ブロック線図を示す。双方の場合において、
（依然としてＥＣＬレシーバ１１Ａを除外した）構成要
素の総数は、６個のバイポーラトランジスタと１４個の
ＦＥＴデバイスである。図１の回路を参照すれば、入力
バッファ３０／３０′はＶｔ発生器、例えばほぼ１０個
のＦＥＴデバイスの必要性を排除するので、利得は諸デ
バイスの数に関して比較的重要である。
【００４５】図６の（Ａ）は、図４の（Ａ）に示す入力
バッファ３０の種々のノード／端子における（単位がボ
ルトの電圧対単位がナノ秒の時間との）波形を示す。曲
線３４は、−０．９Ｖから−１．７Ｖへの下降遷移にお
ける入力信号Ｖinを示す。曲線３５と３６とは、それぞ
れノードＡおよびＢにおける波形と、点３７における交
差とを示す。曲線３８と３９とは、それぞれノードＧと
Ｈにおける波形と、点４０における交差とを示す。２個
の交差点３７と４０との間の遅延ｄｔは、レベルシフタ
回路２０の有効性を示している。図６の（Ａ）から明ら
かなように、この遅延は約１５０ｐｓである。出力信号
ＶＯＵＴとＮＯＴ ＶＯＵＴとは、点４３でそれぞれ交
差する曲４１と４２とによって示されている。出力信号
の電圧スイングｄＶは、入力信号のスイングｄＶよりは
るかに（約ファクタ２だけ）大きい。また、一方におい
てノードＡとＢとの間の電圧差と、他方においてノード
ＧとＨとの間の電圧差は、前述した最適化のため概ね同
一である。さらに、点３７と４０との間の座標の差は、
約２Ｖの最終シフトが得られたことを示している。最後
に、図６の（Ａ）から、回路出力信号ＶＯＵＴとＮＯＴ
ＶＯＵＴとを表わす曲線４１と４２とは、点４３で示
す例えば−２．３Ｖのような平均値の周りで極めて対称
的であることも明らかである。
【００４６】同様に、入力バッファ３０′のための波形
が図６の（Ｂ）に示されている。図６の（Ｂ）におい
て、対応する曲線はダッシュ符号を付して示してある。
また図６の（Ｂ）から、この場合回路出力電圧スイング
ｄＶ′が、図６の（Ａ）に示す出力電圧スイングｄＶよ
り低いことが明らかである。
【００４７】図４の（Ａ）に示す入力バッファ３０は、
図１に示す従来の方法と対比しうる。遅延並びに平均電
流は、同じ入力スイング（−０．９Ｖ／−１．７Ｖ）並
びに動作周波数（５０ｍＨｚ）とに対して以下の表に要
約されている。
【００４８】 表 回路 遅延 全体電流 出力レベル 電源 (AC+DC) (Vee) 図１の入力 1.8ns 2.2mA -0.4V/-4.1V -4.5V バッファ 図４の(A)の 1.4ns 0.8mA -0.4V/-4.1V -4.5V 入力バッファ 前記の数字は、本発明による入力バッファ３０の方がよ
り速く、一方消費電流は、図１に示す到達水準の解法に
対して２より大きい数で除されていることを示されてい
る。このようにして得られる低電力消費は、主として静
止状態で極めて低いＤＣ電流（２０〜５０μＡ）がレベ
ルシフタ回路を流れていることによる。性能の向上は、
レベルシフタ回路のＰＦＥＴの常に正のオーバドライブ
電圧のためである。さらに、この新規なレベルシフタ
は、その構造にわたって何ら基準電圧を必要とせず、か
つ最小の回路複製で真の出力信号と相補出力信号とを同
時に提供する。
【図面の簡単な説明】
【図１】従来技術のＣＭＯＳ入力バッファに対する先発
の単相ＥＣＬを示す図。
【図２】図１に示す入力バッファを二相式で実行した概
略機能ブロック線図。
【図３】（Ａ）は、本発明による基本的なレベルシフタ
回路の構成を示し、（Ｂ）は、ノードＡが高レベルでノ
ードＢが低レベルのときの図３の（Ａ）に示すレベルシ
フタ回路の等価電気回路を示し、（Ｃ）は、ノードＡが
高レベルでノードＢが低レベルのときの図３の（Ａ）に
示すレベルシフタ回路の基本原理を示す図。
【図４】（Ａ）は、従来のレシーバと、本発明によるレ
ベルシフタ回路と、大きな出力電圧スイングを送るため
の第１のタイプの２個の出力ドライバとを含むＣＭＯＳ
入力バッファに対する二相ＥＣＬを示し、（Ｂ）は、低
減した出力電圧スイングに適合した場合の第２のタイプ
の出力ドライバを示す図。
【図５】双方のタイプの出力ドライバを含む本発明によ
る入力バッファの概略的な機能ブロック線図。
【図６】（Ａ）と（Ｂ）とは、本発明による入力バッフ
ァの各種ノード／端子における波形を示す図。
【符号の説明】
２５，２６ 電圧源 ２７，２８ スイッチ ２０ レベルシフタ回路 ３０，３０′ 入力バッファ ３１，３１′，３３ 出力ドライバ Ｔ１，Ｔ２，Ｔ９，Ｔ１０ バイポーラＮＰＮトラン
ジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ３′，Ｎ４，Ｎ４′，Ｎ５
ＮＦＥＴ Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ５′
ＰＦＥＴ Ｄ１，Ｄ２ ダイオード
フロントページの続き (72)発明者 フィリップ・ジラール フランス共和国91100 コルベイユ−エッ ソーヌ、リュー・ドーフィーヌ 71番地、 バーティマン・ア２ (72)発明者 ミシェル・グランギヨー フランス共和国91370、ヴェリエール−ル −ビュイソン、アレ・デ・フレージエ 18 番地 (56)参考文献 特開 平２−179028（ＪＰ，Ａ)

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】第１と第２の供給電圧（Ｖcc，Ｖee）と、 第１と第２の差動入力信号（ＶＡ，ＶＢ）と、 エミッタフォロア構成に接続され、前記第１の入力信号
    （ＶＡ）によって駆動され、そのコレクタが前記第１の
    供給電圧（Ｖcc）に結合されている第１のバイポーラト
    ランジスタ（Ｔ１）と、 第１導電型の第１のＦＥＴデバイス（Ｐ１）と、 前記第１導電型の第２のＦＥＴデバイス（Ｐ３）と、 前記第１導電型とは逆の第２導電型の第３のＦＥＴデバ
    イス（Ｎ１）とを備え、 前記第１，第２および第３のＦＥＴデバイスが、前記第
    １のバイポーラトランジスタ（Ｔ１）のエミッタと前記
    第２の供給電圧（Ｖee）との間で直列に接続されて第１
    の枝路を形成し、 エミッタフォロワ構成に接続され、前記第２の入力信号
    （ＶＢ）によって駆動され、そのコレクタが前記第１の
    供給電圧（Ｖcc）に結合されている第２のバイポーラト
    ランジスタ（Ｔ２）と、 前記第１導電型の第４のＦＥＴデバイス（Ｐ２）と、 前記第１導電型の第５のＦＥＴデバイス（Ｐ４）と、 前記第２導電型の第６のＦＥＴデバイス（Ｎ２）とを備
    え、 前記第４、第５および第６のＦＥＴデバイスが、前記第
    ２のバイポーラトランジスタ（Ｔ２）のエミッタと前記
    第２の供給電圧（Ｖee）との間で直列に接続されて第２
    の枝路を形成し、 前記第１の枝路において、 前記第１と第２のＦＥＴデバイスの共通ノード（Ｅ）で
    ある第１の共通ノードが、前記第６のＦＥＴデバイスの
    ゲート電極に接続され、 前記第２と第３のＦＥＴデバイスの共通ノード（Ｇ）で
    ある第２の共通ノードが、前記第１のＦＥＴデバイスの
    ゲート電極に接続され、 第１の対の出力信号（Ｖ１’，Ｖ２’）が前記第１と第
    ２のノード（Ｅ，Ｇ）において得られ、 前記第２の枝路において、 前記第４と第５のＦＥＴデバイスの共通ノード（Ｆ）で
    ある第３の共通ノードが前記第３のＦＥＴデバイスのゲ
    ート電極に接続され、 前記第５と第６のＦＥＴデバイスの共通ノード（Ｈ）で
    ある第４の共通ノードが、前記第４のＦＥＴデバイスの
    ゲート電極に接続され、 第２の対の出力信号（Ｖ１，Ｖ２）が前記第３と第４の
    ノード（Ｆ，Ｈ）において得られ、 前記ＦＥＴデバイスに下記式が適用され、 Ｋ（Ｎ１）ｘＫ（Ｐ２）／Ｋ（Ｐ１）ｘＫ（Ｐ４）＝１
    及び Ｋ（Ｎ２）ｘＫ（Ｐ１）／Ｋ（Ｐ２）ｘＫ（Ｐ３）＝１ ただし、 Ｋ＝μＷＣｏｘ／２Ｌ であり、ここで、Ｆ
    ＥＴデバイスに対して、μはキャリア移動度，Ｃｏｘは
    ゲート酸化物のキャパシタンス、Ｗはデバイスの幅及び
    Ｌはデバイスの長さであることを特徴とするレベルシフ
    タ回路。
  2. 【請求項２】前記第１と第２のバイポーラトランジスタ
    がＮＰＮタイプであり、前記第１，第２，第４および第
    ５のＦＥＴデバイスがＰＦＥＴ（Ｐ１，Ｐ３，Ｐ４，Ｐ
    ５）であり、前記第３と第６のＦＥＴデバイスがＮＦＥ
    Ｔ（Ｎ１，Ｎ２）である請求項１に記載の回路。
  3. 【請求項３】前記第２と第５のＦＥＴデバイスのゲート
    電極が前記第２の供給電圧（Ｖee）に接続されている請
    求項２に記載の回路。
  4. 【請求項４】前記の２つの枝路における対応するＦＥＴ
    デバイス、即ち第１と第４、第２と第５、および第３と
    第６のＦＥＴデバイス（Ｐ１，Ｐ２；Ｐ３，Ｐ４；Ｎ
    １，Ｎ２）が同一の寸法である請求項２又は３に記載の
    回路。
  5. 【請求項５】 Ｗ（Ｎ１）／Ｗ（Ｐ４）＝Ｗ（Ｎ２）／Ｗ（Ｐ３）＝１／２．５ の関係が成立する請求項４に記載の回路。
  6. 【請求項６】電流スイッチ（１３）を駆動するＥＣＬ標
    準で入力信号ＶＩＮを受信するエミッタフォロワ（１
    ２）から基本的に構成され、それらの双方の回路が第１
    と第２の差動信号（ＶＡ，ＶＢ）を供給する標準ＥＣＬ
    レシーバ（１１Ａ）を形成する第１段を含む種類の入力
    バッファ回路において、 第１と第２の供給電圧（Ｖcc，Ｖee）と、 レベルシフト回路とを含み、 該レベルシフタ回路は、 エミッタフォロア構成に接続され、前記第１の入力信号
    （ＶＡ）によって駆動され、そのコレクタが前記第１の
    供給電圧（Ｖcc）に結合されている第１のバイポーラト
    ランジスタ（Ｔ１）と、 第１導電型の第１のＦＥＴデバイス（Ｐ１）と、 前記第１導電型の第２のＦＥＴデバイス（Ｐ３）と、 前記第１導電型とは逆の第２導電型の第３の導電性タイ
    プの第３のＦＥＴデバイス（Ｎ１）とを含み、 前記第１，第２および第３のＦＥＴデバイスが、前記第
    １のバイポーラトランジスタ（Ｔ１）のエミッタと前記
    第２の供給電圧（Ｖee）との間で直列に接続されて第１
    の枝路を形成し、 前記レベルシフト回路は更に、 エミッタフォロワ構成に接続され、前記第２の入力信号
    （ＶＢ）によって駆動され、そのコレクタが前記第１の
    供給電圧（Ｖcc）に結合されている第２のバイポーラト
    ランジスタ（Ｔ２）と、 前記第１導電型の第４のＦＥＴデバイス（Ｐ２）と、 前記第１導電型の第５のＦＥＴデバイス（Ｐ４）と、 前記第２導電型の第６のＦＥＴデバイス（Ｎ２）とを含
    み、 前記第４、第５および第６のＦＥＴデバイスが、前記第
    ２のバイポーラトランジスタ（Ｔ２）のエミッタと前記
    第２の供給電圧（Ｖee）との間で直列に接続されて第２
    の枝路を形成し、 前記第１の枝路において、 前記第１と第２のＦＥＴデバイスの共通ノード（Ｅ）で
    ある第１の共通ノードが、前記第６のＦＥＴデバイスの
    ゲート電極に接続され、 前記第２と第３のＦＥＴデバイスの共通ノード（Ｇ）で
    ある第２の共通ノードが、前記第１のＦＥＴデバイスの
    ゲート電極に接続され、 第１の対の出力信号（Ｖ１’，Ｖ２’）が前記第１と第
    ２のノード（Ｅ，Ｇ）において得られ、 前記第２の枝路において、 前記第４と第５のＦＥＴデバイスの共通ノード（Ｆ）で
    ある第３の共通ノードが、前記第３のＦＥＴデバイスの
    ゲート電極に接続され、 前記第５と第６のＦＥＴデバイスの共通ノード（Ｈ）で
    ある第４の共通ノードが、前記第４のＦＥＴデバイスの
    ゲート電極に接続され、 第２の対の出力信号（Ｖ１，Ｖ２）が前記第３と第４の
    ノード（Ｆ，Ｈ）において得られ、 前記入力バッファ回路は更に、 前記第２の対の出力信号の少なくとも１個の信号によっ
    て駆動される第１の出力ドライバ（３１）を含み、 前記ＦＥＴデバイスに下記式が適用され、 Ｋ（Ｎ１）ｘＫ（Ｐ２）／Ｋ（Ｐ１）ｘＫ（Ｐ４）＝１
    及び Ｋ（Ｎ２）ｘＫ（Ｐ１）／Ｋ（Ｐ２）ｘＫ（Ｐ３）＝１ ただし、 Ｋ＝μＷＣｏｘ／２Ｌ であり、ここで、Ｆ
    ＥＴデバイスに対して、μはキャリア移動度，Ｃｏｘは
    ゲート酸化物のキャパシタンス、Ｗはデバイスの幅及び
    Ｌはデバイスの長さであることを特徴とする入力バッフ
    ァ回路。
  7. 【請求項７】前記第１と第２のバイポーラトランジスタ
    はＮＰＮタイプであり、前記第１，第２，第４および第
    ５のＦＥＴデバイスはＰＦＥＴ（Ｐ１，Ｐ３，Ｐ４，Ｐ
    ５）であり、前記第３と第６のＦＥＴデバイスはＮＦＥ
    Ｔ（Ｎ１，Ｎ２）である請求項６に記載の回路。
  8. 【請求項８】前記第２と第５のＦＥＴデバイスのゲート
    電極が前記第２の供給電圧に接続されている請求項７に
    記載の回路。
  9. 【請求項９】前記枝路における対応のＦＥＴデバイス、
    即ち第１と第４、第２と第５および第３と第６のＦＥＴ
    デバイス（Ｐ１，Ｐ２；Ｐ３，Ｐ４；Ｎ１，Ｎ２）が同
    一の寸法である請求項６、７又は８に記載の回路。
  10. 【請求項１０】 Ｗ（Ｎ１）／Ｗ（Ｐ４）＝Ｗ（Ｎ２）／Ｗ（Ｐ３）＝１／２．５ の関係が成立する請求項９に記載の回路。
  11. 【請求項１１】前記第１の出力ドライバ（３１）は、間
    に共通の回路出力ノード（ＯＵＴ）を結合して直列に前
    記第１と第２の供給電圧（Ｖcc，Ｖee）の間に接続され
    た第１と第２の出力バイポーラＮＰＮトランジスタ（Ｔ
    ９，Ｔ１０）を含み、 第１の出力トランジスタ（Ｔ９）のベース電極が一対の
    ＦＥＴデバイスの共通ノードに結合され、該一対のＦＥ
    Ｔデバイスは、前記第２の信号（ＶＢ）によって駆動さ
    れるＰＦＥＴ（Ｐ５）と、前記第２の対の出力信号から
    の一方の出力信号（Ｖ１）によって駆動されるＮＦＥＴ
    （Ｎ３）とから成り、 前記第２の出力バイポーラＮＰＮトランジスタ（Ｔ１
    ０）のベース電極は、直列に接続された２つのＮＦＥＴ
    （Ｎ４，Ｎ５）の共通ノードに結合され、 一方のＮＦＥＴ（Ｎ４）のドレイン領域と他方のＮＦＥ
    Ｔ（Ｎ５）のゲート電極とが回路出力ノード（ＯＵＴ）
    に接続され、 前記一方のＮＦＥＴ（Ｎ４）のゲート電極が前記第２の
    対の出力信号の他方の出力信号（Ｖ２）によって駆動さ
    れる請求項７、８、９又は１０に記載の回路。
  12. 【請求項１２】前記第３と第６のＮＦＥＴ（Ｎ１，Ｎ
    ２）との間に形成された共通ノードと、前記第２の供給
    電圧（Ｖee）との間に挿入された信号中心付けダイオー
    ド（Ｄ２）をさらに含む請求項７、８、９、１０又は１
    １に記載の回路。
  13. 【請求項１３】前記入力エミッタフォロワ回路（１２）
    のエミッタと直列に挿入された飽和排斥ダイオード（Ｄ
    １）をさらに含む請求項１２に記載の回路。
JP3298807A 1991-02-28 1991-11-14 レベルシフタ回路 Expired - Lifetime JPH07123224B2 (ja)

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