JPH0353782B2 - - Google Patents
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- JPH0353782B2 JPH0353782B2 JP61097428A JP9742886A JPH0353782B2 JP H0353782 B2 JPH0353782 B2 JP H0353782B2 JP 61097428 A JP61097428 A JP 61097428A JP 9742886 A JP9742886 A JP 9742886A JP H0353782 B2 JPH0353782 B2 JP H0353782B2
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- bipolar transistor
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- npn bipolar
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- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000015654 memory Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、バイポーラ素子とCMOS素子を同
一基板上に組み込んだBi−CMOS論理回路に関
するもので、特に高速動作、低消費電力を同時に
実現する例えばLSIメモリ等の半導体論理回路に
使用されるものである。
一基板上に組み込んだBi−CMOS論理回路に関
するもので、特に高速動作、低消費電力を同時に
実現する例えばLSIメモリ等の半導体論理回路に
使用されるものである。
（従来の技術）
第５図は従来のBi−CMOS論理回路の一例を
示す。
示す。
即ち、Bi−CMOS論理回路はバイポーラトラ
ンジスタを用いたトーテムポール型出力バツフア
のベース電流をCMOS素子を用いて駆動するこ
とを特徴としている。
ンジスタを用いたトーテムポール型出力バツフア
のベース電流をCMOS素子を用いて駆動するこ
とを特徴としている。
プルアツプ用NPNバイポーラトランジスタQ1
の駆動はＰ型MOS FET Q3及びＮ型MOS FET
Q4で構成したCMOSインバータを用いる。Ｐ型
MOS FET Q3は“１”出力時のベース電流供給
に用いられ、Ｎ型MOS FET Q4は“０”出力時
のベース電荷引き抜き用に用いられる。プルダウ
ン用NPNバイポーラトランジスタQ2の駆動は出
力側から帰還のかかつたＮ型MOS FET Q5のト
ランスフアゲートにより行なわれる。
の駆動はＰ型MOS FET Q3及びＮ型MOS FET
Q4で構成したCMOSインバータを用いる。Ｐ型
MOS FET Q3は“１”出力時のベース電流供給
に用いられ、Ｎ型MOS FET Q4は“０”出力時
のベース電荷引き抜き用に用いられる。プルダウ
ン用NPNバイポーラトランジスタQ2の駆動は出
力側から帰還のかかつたＮ型MOS FET Q5のト
ランスフアゲートにより行なわれる。
入力が“０”の時、FET Q3及びQ4よりなるイ
ンバータの出力は“１”となり、トランジスタ
Q1がオンしてFET Q5はオンする。而して、入力
が“０”→“１”に遷移の際、FET Q5のトラン
スフアゲートが過渡的にオンしているため、トラ
ンジスタQ2のベース電流が入力段から供給され
る。一方、入力が“１”→“０”に遷移の際は
FET Q5のトランスフアゲートがオンすることに
よりトランジスタQ2のベース電荷は入力側に引
き抜かれる。
ンバータの出力は“１”となり、トランジスタ
Q1がオンしてFET Q5はオンする。而して、入力
が“０”→“１”に遷移の際、FET Q5のトラン
スフアゲートが過渡的にオンしているため、トラ
ンジスタQ2のベース電流が入力段から供給され
る。一方、入力が“１”→“０”に遷移の際は
FET Q5のトランスフアゲートがオンすることに
よりトランジスタQ2のベース電荷は入力側に引
き抜かれる。
このようにBi−CMOS論理回路はバイポーラ
トランジスタだけを用いて構成して論理回路に比
べて直流パスが存在しないため、CMOS論理回
路並みの低消費電力が可能である。またCMOS
素子だけを用いて構成した論理回路に比べて電流
バツフアとしてバイポーラトランジスタを用いる
ため高電流駆動能力を実現することができ、バイ
ポーラ論理回路並みの高速動作が可能である。
トランジスタだけを用いて構成して論理回路に比
べて直流パスが存在しないため、CMOS論理回
路並みの低消費電力が可能である。またCMOS
素子だけを用いて構成した論理回路に比べて電流
バツフアとしてバイポーラトランジスタを用いる
ため高電流駆動能力を実現することができ、バイ
ポーラ論理回路並みの高速動作が可能である。
しかしながら、第５図に示すようなBi−
CMOS論理回路では“０”出力の際、トランス
フアゲートのＮ型MOS FET Q5のゲート・ソー
ス間電位が閾値VT（約1V）以下になるとトラン
スフアゲートがオフしてしまうため、出力電位が
VT＋Vf（VfはトランジスタQ2のベース・エミツタ
間電圧約0.7V）以下に下らない。このため、こ
のBi−CMOS論理回路を用いてCMOS論理回路
を駆動した場合、“０”出力レベルが次段の入力
Ｎ型MOS FETのゲート閾値電圧よりも高く、
CMOS論理回路の貫通電流成分が大きくなると
いう欠点があつた。また、出力の論理振幅が小さ
く、マージンが少ないという欠点もある。
CMOS論理回路では“０”出力の際、トランス
フアゲートのＮ型MOS FET Q5のゲート・ソー
ス間電位が閾値VT（約1V）以下になるとトラン
スフアゲートがオフしてしまうため、出力電位が
VT＋Vf（VfはトランジスタQ2のベース・エミツタ
間電圧約0.7V）以下に下らない。このため、こ
のBi−CMOS論理回路を用いてCMOS論理回路
を駆動した場合、“０”出力レベルが次段の入力
Ｎ型MOS FETのゲート閾値電圧よりも高く、
CMOS論理回路の貫通電流成分が大きくなると
いう欠点があつた。また、出力の論理振幅が小さ
く、マージンが少ないという欠点もある。
（発明が解決しようとする問題点）
本発明は、上記の“０”出力レベルが高く次段
のCMOS論理回路の貫通電流成分が大きくなる
点、及び出力の論理振幅が小さくマージンが少な
いという点に鑑みてなされたもので、“０”出力
レベルを下げ、次段のCMOS論理回路を貫通電
流成分を増加させることなく駆動することを可能
とする高速低消費電力のBi−CMOS論理回路を
提供することを目的とする。
のCMOS論理回路の貫通電流成分が大きくなる
点、及び出力の論理振幅が小さくマージンが少な
いという点に鑑みてなされたもので、“０”出力
レベルを下げ、次段のCMOS論理回路を貫通電
流成分を増加させることなく駆動することを可能
とする高速低消費電力のBi−CMOS論理回路を
提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するため、プルアツプ用NPN
バイポーラトランジスタ及びプルダウン用NPN
バイポーラトランジスタよりバイポーラトーテム
ポール型出力バツフアを構成し、プルアツプ用
NPNバイポーラトランジスタのベース電流の駆
動をCMOS論理回路で行い、プルダウン用NPN
バイポーラトランジスタのベース電流の駆動を２
個のＮ型MOS FETをクロスカツプルに接続し
て形成したラツチ回路を用いて行なうものであ
る。
バイポーラトランジスタ及びプルダウン用NPN
バイポーラトランジスタよりバイポーラトーテム
ポール型出力バツフアを構成し、プルアツプ用
NPNバイポーラトランジスタのベース電流の駆
動をCMOS論理回路で行い、プルダウン用NPN
バイポーラトランジスタのベース電流の駆動を２
個のＮ型MOS FETをクロスカツプルに接続し
て形成したラツチ回路を用いて行なうものであ
る。
（作用）
上記手段のように、プルダウン用NPNバイポ
ーラトランジスタのベース電流の駆動にラツチ回
路を用いることにより、“０”出力時にはプルダ
ウン用NPNバイポーラトランジスタのコレクタ
に接続される出力からの帰還のかかつている側の
ラツチ回路の入力端と、プルダウン用NPNバイ
ポーラトランジスタのベースに接続されたラツチ
回路の共通端が短絡され、これによつてプルダウ
ン用NPNバイポーラトランジスタのコレクタと
ベースが短絡されることになり、“０”出力レベ
ルをプルダウン用NPNバイポーラトランジスタ
のベース・エミツタ間電圧Vfにまで下げること
が可能となる。
ーラトランジスタのベース電流の駆動にラツチ回
路を用いることにより、“０”出力時にはプルダ
ウン用NPNバイポーラトランジスタのコレクタ
に接続される出力からの帰還のかかつている側の
ラツチ回路の入力端と、プルダウン用NPNバイ
ポーラトランジスタのベースに接続されたラツチ
回路の共通端が短絡され、これによつてプルダウ
ン用NPNバイポーラトランジスタのコレクタと
ベースが短絡されることになり、“０”出力レベ
ルをプルダウン用NPNバイポーラトランジスタ
のベース・エミツタ間電圧Vfにまで下げること
が可能となる。
（実施例）
以下図面を参照して本発明の実施例を詳細に説
明する。
明する。
第１図は本発明の一実施例であるBi−CMOS
インバータである。
インバータである。
即ち、入力端子T1はＰ型MOS FET Q3のゲー
トに接続されると共にＮ型MOS FET Q4のゲー
トに接続され、このFET Q4のソースは接地され
る。前記FET Q3のドレインは正の電源電位VDD
に接続され、前記FET Q3のソースはFET Q4の
ドレインに接続される。前記FET Q3及びQ4は
CMOSインバータ２を構成する。前記FET Q3の
ソースはプルアツプ用NPNバイポーラトランジ
スタQ1のベースに接続され、このトランジスタ
Q1のコレクタは正の電源電位VDDに接続される。
前記トランジスタQ1のエミツタは出力端子T2に
接続されると共にプルダウン用NPNバイポーラ
トランジスタQ2のコレクタに接続され、このト
ランジスタQ2のエミツタは接地される。前記ト
ランジスタQ1及びQ2はバイポーラトーテムポー
ル型出力バツフア１を構成する。前記出力端子
T2はＮ型MOS FET Q5のゲートに接続されると
共にＮ型MOS FET Q6のドレインに接続され、
FET Q5のソース及びFET Q6のソースはトラン
ジスタQ2のベースに接続され、前記FET Q5のド
レイン及びFET Q6のゲートは入力端子T1に接
続される。前記FET Q5及びQ6はラツチ回路３を
構成する。
トに接続されると共にＮ型MOS FET Q4のゲー
トに接続され、このFET Q4のソースは接地され
る。前記FET Q3のドレインは正の電源電位VDD
に接続され、前記FET Q3のソースはFET Q4の
ドレインに接続される。前記FET Q3及びQ4は
CMOSインバータ２を構成する。前記FET Q3の
ソースはプルアツプ用NPNバイポーラトランジ
スタQ1のベースに接続され、このトランジスタ
Q1のコレクタは正の電源電位VDDに接続される。
前記トランジスタQ1のエミツタは出力端子T2に
接続されると共にプルダウン用NPNバイポーラ
トランジスタQ2のコレクタに接続され、このト
ランジスタQ2のエミツタは接地される。前記ト
ランジスタQ1及びQ2はバイポーラトーテムポー
ル型出力バツフア１を構成する。前記出力端子
T2はＮ型MOS FET Q5のゲートに接続されると
共にＮ型MOS FET Q6のドレインに接続され、
FET Q5のソース及びFET Q6のソースはトラン
ジスタQ2のベースに接続され、前記FET Q5のド
レイン及びFET Q6のゲートは入力端子T1に接
続される。前記FET Q5及びQ6はラツチ回路３を
構成する。
次に本実施例によるBi−CMOSインバータの
動作を説明する。入力レベルが“０”即ち接地電
位の際は、CMOSインバータ２は“１”即ち電
源電位レベルを出力するため、トーテムポール型
出力バツフア１のトランジスタQ1はオンし、出
力は“１”即ち電源電位VDDとなる。その際ラツ
チ回路３のFET Q6はオフし、FET Q5はオンし
ているため、トランジスタQ2のベース電位は
“０”であり、トランジスタQ2はオフしている。
従つて、トーテムポール型出力バツフア１の貫通
電流成分は０、その他のCMOSインバータ２、
ラツチ回路３にも貫通電流成分は存在しないた
め、“０”入力の際の本実施例の貫通電流成分は
CMOS並みに少ない。出力端子T2の正レベルの
電位はVDD−Vfである。入力レベルが“０”→
“１”へ変化する際には、まず過渡的にオンして
いるトランジスタQ5を通してトランジスタQ2に
ベース電流が入力端子T1側から注入され、トラ
ンジスタQ2がオンし、出力レベルが下がり始め
る。これによつてラツチ回路３が反転しはじめ
FET Q5はオフし始める一方、FET Q6はオンし
始める。これにより、FET Q6を通して出力端子
T2側から、トランジスタQ2のベースに電流をバ
イパスすることにより、更にトランジスタQ3を
駆動し続ける。一方、CMOSインバータ２は出
力が“０”になつて行くのでFET Q4を通してト
ランジスタQ1はオフする。一方トランジスタQ2
のコレクタとベースはFET Q6を通して短絡され
るため、実施例によるBi−CMOSインバータの
出力は従来例と異なり、トランジスタQ2の順方
向電圧Vfまで落ちる。また、FET Q6のオン抵抗
により、トランジスタQ2のコレクタ電流をトラ
ンジスタQ2のベースにバイパスしてもベース電
位がコレクタ電位により上昇することがなく従つ
てトランジスタQ2が飽和動作になりにくいとい
う利点がある。“１”入力時もトランジスタQ1は
オフしているため、貫通電流はCMOS並みに抑
えることができる。入力レベルが“１”→“０”
に変化する際にはCMOSインバータ２の出力が
“１”になり、トランジスタQ1がオンし、出力の
レベルが上がつていくことにより、ラツチ回路３
が反転し、FET Q6がオフ、FET Q5がオンする
ことにより、トランジスタQ2のベース電荷が、
入力端子T1側へ引き抜かれ、トランジスタQ2が
オフするという過渡的な動作を行なう。
動作を説明する。入力レベルが“０”即ち接地電
位の際は、CMOSインバータ２は“１”即ち電
源電位レベルを出力するため、トーテムポール型
出力バツフア１のトランジスタQ1はオンし、出
力は“１”即ち電源電位VDDとなる。その際ラツ
チ回路３のFET Q6はオフし、FET Q5はオンし
ているため、トランジスタQ2のベース電位は
“０”であり、トランジスタQ2はオフしている。
従つて、トーテムポール型出力バツフア１の貫通
電流成分は０、その他のCMOSインバータ２、
ラツチ回路３にも貫通電流成分は存在しないた
め、“０”入力の際の本実施例の貫通電流成分は
CMOS並みに少ない。出力端子T2の正レベルの
電位はVDD−Vfである。入力レベルが“０”→
“１”へ変化する際には、まず過渡的にオンして
いるトランジスタQ5を通してトランジスタQ2に
ベース電流が入力端子T1側から注入され、トラ
ンジスタQ2がオンし、出力レベルが下がり始め
る。これによつてラツチ回路３が反転しはじめ
FET Q5はオフし始める一方、FET Q6はオンし
始める。これにより、FET Q6を通して出力端子
T2側から、トランジスタQ2のベースに電流をバ
イパスすることにより、更にトランジスタQ3を
駆動し続ける。一方、CMOSインバータ２は出
力が“０”になつて行くのでFET Q4を通してト
ランジスタQ1はオフする。一方トランジスタQ2
のコレクタとベースはFET Q6を通して短絡され
るため、実施例によるBi−CMOSインバータの
出力は従来例と異なり、トランジスタQ2の順方
向電圧Vfまで落ちる。また、FET Q6のオン抵抗
により、トランジスタQ2のコレクタ電流をトラ
ンジスタQ2のベースにバイパスしてもベース電
位がコレクタ電位により上昇することがなく従つ
てトランジスタQ2が飽和動作になりにくいとい
う利点がある。“１”入力時もトランジスタQ1は
オフしているため、貫通電流はCMOS並みに抑
えることができる。入力レベルが“１”→“０”
に変化する際にはCMOSインバータ２の出力が
“１”になり、トランジスタQ1がオンし、出力の
レベルが上がつていくことにより、ラツチ回路３
が反転し、FET Q6がオフ、FET Q5がオンする
ことにより、トランジスタQ2のベース電荷が、
入力端子T1側へ引き抜かれ、トランジスタQ2が
オフするという過渡的な動作を行なう。
第４図は従来例のBi−CMOSインバータイと
本発明の実施例によるBi−CMOSインバータロ
の直流的な入出力レベルの比較を示す。これによ
り、本発明の実施例によるBi−CMOSインバー
タロは出力の低レベル（“０”出力）を従来例の
Bi−CMOSインバータイに比べて、Ｎ型MOS
FETの閾値電圧VT（約1V）とバイポーラトラン
ジスタの順方向電圧Vf（約0.7V）との和Vf＋VTか
ら上記Vfに落すことができる。
本発明の実施例によるBi−CMOSインバータロ
の直流的な入出力レベルの比較を示す。これによ
り、本発明の実施例によるBi−CMOSインバー
タロは出力の低レベル（“０”出力）を従来例の
Bi−CMOSインバータイに比べて、Ｎ型MOS
FETの閾値電圧VT（約1V）とバイポーラトラン
ジスタの順方向電圧Vf（約0.7V）との和Vf＋VTか
ら上記Vfに落すことができる。
また、プルダウン用バイポーラトランジスタの
ベース電流の駆動にラツチ回路を用いることによ
り、プルダウン用バイポーラトランジスタの駆動
時は過渡的に最初は入力側からベース電流が供給
され、ラツチ回路が反転して行くにつれて出力側
からコレクタ電流をバイパスしてベース電流に供
給するという２段のベース電流供給機構を持つた
めに、“１”→“０”出力の遅延時間が従来に比
べて高速化も可能になる。また、ラツチ回路を持
つため安定な回路動作も可能である。
ベース電流の駆動にラツチ回路を用いることによ
り、プルダウン用バイポーラトランジスタの駆動
時は過渡的に最初は入力側からベース電流が供給
され、ラツチ回路が反転して行くにつれて出力側
からコレクタ電流をバイパスしてベース電流に供
給するという２段のベース電流供給機構を持つた
めに、“１”→“０”出力の遅延時間が従来に比
べて高速化も可能になる。また、ラツチ回路を持
つため安定な回路動作も可能である。
第２図は本発明の他の実施例であるBi−
CMOSインバータである。第２図中、第１図と
同一部分は同一符号を付してその説明を省略す
る。
CMOSインバータである。第２図中、第１図と
同一部分は同一符号を付してその説明を省略す
る。
即ち、Ｎ型MOS FET Q5のゲートを出力端子
T2ではなく、CMOSインバータ２の出力端であ
るFET Q3のソースとFET Q4のドレインの接続
点に接続したものである。この場合にも、
CMOSインバータ２の出力にトーテムポール型
出力バツフア１の出力がVfの差で追随するので、
FET Q5及びQ6はラツチ回路４として動作する。
第２図の実施例によるBi−CMOSインバータの
動作も第１図の実施例と同様であるが、FET Q5
のゲート入力がCMOSインバータ２の出力端に
接続されているため、“１”入力時に前記FET
Q5のゲート入力が接地電位になり、FET Q5のゲ
ート入力がVfである第１図の実施例に比較して
前記FET Q5のオフ特性が良くなり、トランジス
タQ2のベースへの入力端子T1からのFET Q5を
通してのリーク電流によるトーテムポール型出力
バツフアの貫通電流を低減する。
T2ではなく、CMOSインバータ２の出力端であ
るFET Q3のソースとFET Q4のドレインの接続
点に接続したものである。この場合にも、
CMOSインバータ２の出力にトーテムポール型
出力バツフア１の出力がVfの差で追随するので、
FET Q5及びQ6はラツチ回路４として動作する。
第２図の実施例によるBi−CMOSインバータの
動作も第１図の実施例と同様であるが、FET Q5
のゲート入力がCMOSインバータ２の出力端に
接続されているため、“１”入力時に前記FET
Q5のゲート入力が接地電位になり、FET Q5のゲ
ート入力がVfである第１図の実施例に比較して
前記FET Q5のオフ特性が良くなり、トランジス
タQ2のベースへの入力端子T1からのFET Q5を
通してのリーク電流によるトーテムポール型出力
バツフアの貫通電流を低減する。
第３図は本発明の他の実施例であるBi−
CMOS2入力NOR回路を示す。即ち、Q1，Q2は
NPNバイポーラトランジスタ、Q3，Q3′はＰ型
MOS FET、Q4，Q4′，Q5，Q5′，Q6，Q6′はＮ型
MOS FETを示す。１は前記バイポーラトラン
ジスタQ1，Q2で構成されたバイポーラトーテム
ポール型出力バツフア、５はFET Q3，Q3′，Q4，
Q4′で構成されたCMOS2入力NOR回路、６は、
CMOS2入力NOR回路５の各入力端子T11，T12
をゲートに、前記トーテムポール型出力バツフア
１の出力端子T2をドレインに、プルダウン用
NPNバイポーラトランジスタQ2のベースをソー
スにそれぞれ対応して接続したＮ型MOS FET
Q6，Q6′と、前記入力端子T11，T12をドレイン
に、前記トーテムポール型出力バツフア１の出力
端子T2をゲートに、プルダウン用NPNバイポー
ラトランジスタQ2のベースをソースにそれぞれ
対応して接続したＮ型MOS FET Q5，Q5′から
なるラツチ回路を示す。即ち、“０”、“０”入力
でCMOS2入力NOR回路５が“１”出力になつた
際にはプルアツプ用バイポーラトランジスタQ1
がオンし、Ｎ型MOS FET Q6，Q6′がオフし、
FET Q5，Q5′がオンするためトランジスタQ2は
オフし、一方“１”、“０”入力または“１”、
“１”入力でCMOS2入力NOR回路５が“０”出
力になつた際には、FET Q6，Q6′のいずれか一
方または両方がオンするのでトランジスタQ2は
オンし、トランジスタQ1はオフするのでNOR動
作を実現する。
CMOS2入力NOR回路を示す。即ち、Q1，Q2は
NPNバイポーラトランジスタ、Q3，Q3′はＰ型
MOS FET、Q4，Q4′，Q5，Q5′，Q6，Q6′はＮ型
MOS FETを示す。１は前記バイポーラトラン
ジスタQ1，Q2で構成されたバイポーラトーテム
ポール型出力バツフア、５はFET Q3，Q3′，Q4，
Q4′で構成されたCMOS2入力NOR回路、６は、
CMOS2入力NOR回路５の各入力端子T11，T12
をゲートに、前記トーテムポール型出力バツフア
１の出力端子T2をドレインに、プルダウン用
NPNバイポーラトランジスタQ2のベースをソー
スにそれぞれ対応して接続したＮ型MOS FET
Q6，Q6′と、前記入力端子T11，T12をドレイン
に、前記トーテムポール型出力バツフア１の出力
端子T2をゲートに、プルダウン用NPNバイポー
ラトランジスタQ2のベースをソースにそれぞれ
対応して接続したＮ型MOS FET Q5，Q5′から
なるラツチ回路を示す。即ち、“０”、“０”入力
でCMOS2入力NOR回路５が“１”出力になつた
際にはプルアツプ用バイポーラトランジスタQ1
がオンし、Ｎ型MOS FET Q6，Q6′がオフし、
FET Q5，Q5′がオンするためトランジスタQ2は
オフし、一方“１”、“０”入力または“１”、
“１”入力でCMOS2入力NOR回路５が“０”出
力になつた際には、FET Q6，Q6′のいずれか一
方または両方がオンするのでトランジスタQ2は
オンし、トランジスタQ1はオフするのでNOR動
作を実現する。
［発明の効果］
上述したように本発明のBi−CMOS論理回路
によれば、出力の低レベルを従来例に比べてVf
＋VTからVfに落すことができ、論理振幅の増大
による論理回路の閾値マージンの増大及び次段に
CMOS論理回路を駆動する際の上記次段の
CMOS論理回路の入力レベルがCMOSレベルで
ないために生じる貫通電流成分の増加を抑えるこ
とが可能になる。
によれば、出力の低レベルを従来例に比べてVf
＋VTからVfに落すことができ、論理振幅の増大
による論理回路の閾値マージンの増大及び次段に
CMOS論理回路を駆動する際の上記次段の
CMOS論理回路の入力レベルがCMOSレベルで
ないために生じる貫通電流成分の増加を抑えるこ
とが可能になる。
第１図は本発明の一実施例を示す回路図、第２
図及び第３図はそれぞれ本発明の他の実施例を示
す回路図、第４図は本発明に係る入出力直流特性
の一例を従来と比較して示す特性図、第５図は従
来のBi−CMOSインバータの回路図である。 １……バイポーラトーテムポール型出力バツフ
ア、２……CMOSインバータ、３，４，６……
ラツチ回路、５……CMOS2入力NOR回路、Q1，
Q2……NPN型バイポーラトランジスタ、Q3，
Q3′……Ｐ型MOS FET、Q4，Q4′，Q5，Q5′，
Q6，Q6′……Ｎ型MOS FET、VDD……電源電位
（正）。
図及び第３図はそれぞれ本発明の他の実施例を示
す回路図、第４図は本発明に係る入出力直流特性
の一例を従来と比較して示す特性図、第５図は従
来のBi−CMOSインバータの回路図である。 １……バイポーラトーテムポール型出力バツフ
ア、２……CMOSインバータ、３，４，６……
ラツチ回路、５……CMOS2入力NOR回路、Q1，
Q2……NPN型バイポーラトランジスタ、Q3，
Q3′……Ｐ型MOS FET、Q4，Q4′，Q5，Q5′，
Q6，Q6′……Ｎ型MOS FET、VDD……電源電位
（正）。
Claims (1)
- 【特許請求の範囲】 １ 第１のNPNバイポーラトランジスタのエミ
ツタと第２のNPNバイポーラトランジスタのコ
レクタが接続され、前記第１のNPNバイポーラ
トランジスタのコレクタが電源電位に接続され、
前記第２のNPNバイポーラトランジスタのエミ
ツタが接地電位に接続されたバイポーラトーテム
ポール型出力バツフアと、 前記第１のNPNバイポーラトランジスタのベ
ースが出力端に接続された少なくとも１入力の
CMOS論理回路と、 前記CMOS論理回路の入力端子がゲートに接
続され且つ前記第１のNPNバイポーラトランジ
スタと第２のNPNバイポーラトランジスタの接
続点がドレインに接続され且つ前記第２のNPN
バイポーラトランジスタのベースがソースに接続
されたＮ型MOS FETと、前記CMOS論理回路
の入力端子がドレインに接続され且つ前記第１の
NPNバイポーラトランジスタと第２のNPNバイ
ポーラトランジスタの接続点あるいは前記
CMOS論理回路の出力端がゲートに接続され且
つ前記第２のNPNバイポーラトランジスタのベ
ースがソースに接続されたＮ型MOS FETとか
らなるラツチ回路とを具備し、 入力端子として前記CMOS論理回路の入力端
子を用い、出力端子として前記第１のNPNバイ
ポーラトランジスタと第２のNPNバイポーラト
ランジスタの接続点を用いることを特徴とする
Bi−CMOS論理回路。 ２ CMOS論理回路として、CMOSインバータ
を用いることを特徴とする特許請求の範囲第１項
記載のBi−CMOS論理回路。 ３ CMOS論理回路として、少なくとも２入力
のCMOS NOR回路を用いることを特徴とする特
許請求の範囲第１項記載のBi−CMOS論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61097428A JPS62254460A (ja) | 1986-04-26 | 1986-04-26 | Ｂｉ−ＣＭＯＳ論理回路 |
| US07/031,923 US4740718A (en) | 1986-04-26 | 1987-03-30 | Bi-CMOS logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61097428A JPS62254460A (ja) | 1986-04-26 | 1986-04-26 | Ｂｉ−ＣＭＯＳ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62254460A JPS62254460A (ja) | 1987-11-06 |
| JPH0353782B2 true JPH0353782B2 (ja) | 1991-08-16 |
Family
ID=14192137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61097428A Granted JPS62254460A (ja) | 1986-04-26 | 1986-04-26 | Ｂｉ−ＣＭＯＳ論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4740718A (ja) |
| JP (1) | JPS62254460A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839537A (en) * | 1986-11-29 | 1989-06-13 | Kabushiki Kaisha Toshiba | BicMO logic circuit |
| KR910002967B1 (ko) * | 1986-12-12 | 1991-05-11 | 가부시끼가이샤 히다찌세이사꾸쇼 | 바이폴라 트랜지스터와 mos 트랜지스터를 조합한 반도체 집적회로 |
| JPH07120727B2 (ja) * | 1987-03-27 | 1995-12-20 | 株式会社東芝 | ＢｉＭＯＳ論理回路 |
| JPS6471325A (en) * | 1987-09-11 | 1989-03-16 | Fujitsu Ltd | Bipolar cmos inverter |
| US5030860A (en) * | 1988-02-16 | 1991-07-09 | Texas Instruments Incorporated | Darlington BiCMOS driver circuit |
| JP2569113B2 (ja) * | 1988-03-07 | 1997-01-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5144163A (en) * | 1988-03-14 | 1992-09-01 | Matsushita Electric Industrial Co., Ltd. | Dynamic BiCMOS logic gates |
| JPH01232826A (ja) * | 1988-03-14 | 1989-09-18 | Matsushita Electric Ind Co Ltd | ダイナミック型論理回路 |
| JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JP2553632B2 (ja) * | 1988-05-16 | 1996-11-13 | 松下電器産業株式会社 | バイモス型論理回路 |
| JPH0239719A (ja) * | 1988-07-29 | 1990-02-08 | Fujitsu Ltd | 半導体回路 |
| JPH0777346B2 (ja) * | 1988-12-28 | 1995-08-16 | 株式会社東芝 | 論理レベル変換回路 |
| US5105105A (en) * | 1990-03-21 | 1992-04-14 | Thunderbird Technologies, Inc. | High speed logic and memory family using ring segment buffer |
| US5030853A (en) * | 1990-03-21 | 1991-07-09 | Thunderbird Technologies, Inc. | High speed logic and memory family using ring segment buffer |
| US5038058A (en) * | 1990-11-06 | 1991-08-06 | Motorola, Inc. | BiCMOS TTL output driver |
| JP2937652B2 (ja) * | 1992-10-01 | 1999-08-23 | 日本電気株式会社 | ＢｉＭＩＳ論理回路 |
| JP3194636B2 (ja) * | 1993-01-12 | 2001-07-30 | 三菱電機株式会社 | レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH07107973B2 (ja) * | 1984-03-26 | 1995-11-15 | 株式会社日立製作所 | スイツチング回路 |
| US4616146A (en) * | 1984-09-04 | 1986-10-07 | Motorola, Inc. | BI-CMOS driver circuit |
| US4649295A (en) * | 1986-01-13 | 1987-03-10 | Motorola, Inc. | BIMOS logic gate |
-
1986
- 1986-04-26 JP JP61097428A patent/JPS62254460A/ja active Granted
-
1987
- 1987-03-30 US US07/031,923 patent/US4740718A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4740718A (en) | 1988-04-26 |
| JPS62254460A (ja) | 1987-11-06 |
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