JPH0712899A - Ｅｐｌｄの入力回路の試験装置 - Google Patents
Ｅｐｌｄの入力回路の試験装置Info
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- JPH0712899A JPH0712899A JP3249576A JP24957691A JPH0712899A JP H0712899 A JPH0712899 A JP H0712899A JP 3249576 A JP3249576 A JP 3249576A JP 24957691 A JP24957691 A JP 24957691A JP H0712899 A JPH0712899 A JP H0712899A
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- Japan
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- 238000012360 testing method Methods 0.000 title claims abstract description 51
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【構成】 入力回路試験装置は、試験ラインと、ドレイ
ンが上記試験ラインに連結されており、ゲートが上記一
つの入力ラインから供給された定入力ラインに夫々連結
されている多数のＥＰＲＯＭトランジスターと、上記試
験ラインの状態を感知するために上記試験ラインに連結
された感知手段と上記感知手段から伝送された信号を入
出力ピンで出力するために上記感知手段に連結されたバ
ッファー回路とを具備してなる。 【効果】 多数の入力回路及び夫々の入力回路の入力構
造を試験することができるようにして、ＥＰＬＤの製品
信頼性を増大させることができる。
ンが上記試験ラインに連結されており、ゲートが上記一
つの入力ラインから供給された定入力ラインに夫々連結
されている多数のＥＰＲＯＭトランジスターと、上記試
験ラインの状態を感知するために上記試験ラインに連結
された感知手段と上記感知手段から伝送された信号を入
出力ピンで出力するために上記感知手段に連結されたバ
ッファー回路とを具備してなる。 【効果】 多数の入力回路及び夫々の入力回路の入力構
造を試験することができるようにして、ＥＰＬＤの製品
信頼性を増大させることができる。
Description
【０００１】
【産業上の利用分野】本発明はＥＰＬＤ（イレーザブル
アンド プログラマブル ロジック デバイス）の入
力又は入出力データの伝達のための入力回路を試験する
ための試験装置に関する。
アンド プログラマブル ロジック デバイス）の入
力又は入出力データの伝達のための入力回路を試験する
ための試験装置に関する。
【０００２】
【従来の技術】一般的にＥＰＲＯＭ（イレーザブル ア
ンド プログラマブル リード オンリー メモリ）技
法を用いたＥＰＬＤが広く使用されている。ＥＰＬＤ構
造は米国特許第４，６０９，９８６により公知である。
そのＥＰＬＤ構造に示された入力回路は透明ラッチ（Tr
ansparent Latch)回路であって、入力データをフロース
ルー（flow through) データもしくはラッチされたデー
タで作ることができる。ＥＰＬＤの入力回路にはフロー
スルー構造を有する入力回路と使用者が構成可能な論理
構造を有する入力回路がある。使用者が構成可能な論理
構造を有する入力回路はフロースルー構造、ラッチ構造
及びフリップフロップ構造を有し、このような形態は広
く知られている。使用者が構成可能な論理構造を有する
入力回路はＥＰＲＯＭトランジスター等の構成により発
生した制御信号で構成される。しかし、使用者が構成可
能な論理構造を有する入力回路の試験方法については開
示されていない。
ンド プログラマブル リード オンリー メモリ）技
法を用いたＥＰＬＤが広く使用されている。ＥＰＬＤ構
造は米国特許第４，６０９，９８６により公知である。
そのＥＰＬＤ構造に示された入力回路は透明ラッチ（Tr
ansparent Latch)回路であって、入力データをフロース
ルー（flow through) データもしくはラッチされたデー
タで作ることができる。ＥＰＬＤの入力回路にはフロー
スルー構造を有する入力回路と使用者が構成可能な論理
構造を有する入力回路がある。使用者が構成可能な論理
構造を有する入力回路はフロースルー構造、ラッチ構造
及びフリップフロップ構造を有し、このような形態は広
く知られている。使用者が構成可能な論理構造を有する
入力回路はＥＰＲＯＭトランジスター等の構成により発
生した制御信号で構成される。しかし、使用者が構成可
能な論理構造を有する入力回路の試験方法については開
示されていない。
【０００３】ＥＰＬＤで入力ピンで入力されたデータは
入力回路を通ってＥＰＲＯＭトランジスター等でアレイ
されたプログラマブルアンドメモリアレイの入力ライン
に伝えられる。
入力回路を通ってＥＰＲＯＭトランジスター等でアレイ
されたプログラマブルアンドメモリアレイの入力ライン
に伝えられる。
【０００４】一般的にＥＰＬＤのプログラマブルアンド
メモリアレイから出力されるデータは、入出力マクロセ
ルに入力されて入出力マクロセルを経た後、出力ピンで
出力されるため、使用者が構成可能な論理構造を有する
入力回路を試験してみるには不適当である。
メモリアレイから出力されるデータは、入出力マクロセ
ルに入力されて入出力マクロセルを経た後、出力ピンで
出力されるため、使用者が構成可能な論理構造を有する
入力回路を試験してみるには不適当である。
【０００５】
【発明が解決しようとする課題】上記欠点を除去するた
めに案内された本発明は、メモリセルアレイにビット線
方向へ一つの試験ラインを追加したメモリセルを形成し
て使用者が構成可能な論理構造を有する入力回路のみを
試験して、その結果を出力ピンに出力させる入力回路の
試験装置を提供するにその目的がある。
めに案内された本発明は、メモリセルアレイにビット線
方向へ一つの試験ラインを追加したメモリセルを形成し
て使用者が構成可能な論理構造を有する入力回路のみを
試験して、その結果を出力ピンに出力させる入力回路の
試験装置を提供するにその目的がある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は入力又は入出力データを夫々異なる形態の
入力構造へ伝達するための多数の入力回路、上記入力回
路の出力端に連結された正及び反転入力ライン、上記正
及び反転入力ラインに連結されて上記正が反転入力ライ
ンを通じて入力される多数の入力信号及び自体の貯蔵情
報を通じてアンドロジックを構成して多数の出力信号を
提供するプログラマブルロジックアレイ及び上記プログ
ラマブルロジックアレイに連結されて上記プログラマブ
ルロジックアレイの出力信号等を処理して制御信号によ
り入出力ピンに出力したり、上記プログラマブルロジッ
クアレイへ戻すマクロセルを含み構成されるＥＰＬＤの
入力回路試験装置において、上記プログラマブルロジッ
クアレイのビット線方向へ形成された試験ラインと、上
記入力ラインをゲートにし、上記試験ラインをドレイン
にして、所定の数程形成されたＥＰＲＯＭトランジスタ
ーで構成する試験手段と、上記試験手段の試験ラインに
連結されて、上記試験ラインの状態を感知する感知手段
と、及び上記感知手段に連結され、上記制御信号の制御
手段を受けて上記感知手段からの出力信号を上記入出力
ピンに出力する出力手段とで構成されることを特徴とす
る。
に、本発明は入力又は入出力データを夫々異なる形態の
入力構造へ伝達するための多数の入力回路、上記入力回
路の出力端に連結された正及び反転入力ライン、上記正
及び反転入力ラインに連結されて上記正が反転入力ライ
ンを通じて入力される多数の入力信号及び自体の貯蔵情
報を通じてアンドロジックを構成して多数の出力信号を
提供するプログラマブルロジックアレイ及び上記プログ
ラマブルロジックアレイに連結されて上記プログラマブ
ルロジックアレイの出力信号等を処理して制御信号によ
り入出力ピンに出力したり、上記プログラマブルロジッ
クアレイへ戻すマクロセルを含み構成されるＥＰＬＤの
入力回路試験装置において、上記プログラマブルロジッ
クアレイのビット線方向へ形成された試験ラインと、上
記入力ラインをゲートにし、上記試験ラインをドレイン
にして、所定の数程形成されたＥＰＲＯＭトランジスタ
ーで構成する試験手段と、上記試験手段の試験ラインに
連結されて、上記試験ラインの状態を感知する感知手段
と、及び上記感知手段に連結され、上記制御信号の制御
手段を受けて上記感知手段からの出力信号を上記入出力
ピンに出力する出力手段とで構成されることを特徴とす
る。
【０００７】
【実施例】以下、添付図面を参照して本発明の一実施例
を詳細に説明する。
を詳細に説明する。
【０００８】図１は本発明によるＥＰＬＤの構成図であ
って、図面において、１１，１１’は入力回路、１２，
１２’は入力ピン、１３はアンドメモリアレイ、１４は
試験回路、１５，１５’は入出力マクロセル、１６は感
知回路、１７は出力エネイブルバッファー回路、１８，
１８’は入出力ピンを夫々示す。
って、図面において、１１，１１’は入力回路、１２，
１２’は入力ピン、１３はアンドメモリアレイ、１４は
試験回路、１５，１５’は入出力マクロセル、１６は感
知回路、１７は出力エネイブルバッファー回路、１８，
１８’は入出力ピンを夫々示す。
【０００９】プログラマブルアンドメモリアレイ１３は
入力回路１１，１１’、入出力マクロセル１５，１
５’、そして入出力ピン１８，１８’から正（True) 入
力ラインと反転（Inversed) 入力ラインを受けてメモリ
セルを経た後、入出力マクロセル１５，１５’へ出力信
号を送る。入出力マクロセル１５，１５’は上記プログ
ラマブルアンドメモリアレイ１３に連結されて、出力信
号等を論理合して入出力回路を通じて出力したり、上記
プログラマブルアンドメモリアレイ１３へ戻す。
入力回路１１，１１’、入出力マクロセル１５，１
５’、そして入出力ピン１８，１８’から正（True) 入
力ラインと反転（Inversed) 入力ラインを受けてメモリ
セルを経た後、入出力マクロセル１５，１５’へ出力信
号を送る。入出力マクロセル１５，１５’は上記プログ
ラマブルアンドメモリアレイ１３に連結されて、出力信
号等を論理合して入出力回路を通じて出力したり、上記
プログラマブルアンドメモリアレイ１３へ戻す。
【００１０】図２は図１の入力回路の細部構成図であっ
て、図面において２０はラッチ回路、２１はＤフリップ
フロップ、２２は伝送ゲート回路、２３はＯＲゲート、
２５は伝送ゲート、２６はインバーター、２７はナンド
ゲートを夫々示す。
て、図面において２０はラッチ回路、２１はＤフリップ
フロップ、２２は伝送ゲート回路、２３はＯＲゲート、
２５は伝送ゲート、２６はインバーター、２７はナンド
ゲートを夫々示す。
【００１１】図２に示す入力回路はパワーオンリセット
信号Ｒと積項信号ＰをＯＲゲート２３で受信して論理合
した後、ラッチ２０及びＤフリップフロップ２１のリセ
ット端子Ｒに出力させる。
信号Ｒと積項信号ＰをＯＲゲート２３で受信して論理合
した後、ラッチ２０及びＤフリップフロップ２１のリセ
ット端子Ｒに出力させる。
【００１２】入力回路はＥＰＲＯＭトランジスターによ
り制御される制御信号ＣＳ１，ＣＳ２，ＣＳ３により夫
々異なる形態の入力構造を有するため、ＥＰＲＯＭトラ
ンジスターが全て消去（イレーズ）された状態で入力回
路はフロースルー形態の入力構造を有し、第１及び第２
ＥＰＲＯＭトランジスターがプログラムされた状態では
制御信号ＣＳ１，ＣＳ２によりＤラッチ２０形態の入力
構造を有して第１及び第３ＥＰＲＯＭトランジスターが
プログラムされた状態では制御信号ＣＳ１，ＣＳ３によ
りＤフリップフロップ２１形態の入力構造を有する。
り制御される制御信号ＣＳ１，ＣＳ２，ＣＳ３により夫
々異なる形態の入力構造を有するため、ＥＰＲＯＭトラ
ンジスターが全て消去（イレーズ）された状態で入力回
路はフロースルー形態の入力構造を有し、第１及び第２
ＥＰＲＯＭトランジスターがプログラムされた状態では
制御信号ＣＳ１，ＣＳ２によりＤラッチ２０形態の入力
構造を有して第１及び第３ＥＰＲＯＭトランジスターが
プログラムされた状態では制御信号ＣＳ１，ＣＳ３によ
りＤフリップフロップ２１形態の入力構造を有する。
【００１３】非同期リセット積項信号Ｐとパワーオンリ
セット信号Ｒが論理合されてフリップフロップ２１のリ
セット端子に連結されているため、パワーをオンすると
きリセットされ、使用者がプログラマブルアンドメモリ
にロジックを具現して非同期に入力回路をリセットさせ
ることができる。
セット信号Ｒが論理合されてフリップフロップ２１のリ
セット端子に連結されているため、パワーをオンすると
きリセットされ、使用者がプログラマブルアンドメモリ
にロジックを具現して非同期に入力回路をリセットさせ
ることができる。
【００１４】入力回路の具体的機能例は（表１）の通り
である。
である。
【００１５】
【表１】
【００１６】入力回路を試験する場合、ＥＰＲＯＭトラ
ンジスターにより制御される制御信号ＣＳ１，ＣＳ２，
ＣＳ３はハイレベルで調整されるが、これに従って入力
回路のデータ経路形態は外部ピンにより制御される信号
ＩＳ１，ＩＳ２，ＩＳ３によって決定される。
ンジスターにより制御される制御信号ＣＳ１，ＣＳ２，
ＣＳ３はハイレベルで調整されるが、これに従って入力
回路のデータ経路形態は外部ピンにより制御される信号
ＩＳ１，ＩＳ２，ＩＳ３によって決定される。
【００１７】図３は本発明の構成によるＥＰＬＤの細部
構成図であって、図面において３１，３１’は入力回
路、３２，３２’は入力ピン、３３はアンドメモリアレ
イ、３４は試験回路、３５はマクロセル、３６は感知回
路、３７は出力エネイブルバッファー回路、３８は入出
力ピンを夫々示す。
構成図であって、図面において３１，３１’は入力回
路、３２，３２’は入力ピン、３３はアンドメモリアレ
イ、３４は試験回路、３５はマクロセル、３６は感知回
路、３７は出力エネイブルバッファー回路、３８は入出
力ピンを夫々示す。
【００１８】外部ピンにより制御される信号ＩＳ１，Ｉ
Ｓ２，ＩＳ３に従ってデータ経路が決定される入力回路
は、入力ピンでデータを受けてアンドメモリアレイにビ
ット線方向へ追加された一つの試験ラインのＥＰＲＯＭ
トランジスターのゲートに印加する。
Ｓ２，ＩＳ３に従ってデータ経路が決定される入力回路
は、入力ピンでデータを受けてアンドメモリアレイにビ
ット線方向へ追加された一つの試験ラインのＥＰＲＯＭ
トランジスターのゲートに印加する。
【００１９】試験ラインのＥＰＲＯＭトランジスター等
は入力回路３１，３１’の正入力ラインに連結されてお
り、反転入力ラインには連結されていない。入出力マク
ロセルフィードバック及び入出力ピン１８の正入力ライ
ンと副入力ラインには試験ラインのＥＰＲＯＭトランジ
スター等が連結されていない。
は入力回路３１，３１’の正入力ラインに連結されてお
り、反転入力ラインには連結されていない。入出力マク
ロセルフィードバック及び入出力ピン１８の正入力ライ
ンと副入力ラインには試験ラインのＥＰＲＯＭトランジ
スター等が連結されていない。
【００２０】試験ライン及びＥＰＲＯＭトランジスター
で構成される試験回路３４には感知回路３６が連結され
ており、試験ラインの状態を感知する。感知された結果
は上記感知回路３６に連結された出力イネーブルバッフ
ァー回路３７を通じて入出力ピン３８に出力される。
で構成される試験回路３４には感知回路３６が連結され
ており、試験ラインの状態を感知する。感知された結果
は上記感知回路３６に連結された出力イネーブルバッフ
ァー回路３７を通じて入出力ピン３８に出力される。
【００２１】入力回路３１，３１’の入力ラインをゲー
トにし、試験ラインをドレインとするＥＰＲＯＭトラン
ジスター等は全て消去されたＥＰＲＯＭトランジスター
等であって、多数個の入力ピン３２，３２’中一つの入
力ピンのみが動作し、他の入力ピン等はそのピン等の正
入力ラインの電圧が接地レベルになるよう電圧調整され
る。そして感知回路３６は試験ラインを感知するように
なる。即ち、動作する一つの入力回路のみモニターする
ようになり、この結果を出力イネーブルバッファー回路
３７を通じて入出力ピン３８に出力する。
トにし、試験ラインをドレインとするＥＰＲＯＭトラン
ジスター等は全て消去されたＥＰＲＯＭトランジスター
等であって、多数個の入力ピン３２，３２’中一つの入
力ピンのみが動作し、他の入力ピン等はそのピン等の正
入力ラインの電圧が接地レベルになるよう電圧調整され
る。そして感知回路３６は試験ラインを感知するように
なる。即ち、動作する一つの入力回路のみモニターする
ようになり、この結果を出力イネーブルバッファー回路
３７を通じて入出力ピン３８に出力する。
【００２２】上記方式で動作状態の入力ピンを変えなが
ら入力回路を試験する。入力回路３１，３１’の構成形
態、即ちデータ経路形態を替えながら入力回路を繰り返
して試験する。
ら入力回路を試験する。入力回路３１，３１’の構成形
態、即ちデータ経路形態を替えながら入力回路を繰り返
して試験する。
【００２３】入出力マクロセル３５の出力データと試験
回路の出力を感知して出力するデータを一つの入出力ピ
ン３８に送るために制御信号（ＥＮＡ）を用いて感知回
路３６に連結された出力イネーブルバッファー回路３７
及びマクロセルを制御する。即ち、入力回路３１，３
１’を試験するときには制御信号（ＥＮＡ）をローレベ
ルに調整して入出力マクロセル３５のデータか出力され
なく、入力回路３１，３１’を感知する感知回路３６の
データが出力イネーブルバッファー回路３７を通じて入
出力ピン３８に出力される。入力回路３１，３１’を試
験しないときには制御信号（ＥＮＡ）をハイレベルに調
整して入力回路３１，３１’を感知する感知回路３６の
データが出力されなく、入出力マクロセル３５のデータ
が入出力ピン３８に出力される。
回路の出力を感知して出力するデータを一つの入出力ピ
ン３８に送るために制御信号（ＥＮＡ）を用いて感知回
路３６に連結された出力イネーブルバッファー回路３７
及びマクロセルを制御する。即ち、入力回路３１，３
１’を試験するときには制御信号（ＥＮＡ）をローレベ
ルに調整して入出力マクロセル３５のデータか出力され
なく、入力回路３１，３１’を感知する感知回路３６の
データが出力イネーブルバッファー回路３７を通じて入
出力ピン３８に出力される。入力回路３１，３１’を試
験しないときには制御信号（ＥＮＡ）をハイレベルに調
整して入力回路３１，３１’を感知する感知回路３６の
データが出力されなく、入出力マクロセル３５のデータ
が入出力ピン３８に出力される。
【００２４】図４は本発明によるＥＰＬＤの入力回路の
試験方法の順序を示すフロー図である。
試験方法の順序を示すフロー図である。
【００２５】上記の通り、ＥＰＲＯＭトランジスターを
全て消去してＥＰＲＯＭトランジスターにより制御され
る信号、即ちＣＳ１，ＣＳ２，ＣＳ３をハイレベルに調
整した後、入力回路の入力構造、即ちデータ経路を設定
し、上記入力回路に上記設定されたデータ経路が実現さ
れるようにするために、ＩＳ１，ＩＳ２，ＩＳ３を制御
する外部ピンにデータ経路設定のためのデータを入力さ
せる（１００，１１０）。試験すべき入力回路を設定
し、上記設定された入力回路の入力ピンのみを作動させ
て出力を感知し、次に試験すべき入力回路があるのかを
検索する（１２０，１３０，１４０，１５０）。次に試
験すべき入力回路があれば試験すべき入力回路を設定し
て動作させて処理する過程を繰り返し、次に試験すべき
入力回路がなければ次に試験すべき入力回路の入力構
造、即ちデータ経路があるのかを検索する（１６０）。
次に試験すべき入力構造があれば上記始めの過程を繰り
返して処理し、なければ試験を終る。
全て消去してＥＰＲＯＭトランジスターにより制御され
る信号、即ちＣＳ１，ＣＳ２，ＣＳ３をハイレベルに調
整した後、入力回路の入力構造、即ちデータ経路を設定
し、上記入力回路に上記設定されたデータ経路が実現さ
れるようにするために、ＩＳ１，ＩＳ２，ＩＳ３を制御
する外部ピンにデータ経路設定のためのデータを入力さ
せる（１００，１１０）。試験すべき入力回路を設定
し、上記設定された入力回路の入力ピンのみを作動させ
て出力を感知し、次に試験すべき入力回路があるのかを
検索する（１２０，１３０，１４０，１５０）。次に試
験すべき入力回路があれば試験すべき入力回路を設定し
て動作させて処理する過程を繰り返し、次に試験すべき
入力回路がなければ次に試験すべき入力回路の入力構
造、即ちデータ経路があるのかを検索する（１６０）。
次に試験すべき入力構造があれば上記始めの過程を繰り
返して処理し、なければ試験を終る。
【００２６】
【発明の効果】上記の通り構成されて作動する本発明
は、多数の入力回路及び夫々の入力回路の入力構造を試
験することができるようにして、ＥＰＬＤの製品信頼性
を増大させることができる。
は、多数の入力回路及び夫々の入力回路の入力構造を試
験することができるようにして、ＥＰＬＤの製品信頼性
を増大させることができる。
【図１】図１は本発明によるＥＰＬＤの構成図である。
【図２】図１の入力回路の細部構成図である。
【図３】本発明によるＥＰＬＤの細部構成図である。
【図４】本発明によるＥＰＬＤの入力回路の試験方法の
順序を示すフロー図である。
順序を示すフロー図である。
１１，１１’，３１，３１’ 入力回路 １２，１２’，３２，３２’ 入力ピン １３，３３ アンドメモリアレイ １４，３４ 試験回路 １５，１５’３５ 入出力マクロセル １６，３６ 感知回路 １７，３７ 出力イネーブルバッファー回路 １８，１８’，３８ 入出力ピン ２０ ラッチ回路 ２１ Ｄフリップフロップ ２２ 伝送ゲート回路 ２３ ＯＲゲート ２５ 伝送ゲート ２６ インバータ ２７ ＮＡＮＤゲート
Claims (4)
- 【請求項１】 入力又は入出力データを夫々異なる形態
の入力構造に伝達するための多数の入力回路（３１，３
１’）と、上記入力回路（３１，３１’）の出力端に連
結された正及び反転入力ラインと、上記正及び反転入力
ラインに連結されて、上記正及び反転入力ラインを通じ
て入力される多数の入力信号及び自体の貯蔵情報を通じ
てアンドロジックを構成して多数の出力信号を提供する
プログラマブルロジックアレイ（３３）と、上記プログ
ラマブルロジックアレイ（３３）に連結されて上記プロ
グラマブルロジックアレイ（３３）の出力信号等を処理
して制御信号（ＥＮＡ）により入出力ピン（３８）に出
力したり、上記プログラマブルロジックアレイ（３３）
に戻すマクロセル（３５）を含み構成されるＥＰＬＤの
入力回路試験装置において；試験ラインと、 ドレインが上記試験ラインに連結されており、ゲートが
上記一つの入力ラインから供給された定入力ラインに夫
々連結されている多数のＥＰＲＯＭトランジスターと、 上記試験ラインの状態を感知するために上記試験ライン
に連結された感知手段と、 上記感知手段から伝送された信号を入出力ピンで出力す
るために上記感知手段に連結されたバッファー回路とを
具備していることを特徴とする入力回路試験装置。 - 【請求項２】 上記アンドロジックアレイは多数のＥＰ
ＲＯＭトランジスターを具備していることを特徴とする
請求項１記載の入力回路試験装置。 - 【請求項３】 上記試験ラインに連結された上記ＥＰＲ
ＯＭトランジスターは常に消去状態にあることを特徴と
する請求項２記載の入力回路試験装置。 - 【請求項４】 上記入力構造はフロースルー経路、ラッ
チ経路、フリップフロップ機能経路中の一つの経路を形
成することができることを特徴とする請求項３記載の入
力回路試験装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900015562A KR920006992A (ko) | 1990-09-28 | 1990-09-28 | Epld의 입력회로의 시험장치 및 시험방법 |
| KR15562/1990 | 1990-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0712899A true JPH0712899A (ja) | 1995-01-17 |
| JP2732733B2 JP2732733B2 (ja) | 1998-03-30 |
Family
ID=19304184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3249576A Expired - Fee Related JP2732733B2 (ja) | 1990-09-28 | 1991-09-27 | Ｅｐｌｄの入力回路の試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5373510A (ja) |
| JP (1) | JP2732733B2 (ja) |
| KR (1) | KR920006992A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347519A (en) * | 1991-12-03 | 1994-09-13 | Crosspoint Solutions Inc. | Preprogramming testing in a field programmable gate array |
| KR100295691B1 (ko) * | 1999-06-04 | 2001-07-12 | 김영환 | 디램의 오픈 테스트용 테스트모드회로 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4393474A (en) * | 1979-10-26 | 1983-07-12 | Texas Instruments Incorporated | EPROM and RAM cell layout with equal pitch for use in fault tolerant memory device or the like |
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| US4617479B1 (en) * | 1984-05-03 | 1993-09-21 | Altera Semiconductor Corp. | Programmable logic array device using eprom technology |
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