JPS6043840A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6043840A JPS6043840A JP58151554A JP15155483A JPS6043840A JP S6043840 A JPS6043840 A JP S6043840A JP 58151554 A JP58151554 A JP 58151554A JP 15155483 A JP15155483 A JP 15155483A JP S6043840 A JPS6043840 A JP S6043840A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- test
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置、例えば、ゲートアレ
イを構成するＣＭＯ３集積回路装置等の直流特性試験に
有効な技術に関するものである。
イを構成するＣＭＯ３集積回路装置等の直流特性試験に
有効な技術に関するものである。
多数のゲート回路からなるＣＭＯＳゲートアレイ等のＣ
ＭＯ３集積回路装置においては、その直流特性試験にあ
たり、出力回路の出力信号レベルをハイレベルにしたり
、又はロウレベノジすること、あるいはハイインピーダ
ンス状態にしてリーク電流を測定する必要がある。とこ
ろが、内部回路が多数のゲート回路からなるゲートアレ
イにあっては、その論理構成が複雑になるので、入力信
号の組合せによってテストすべき出力端子のレベルを規
定しようとすると、膨大なテストパターンを形成する必
要となる。これにより、テスト工数が膨大になってしま
うという欠点が生じる。
ＭＯ３集積回路装置においては、その直流特性試験にあ
たり、出力回路の出力信号レベルをハイレベルにしたり
、又はロウレベノジすること、あるいはハイインピーダ
ンス状態にしてリーク電流を測定する必要がある。とこ
ろが、内部回路が多数のゲート回路からなるゲートアレ
イにあっては、その論理構成が複雑になるので、入力信
号の組合せによってテストすべき出力端子のレベルを規
定しようとすると、膨大なテストパターンを形成する必
要となる。これにより、テスト工数が膨大になってしま
うという欠点が生じる。
この発明の目的は、簡単な回路構成により、出力回路の
直流特性試験を簡単に行うことのできる半導体集積回路
装置を提供することにある。
直流特性試験を簡単に行うことのできる半導体集積回路
装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、出力すべき信号を形成する内部論理回路の出
力端子と出力回路の入力端子との間に切り換えゲート回
路と、所定の外部端子からの直列形態に入力される信号
を受けて記憶する記憶手段を設けて、この記憶手段によ
り記憶された記憶情報を解読して、上記切り換えゲート
回路に供給するテスト用の信号と切り換え信号とを形成
することによって、出力回路の出力状態を規定するもの
である。
力端子と出力回路の入力端子との間に切り換えゲート回
路と、所定の外部端子からの直列形態に入力される信号
を受けて記憶する記憶手段を設けて、この記憶手段によ
り記憶された記憶情報を解読して、上記切り換えゲート
回路に供給するテスト用の信号と切り換え信号とを形成
することによって、出力回路の出力状態を規定するもの
である。
第１図には、この発明をＣＭＯＳゲートアレイに適用し
た場合の一実施例のブロック図が示されている。同図に
おいて、一点破線で囲まれた各回路ブロックは、公知の
ＣＭＯ３集積回路の製造技術によって単結晶シリコンの
ような半導体基板上において形成される。特に制限され
ないが、この実施例のＣＭＯ３集積回路装置ＶＬＳＩは
、約２０にゲートからなるゲートアレイからなり、マス
タースライス方式により各回路機能が構成される。
た場合の一実施例のブロック図が示されている。同図に
おいて、一点破線で囲まれた各回路ブロックは、公知の
ＣＭＯ３集積回路の製造技術によって単結晶シリコンの
ような半導体基板上において形成される。特に制限され
ないが、この実施例のＣＭＯ３集積回路装置ＶＬＳＩは
、約２０にゲートからなるゲートアレイからなり、マス
タースライス方式により各回路機能が構成される。
内部論理回路ＬＯＧは、上述のようにマスタースライス
方式により形成されたゲートアレイにより構成される。
方式により形成されたゲートアレイにより構成される。
この内部論理回路ＬＯＧにより形成された出力すべき信
号は、出力回路ＯＢの直流特性試験を容易にするため、
切り換えゲート回路Ｇを介して上記出力回路ＯＢに伝え
られる。すなわち、上記切り換えゲート回路Ｇの一方の
入力端子に、内部論理回路ＬＯＧにより形成された出力
すべき信号が供給される。そして、特に制限されないが
、これらの切り換えゲート回路Ｇの他方の入力端子と、
その切り換え制御端子には、次に説明するテスト回路Ｔ
ＳＴにより形成された信号がそれぞれ共通に供給される
。
号は、出力回路ＯＢの直流特性試験を容易にするため、
切り換えゲート回路Ｇを介して上記出力回路ＯＢに伝え
られる。すなわち、上記切り換えゲート回路Ｇの一方の
入力端子に、内部論理回路ＬＯＧにより形成された出力
すべき信号が供給される。そして、特に制限されないが
、これらの切り換えゲート回路Ｇの他方の入力端子と、
その切り換え制御端子には、次に説明するテスト回路Ｔ
ＳＴにより形成された信号がそれぞれ共通に供給される
。
上記テスト回路ＴＳＴは、特に制限されないが、エージ
ングイネーブル信号端子ＡＥを利用して、そのテストモ
ード信号が供給される。また、所定の入力端子ＩＮｍの
（８号を利用して、通雷動作状態において過剰にテスト
回路ＴＳＴが応答してしまうのを防止している。このこ
とは、第２図を参照しての具体的回路の説明より明らか
になるであろう。
ングイネーブル信号端子ＡＥを利用して、そのテストモ
ード信号が供給される。また、所定の入力端子ＩＮｍの
（８号を利用して、通雷動作状態において過剰にテスト
回路ＴＳＴが応答してしまうのを防止している。このこ
とは、第２図を参照しての具体的回路の説明より明らか
になるであろう。
第２図には、上記出力回路ＯＢ、切り換えゲート回路Ｇ
及びテス）ｌｉｌＪ路ＴＳＴの具体的一実施例の回路図
が示されている。
及びテス）ｌｉｌＪ路ＴＳＴの具体的一実施例の回路図
が示されている。
出力回路ＯＢは、次の各回路により構成される。
すなわち、プッシュプル形感のｐチャンネルＭＯ３Ｆ
ＥＴＱ Ｌ及びｎチャンネルＭＯ３ＦＥＴＱ２とにより
、出力段回路が構成される。上記出力ＭＯ３ＦＥＴＱＩ
又はＱ２の択一的なオン状態により、ハイレベル又はロ
ウレベルの出力信号を送出することの他、上記ＭＯ３Ｆ
ＥＴＱＩ、Ｑ２を共にオフ状態として出力ハイインピー
ダンス状態にする３状態出力機能を持たせため、次のゲ
ート回路及びインバータが設けられる。
ＥＴＱ Ｌ及びｎチャンネルＭＯ３ＦＥＴＱ２とにより
、出力段回路が構成される。上記出力ＭＯ３ＦＥＴＱＩ
又はＱ２の択一的なオン状態により、ハイレベル又はロ
ウレベルの出力信号を送出することの他、上記ＭＯ３Ｆ
ＥＴＱＩ、Ｑ２を共にオフ状態として出力ハイインピー
ダンス状態にする３状態出力機能を持たせため、次のゲ
ート回路及びインバータが設けられる。
ナントゲート回路Ｇ１の出力信号は、ｐチャンネルＭＯ
３ＦＥＴＱＩのゲートに伝えられる。一方、ノアゲート
回路Ｇ２の出力信号は、ｎチャンネルＭＯ３ＦＥＴＱ２
のゲートに伝えられる。上記ゲート回路Ｇ１．、Ｇ、２
の一方の入力端子には、インバータＩＶＩを通して出力
すべき信号が共通に供給される。また、内部論理回路Ｌ
ＯＧで形成された出力イネーブル信号ＥＮと外部端子へ
Ｅから供給されたエージングイネーブル信号ＡＥとはノ
アゲート回路Ｇ６に供給される。そして、このノアゲー
ト回路Ｇ６の出力信号は、インバータｌＶ３を通して上
記ノアゲート回路Ｇ１の他方の入力端子に供給される。
３ＦＥＴＱＩのゲートに伝えられる。一方、ノアゲート
回路Ｇ２の出力信号は、ｎチャンネルＭＯ３ＦＥＴＱ２
のゲートに伝えられる。上記ゲート回路Ｇ１．、Ｇ、２
の一方の入力端子には、インバータＩＶＩを通して出力
すべき信号が共通に供給される。また、内部論理回路Ｌ
ＯＧで形成された出力イネーブル信号ＥＮと外部端子へ
Ｅから供給されたエージングイネーブル信号ＡＥとはノ
アゲート回路Ｇ６に供給される。そして、このノアゲー
ト回路Ｇ６の出力信号は、インバータｌＶ３を通して上
記ノアゲート回路Ｇ１の他方の入力端子に供給される。
また、上記インバータＩＶ３の出力信号は、インバータ
ＩＶ２の入力端子に供給され、その出力信号が上記ノア
ゲート回路Ｇ２の他方の入力端子に供給される。
ＩＶ２の入力端子に供給され、その出力信号が上記ノア
ゲート回路Ｇ２の他方の入力端子に供給される。
切り換えゲート回路Ｇは、オアゲート回路Ｇ３と、アン
ドゲート回路Ｇ４．Ｇ５及びインバータＩＶ４により構
成される。すなわち、内部論理回路ＬＯＧにより形成さ
れた出力すべき信号りは、アンドゲート回路Ｇ４の一方
の入力端子に供給される。また、後述するテスト回路Ｔ
ＳＴにより形成された信号Ｔば、アンドゲート回路Ｇ５
の一方の入力に供給される。これらのゲート回路Ｇ４゜
Ｇ５を選択的に切り換えるため、上記テスト回路ＴＳＴ
により形成された切り換え信号Ｃは、アンドゲート回路
Ｇ５の他方の入力端子に供給される。
ドゲート回路Ｇ４．Ｇ５及びインバータＩＶ４により構
成される。すなわち、内部論理回路ＬＯＧにより形成さ
れた出力すべき信号りは、アンドゲート回路Ｇ４の一方
の入力端子に供給される。また、後述するテスト回路Ｔ
ＳＴにより形成された信号Ｔば、アンドゲート回路Ｇ５
の一方の入力に供給される。これらのゲート回路Ｇ４゜
Ｇ５を選択的に切り換えるため、上記テスト回路ＴＳＴ
により形成された切り換え信号Ｃは、アンドゲート回路
Ｇ５の他方の入力端子に供給される。
また、上記切り換え信号Ｃは、インバータＩＶ４を通し
てアンドゲート回路Ｇ４の他方の入力端子に供給される
。
てアンドゲート回路Ｇ４の他方の入力端子に供給される
。
テスト回路ＴＳＴは、特に制限されないが、上記エージ
ングイネーブル端子ＡＥからのパルス信号を形成するカ
ウンタ回路Ｃ０ＵＮＴが利用される。特に制限されない
が、このカウンタ回路Ｃ０ＵＮＴの最上位ビットの信号
が上記切り換え信号Ｃとして利用される。また、カウン
タ回路Ｃ０ＮＴの残りのビット信号を受けて、特定のビ
、：、、ドパターンを検出するデコーダ回路ＤＣＨによ
り、テスト時の出力レベルを決定する信号Ｔが形成され
る。また、特に制限されないが、通常動作状態において
、このテスト回路ＴＳＴが過剰に応答して１、テストモ
ードになるのを防止するため、所定の入力端子ＩＮｍの
信号が上記カウンタ回路ｃｏｕｒ＜Ｔのリセント端子Ｒ
に供給される。
ングイネーブル端子ＡＥからのパルス信号を形成するカ
ウンタ回路Ｃ０ＵＮＴが利用される。特に制限されない
が、このカウンタ回路Ｃ０ＵＮＴの最上位ビットの信号
が上記切り換え信号Ｃとして利用される。また、カウン
タ回路Ｃ０ＮＴの残りのビット信号を受けて、特定のビ
、：、、ドパターンを検出するデコーダ回路ＤＣＨによ
り、テスト時の出力レベルを決定する信号Ｔが形成され
る。また、特に制限されないが、通常動作状態において
、このテスト回路ＴＳＴが過剰に応答して１、テストモ
ードになるのを防止するため、所定の入力端子ＩＮｍの
信号が上記カウンタ回路ｃｏｕｒ＜Ｔのリセント端子Ｒ
に供給される。
他の出力回路ＯＢ、切り換えゲート回路Ｇも上記同様な
回路により構成され、エージングイネーブル信号ＡＥ及
びテスト回路ＴＳＴにより形成された信号Ｔ、Ｄは、こ
れらの出力回路ＯＢ及び切り換えゲート回路Ｇに対して
共通に供給される。
回路により構成され、エージングイネーブル信号ＡＥ及
びテスト回路ＴＳＴにより形成された信号Ｔ、Ｄは、こ
れらの出力回路ＯＢ及び切り換えゲート回路Ｇに対して
共通に供給される。
次に、この実施例回路の直流特性試験を行うための動作
を説明する。
を説明する。
外部端子ＡＥから複数個のパルスを入力して、その最上
位ビットの信号Ｃを論理“１”にして、端子ＡＥを論理
″１”に固定する。上記信号Ｃの論理“１″により、ア
ンドゲート回路Ｇ５は開くのに対して、アンドゲート回
路Ｇ４はインバータＩＶ４を通した反転信号の論理“Ｏ
″が供給されるので閉じるものとなる。これにより、テ
スト回路ＴＳＴにより形成された信号Ｔが上記出力回路
ＯＢの入力端子に供給される。また、上記端子Ａπの論
理“ｌ”としておくこと、及び内部論理回路ＬＯＧによ
り形成される出力イネーブル信号ＥＫも論理“１”とし
ておことにより、上記信号Ｔが論理“０″ならばナント
ゲート回路Ｇ１とノアゲート回路Ｇ２の出力信号がとも
に論理“０″となって、ｐチャンネルＭＯ３ＦＥＴＱＩ
をオン状態に、ｎチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
２をオフ状態にする。これにより、出力端子ＯＵＴか
ら直流特性試験のためのバーｆレベルを送出させること
ができる。
位ビットの信号Ｃを論理“１”にして、端子ＡＥを論理
″１”に固定する。上記信号Ｃの論理“１″により、ア
ンドゲート回路Ｇ５は開くのに対して、アンドゲート回
路Ｇ４はインバータＩＶ４を通した反転信号の論理“Ｏ
″が供給されるので閉じるものとなる。これにより、テ
スト回路ＴＳＴにより形成された信号Ｔが上記出力回路
ＯＢの入力端子に供給される。また、上記端子Ａπの論
理“ｌ”としておくこと、及び内部論理回路ＬＯＧによ
り形成される出力イネーブル信号ＥＫも論理“１”とし
ておことにより、上記信号Ｔが論理“０″ならばナント
ゲート回路Ｇ１とノアゲート回路Ｇ２の出力信号がとも
に論理“０″となって、ｐチャンネルＭＯ３ＦＥＴＱＩ
をオン状態に、ｎチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
２をオフ状態にする。これにより、出力端子ＯＵＴか
ら直流特性試験のためのバーｆレベルを送出させること
ができる。
また、上記カウンタ回路Ｃ０ＵＮＴの計数動作により、
上記デコーダ回路ＤＣＨの出力信号Ｔが論理″１″とな
るようにすることによって、ノアゲート回路Ｇ１とナン
トゲート回路Ｇ２の出力信号が共に論理“１”になるの
で、ｐチャンネルＭＯ５ＦＥＴＱＩをオフ状態に、ｎチ
ャンネルＭＯ３ＦＥＴＱ２をオン状態にすることができ
る。これにより、出力端子ＯＵ Ｔから直流特性試験の
ためのロウレベルを送出させることができる。
上記デコーダ回路ＤＣＨの出力信号Ｔが論理″１″とな
るようにすることによって、ノアゲート回路Ｇ１とナン
トゲート回路Ｇ２の出力信号が共に論理“１”になるの
で、ｐチャンネルＭＯ５ＦＥＴＱＩをオフ状態に、ｎチ
ャンネルＭＯ３ＦＥＴＱ２をオン状態にすることができ
る。これにより、出力端子ＯＵ Ｔから直流特性試験の
ためのロウレベルを送出させることができる。
そして、上記ＭＯ３−ＦＥＴＱＩ及びＧ２を共にオフ状
態にして出力ハイインピーダンス状態にする場合には、
上記外部端子ＡＥを論理“Ｏ”にすればよい。この場合
には、上記信号′ｒに無関係にその論理”０”によりナ
ントゲート回路Ｇ１の出力信号が論理“１”となってｐ
チャンネルＭＯ３ＦＥＴＱ１をオフ状態にする。また、
インパークＩＶ３を通すことにより、上記信号ＡＥが反
転されて論理“１″になってノアゲート回路Ｇ２に供給
される。したがって、ノアゲート回路Ｇ２の出力信号は
、上記信号Ｔに無関係に論理“０”となって、ｎチャン
ネルＭＯ３ＦＥＴＱ２をオフ状態にさせる。これにより
、出力端子ＯＵＴのリーク電流測定等の直流特性試験を
実施することができる。
態にして出力ハイインピーダンス状態にする場合には、
上記外部端子ＡＥを論理“Ｏ”にすればよい。この場合
には、上記信号′ｒに無関係にその論理”０”によりナ
ントゲート回路Ｇ１の出力信号が論理“１”となってｐ
チャンネルＭＯ３ＦＥＴＱ１をオフ状態にする。また、
インパークＩＶ３を通すことにより、上記信号ＡＥが反
転されて論理“１″になってノアゲート回路Ｇ２に供給
される。したがって、ノアゲート回路Ｇ２の出力信号は
、上記信号Ｔに無関係に論理“０”となって、ｎチャン
ネルＭＯ３ＦＥＴＱ２をオフ状態にさせる。これにより
、出力端子ＯＵＴのリーク電流測定等の直流特性試験を
実施することができる。
なお、上記外部端子ＡＥは、エージング時に使用される
ものであり、通常動作状態では論理パｌ”に固定される
ものである。したがって、通當動作状態では、カウンタ
回路Ｃ０ＵＮＴはその計数動作を行わないので、上記の
ようなテストモード状態になることはない。また、ノイ
ズ等に応答して計数動作を行うものとし°ζも、入力端
子ＩＮｍの信号が到来する毎にリセットされるので、上
記テストモードになるのに必要なビットパターンになる
前にリセットされる。これによって、上記テスト回路Ｔ
ＳＴが過剰に応答することを防止できるものである。
ものであり、通常動作状態では論理パｌ”に固定される
ものである。したがって、通當動作状態では、カウンタ
回路Ｃ０ＵＮＴはその計数動作を行わないので、上記の
ようなテストモード状態になることはない。また、ノイ
ズ等に応答して計数動作を行うものとし°ζも、入力端
子ＩＮｍの信号が到来する毎にリセットされるので、上
記テストモードになるのに必要なビットパターンになる
前にリセットされる。これによって、上記テスト回路Ｔ
ＳＴが過剰に応答することを防止できるものである。
ｉｌｌ切り撓えゲート回路と、全出力回路に共通に用い
られるテスト回路のような簡単な回路を付加するだけで
、直流特性試験のための出力回路の出力状想を簡単に設
定することができる。これにより、複雑な入力テストパ
ターンを形成する必要がないので、テスト効率の向上を
図ることができるという効果が得られる。
られるテスト回路のような簡単な回路を付加するだけで
、直流特性試験のための出力回路の出力状想を簡単に設
定することができる。これにより、複雑な入力テストパ
ターンを形成する必要がないので、テスト効率の向上を
図ることができるという効果が得られる。
（２）エージングイネーブル錦子のように、通常の動作
状態で使用しない外部端子を利用すること、及びカウン
タ回路によりテストモード信号を形成することによって
、外部端子を増加させることなく、複数種類のテストモ
ード制御を行うことができるという効果が得られる。
状態で使用しない外部端子を利用すること、及びカウン
タ回路によりテストモード信号を形成することによって
、外部端子を増加させることなく、複数種類のテストモ
ード制御を行うことができるという効果が得られる。
（３）テスト回路で形成したテスト信号を出力回路に共
通に供給することによって、テスターのテスト能力に従
って複数の出力回路の直流特性試験を一斉に行うことが
できるという効果が得られる。
通に供給することによって、テスターのテスト能力に従
って複数の出力回路の直流特性試験を一斉に行うことが
できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は、Ｆ記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、テストモー
ド信号を形成する回路は、シフ゛トレジスタを利用する
ものであってもよい。また、専用のテスト端子を設けて
１．ト述のようなテスト動作を行わせるものであっても
よい。
体的に説明したが、この発明は、Ｆ記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、テストモー
ド信号を形成する回路は、シフ゛トレジスタを利用する
ものであってもよい。また、専用のテスト端子を設けて
１．ト述のようなテスト動作を行わせるものであっても
よい。
この場合、カウンタ回路を用いた場合には、１端子増加
させるだけで済むものとなる。
させるだけで済むものとなる。
以上の説明では主として本順発明者によっ′Ｃなされた
発明をその背景となった技術分野であるＣＭＯＳゲート
アレイに適用した場合について説明したが、これに限定
されるものではなく、ＭＯ３ＦＥ’Ｉ’（絶縁ゲート形
電界効果トランジスタ）又はバイポーラ型トランジスタ
により構成されたゲートアレイ等の論理集禎回ｉ装置に
広く利用できるものである。
発明をその背景となった技術分野であるＣＭＯＳゲート
アレイに適用した場合について説明したが、これに限定
されるものではなく、ＭＯ３ＦＥ’Ｉ’（絶縁ゲート形
電界効果トランジスタ）又はバイポーラ型トランジスタ
により構成されたゲートアレイ等の論理集禎回ｉ装置に
広く利用できるものである。
第１図は、この発明の一実施例を示すブロック図、
第２図は、その具体的一実施例を示す回路図である。
ＬＯＧ・・内部論理回路、Ｃ・・切り換えゲート回路、
ＯＢ・・出力回路、Ｔ ｓ ′ｒ・・、テスト回路、Ｃ
０ＵＮＴ・・カウンタ回路、ＤＣＲ・・デコーダ回路
ＯＢ・・出力回路、Ｔ ｓ ′ｒ・・、テスト回路、Ｃ
０ＵＮＴ・・カウンタ回路、ＤＣＲ・・デコーダ回路
Claims (1)
- 【特許請求の範囲】 １、内部論理回路で形成された出力信号とテスト用の信
号とを選択的に出力回路の入力端子に伝える切り換えゲ
ート回路と、所定の外部端子からの直列形態に入力され
る信号を受けて記憶する記憶手段を設け、この記憶手段
により記憶された記憶情報を解読して、上記切り換えゲ
ート回路に供給するテスト用の信号と切り換え信号とを
形成することを特徴とする半導体集積回路装置。 ２、上記記憶手段は、カウンタ回路であることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記所定の外部端子は、出力回路の出力状態を制御
するエージングイネーブル信号嫡子を共用するものであ
ることを特徴とする特許請求の範囲第１又は第２項記載
の半導体集積回路装置。 ４、上記カウンタ回路のりセント端子には、特定の入力
信号端子から供給される入力信号が共通に印加されるも
のであることを特徴とする特許請求の範囲第２又は第３
項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151554A JPS6043840A (ja) | 1983-08-22 | 1983-08-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151554A JPS6043840A (ja) | 1983-08-22 | 1983-08-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043840A true JPS6043840A (ja) | 1985-03-08 |
Family
ID=15521057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58151554A Pending JPS6043840A (ja) | 1983-08-22 | 1983-08-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043840A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224368A (ja) * | 1984-04-23 | 1985-11-08 | Seiko Epson Corp | リーク電流検定回路 |
| US5008727A (en) * | 1988-01-22 | 1991-04-16 | Matsushita Electric Industrial Co., Ltd. | Standard cell having test pad for probing and semiconductor integrated circuit device containing the standard cells |
| US5186956A (en) * | 1990-08-31 | 1993-02-16 | Shionogi & Co., Ltd. | Rotary powder compression molding machine |
-
1983
- 1983-08-22 JP JP58151554A patent/JPS6043840A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224368A (ja) * | 1984-04-23 | 1985-11-08 | Seiko Epson Corp | リーク電流検定回路 |
| US5008727A (en) * | 1988-01-22 | 1991-04-16 | Matsushita Electric Industrial Co., Ltd. | Standard cell having test pad for probing and semiconductor integrated circuit device containing the standard cells |
| US5186956A (en) * | 1990-08-31 | 1993-02-16 | Shionogi & Co., Ltd. | Rotary powder compression molding machine |
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