JPH0712940Y2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JPH0712940Y2 JPH0712940Y2 JP12940689U JP12940689U JPH0712940Y2 JP H0712940 Y2 JPH0712940 Y2 JP H0712940Y2 JP 12940689 U JP12940689 U JP 12940689U JP 12940689 U JP12940689 U JP 12940689U JP H0712940 Y2 JPH0712940 Y2 JP H0712940Y2
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Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は被試験IC素子に対して、直流電圧、電流を印
加した時の電流、電圧を測定する直流試験と、論理パタ
ンを印加した時の出力の論理値を判定する論理試験とを
行うIC試験装置に関する。
加した時の電流、電圧を測定する直流試験と、論理パタ
ンを印加した時の出力の論理値を判定する論理試験とを
行うIC試験装置に関する。
「従来の技術」 第３図に従来のIC試験装置の一部を示す。試験装置本体
11内に設けられた直流印加測定モジュール12において端
子13から設定電圧が演算増幅器14の反転入力端に供給さ
れ、演算増幅器14の出力端がフォース線15の一端に接続
され、センス線16を通じて帰還された電圧が高入力イン
ピーダンスのセンス増幅器17を通じて演算増幅器14の反
転入力端に帰還される。演算増幅器14の出力端はガード
ドライバ18を通じてガード線19に接続される。フォース
線15、センス線16、ガード線19はそれぞれリレーススイ
ッチ21,22,23を通じて試験装置本体11の端子24,25,26に
それぞれ接続されている。
11内に設けられた直流印加測定モジュール12において端
子13から設定電圧が演算増幅器14の反転入力端に供給さ
れ、演算増幅器14の出力端がフォース線15の一端に接続
され、センス線16を通じて帰還された電圧が高入力イン
ピーダンスのセンス増幅器17を通じて演算増幅器14の反
転入力端に帰還される。演算増幅器14の出力端はガード
ドライバ18を通じてガード線19に接続される。フォース
線15、センス線16、ガード線19はそれぞれリレーススイ
ッチ21,22,23を通じて試験装置本体11の端子24,25,26に
それぞれ接続されている。
試験装置本体11内の論理試験モジュール27のドライバ28
の出力側とコンパレータ29の入力側とがリレースイッチ
31を通じて端子25に接続され、端子26はリレースイッチ
32を通じて接地33に接続される。
の出力側とコンパレータ29の入力側とがリレースイッチ
31を通じて端子25に接続され、端子26はリレースイッチ
32を通じて接地33に接続される。
端子24,25はそれぞれ２心シールド線34の一端において
その心線35,36にリレースイッチKD１,KD２を通じて接続
され、端子26はリレースイッチKD３を通じてシールド37
に接続され、また端子25,26はそれぞれ同軸線38の一端
において内導体39、外導体41にそれぞれリレースイッチ
KL１,KL２を通じて接続される。
その心線35,36にリレースイッチKD１,KD２を通じて接続
され、端子26はリレースイッチKD３を通じてシールド37
に接続され、また端子25,26はそれぞれ同軸線38の一端
において内導体39、外導体41にそれぞれリレースイッチ
KL１,KL２を通じて接続される。
２心シールド線34の他端において心線35,36は互いに接
続されてリレースイッチKD４を通じて被試験IC素子42の
１つのピンに接続される。同軸線38の他端において内導
体39はリレースイッチKL３を通じて被試験IC素子42の前
記１つのピンに接続され、外導体41はリレースイッチKL
４を通じて接地に接続される。
続されてリレースイッチKD４を通じて被試験IC素子42の
１つのピンに接続される。同軸線38の他端において内導
体39はリレースイッチKL３を通じて被試験IC素子42の前
記１つのピンに接続され、外導体41はリレースイッチKL
４を通じて接地に接続される。
直流試験時にはリレースイッチ21,22,23、KD１,KD２,KD
３,KD４、をオンとし、端子13に設定電圧を印加する
と、心線35,36のリレースイッチKD４側の接続点43の電
圧が心線36、センス線16を通じて演算増幅器14に帰還さ
れ、センス増幅器17が高入力インピーダンスでセンス線
16、心線26に電流が流れないから接続点43の電圧が端子
13の設定電圧と等しくなるように動作する。フォース線
15、心線35にて低インピーダンスで電流が流れ、またガ
ード線19を通じてシールド37がガードドライバ18により
駆動され、いわゆるケルビン接続が実現され、高絶縁、
高速セトリングが行われ、被試験IC素子42に設定直流電
圧を印加して直流試験が行われる。
３,KD４、をオンとし、端子13に設定電圧を印加する
と、心線35,36のリレースイッチKD４側の接続点43の電
圧が心線36、センス線16を通じて演算増幅器14に帰還さ
れ、センス増幅器17が高入力インピーダンスでセンス線
16、心線26に電流が流れないから接続点43の電圧が端子
13の設定電圧と等しくなるように動作する。フォース線
15、心線35にて低インピーダンスで電流が流れ、またガ
ード線19を通じてシールド37がガードドライバ18により
駆動され、いわゆるケルビン接続が実現され、高絶縁、
高速セトリングが行われ、被試験IC素子42に設定直流電
圧を印加して直流試験が行われる。
論理試験時にはリレースイッチ31,32、KL１,KL２,KL３,
KL４をオンとし、論理パタンをドライバ28から同軸線38
を通じて被試験IC素子42に印加し、その時のIC素子42の
出力を同軸線38を通じてコンパレータ29で受信し、論理
レベルに変換する。このように同軸線38を使用すること
により、入出力側と伝送路とのインピーダンス整合をと
り、伝送波形の乱れを防止している。なお２心シールド
線34で論理パタンを伝送させようとすると、インピーダ
ンス整合がとれないため、論理パタンの波形が乱れ、正
しい試験を行うことができない。
KL４をオンとし、論理パタンをドライバ28から同軸線38
を通じて被試験IC素子42に印加し、その時のIC素子42の
出力を同軸線38を通じてコンパレータ29で受信し、論理
レベルに変換する。このように同軸線38を使用すること
により、入出力側と伝送路とのインピーダンス整合をと
り、伝送波形の乱れを防止している。なお２心シールド
線34で論理パタンを伝送させようとすると、インピーダ
ンス整合がとれないため、論理パタンの波形が乱れ、正
しい試験を行うことができない。
「考案が解決しようとする課題」 以上述べたように従来のIC試験装置においては、被試験
IC素子42の１つのピンにつき、直流試験のための２心シ
ールド線34と、論理試験のための同軸線38との２本の伝
送線を使用し、かつこれらの切替えのために、リレース
イッチKD１〜KD４、KL１〜KL４の計８個も使用してい
た。
IC素子42の１つのピンにつき、直流試験のための２心シ
ールド線34と、論理試験のための同軸線38との２本の伝
送線を使用し、かつこれらの切替えのために、リレース
イッチKD１〜KD４、KL１〜KL４の計８個も使用してい
た。
この考案の目的は１本の伝送線（ケーブル）を使用し、
かつ少ないスイッチを使用し、しかも直流試験時にケル
ビン接続を行い、論理試験時に論理パタンの波形乱れを
伴うおそれがないIC試験装置を提供することにある。
かつ少ないスイッチを使用し、しかも直流試験時にケル
ビン接続を行い、論理試験時に論理パタンの波形乱れを
伴うおそれがないIC試験装置を提供することにある。
「課題を解決するための手段」 請求項１の考案によれば直流試験時にフォース線又はセ
ンス線が接続される第１端子と、直流試験時にセンス線
又はフォース線が接続され、論理試験時にドライバ、コ
ンパレータが接続される第２端子と、直流試験時にガー
ドドライバが接続され、論理試験時に接地に接続される
第３端子とが試験装置本体に設けられ、シールドされた
同軸線の一端において、その外導体が第１端子に接続さ
れると共に論理試験時にオンにされる第１スイッチを通
じて第３端子に接続され、内導体が第２端子に接続さ
れ、シールドが第３端子に接続され、シールドされた同
軸線の他端において、その外導体が直流試験時にオンと
される第２スイッチを通じて被試験IC素子の１つのピン
に接続されると共に論理試験時にオンとされる第３スイ
ッチを通じて接地に接続され、内導体が上記１つのピン
に接続される。
ンス線が接続される第１端子と、直流試験時にセンス線
又はフォース線が接続され、論理試験時にドライバ、コ
ンパレータが接続される第２端子と、直流試験時にガー
ドドライバが接続され、論理試験時に接地に接続される
第３端子とが試験装置本体に設けられ、シールドされた
同軸線の一端において、その外導体が第１端子に接続さ
れると共に論理試験時にオンにされる第１スイッチを通
じて第３端子に接続され、内導体が第２端子に接続さ
れ、シールドが第３端子に接続され、シールドされた同
軸線の他端において、その外導体が直流試験時にオンと
される第２スイッチを通じて被試験IC素子の１つのピン
に接続されると共に論理試験時にオンとされる第３スイ
ッチを通じて接地に接続され、内導体が上記１つのピン
に接続される。
請求項２の考案によれば、試験装置本体に請求項１の第
１端子、第２端子、第３端子と同様のものが設けられ、
同軸線と単線とを共通にシールドしたケーブルの一端に
おいて、その単線が第１端子に接続され、同軸線の内導
体が第２端子に接続され、外導体及びシールドが第３端
子に接続され、ケーブルの他端において、その単線が直
流試験時にオンとされる第１スイッチを通じて被試験IC
素子の１つのピンに接続され、そのピンに内導体が接続
され、外導体は論理試験時にオンとされる第２スイッチ
を通じて接地に接続される。
１端子、第２端子、第３端子と同様のものが設けられ、
同軸線と単線とを共通にシールドしたケーブルの一端に
おいて、その単線が第１端子に接続され、同軸線の内導
体が第２端子に接続され、外導体及びシールドが第３端
子に接続され、ケーブルの他端において、その単線が直
流試験時にオンとされる第１スイッチを通じて被試験IC
素子の１つのピンに接続され、そのピンに内導体が接続
され、外導体は論理試験時にオンとされる第２スイッチ
を通じて接地に接続される。
「実施例」 第１図に請求項１の考案の実施例を示し、第３図と対応
する部分に同一符号を付けてある。この考案においては
同軸線38にシールド44が施された同軸シールド線45が使
用され、同軸シールド線45の一端においてその外導体41
は端子24に接続されると共に論理試験時にオンとされる
リレースイッチKL１を通じて端子26に接続され、内導体
39は端子25に接続され、シールド44は端子26に接続され
る。同軸シールド線45の他端において外導体41は直流試
験時にオンとされるリレースイッチKD１を通じて被試験
IC素子42の１つのピンに接続され、そのピンに内導体39
が接続され、また外導体41は論理試験時にオンとされる
リレースイッチKL２を通じて接地に接続される。
する部分に同一符号を付けてある。この考案においては
同軸線38にシールド44が施された同軸シールド線45が使
用され、同軸シールド線45の一端においてその外導体41
は端子24に接続されると共に論理試験時にオンとされる
リレースイッチKL１を通じて端子26に接続され、内導体
39は端子25に接続され、シールド44は端子26に接続され
る。同軸シールド線45の他端において外導体41は直流試
験時にオンとされるリレースイッチKD１を通じて被試験
IC素子42の１つのピンに接続され、そのピンに内導体39
が接続され、また外導体41は論理試験時にオンとされる
リレースイッチKL２を通じて接地に接続される。
直流試験時にはリレースイッチ21,22,23、KD１がオンと
される。フォース線15が同軸線38の外導体41に接続さ
れ、直流印加測定モジュール12よりの出力電圧が被試験
IC素子42のピンに印加され、その電圧が内導体39、セン
ス線16を通じて直流印加測定モジュール12に帰還されて
被試験IC素子42のピンに設定電圧が印加される。またガ
ード線19がシールド44に接続されて、シールド44がガー
ドドライバにより駆動される。従っていわゆるケルビン
接続が行われ、高絶縁、高速セトリングがなされる。
される。フォース線15が同軸線38の外導体41に接続さ
れ、直流印加測定モジュール12よりの出力電圧が被試験
IC素子42のピンに印加され、その電圧が内導体39、セン
ス線16を通じて直流印加測定モジュール12に帰還されて
被試験IC素子42のピンに設定電圧が印加される。またガ
ード線19がシールド44に接続されて、シールド44がガー
ドドライバにより駆動される。従っていわゆるケルビン
接続が行われ、高絶縁、高速セトリングがなされる。
論理試験時にはリレースイッチ31,32,KL１,KL２がオン
とされる。同軸線38の外導体41が接地され、論理試験モ
ジュール27からの論理パタンは同軸線38を通じて被試験
IC素子42へ供給され、その出力も同軸線38を通じて論理
試験モジュール27へ供給される。この時、同軸線38はそ
の入出力側とインピーダンス整合がとられ、論理パタ
ン、IC素子42の出力はその各波形が乱れることなく良好
に伝送される。
とされる。同軸線38の外導体41が接地され、論理試験モ
ジュール27からの論理パタンは同軸線38を通じて被試験
IC素子42へ供給され、その出力も同軸線38を通じて論理
試験モジュール27へ供給される。この時、同軸線38はそ
の入出力側とインピーダンス整合がとられ、論理パタ
ン、IC素子42の出力はその各波形が乱れることなく良好
に伝送される。
第１図に括弧書きして示すように、フォース線15の代り
にセンス線16を接続し、センス線16の代りにフォース線
15を接続してもよい。しかしフォース線15には電流が流
れるため、内導体39よりインピーダンスが低い外導体41
にフォース線15が接続される構成が好ましい。
にセンス線16を接続し、センス線16の代りにフォース線
15を接続してもよい。しかしフォース線15には電流が流
れるため、内導体39よりインピーダンスが低い外導体41
にフォース線15が接続される構成が好ましい。
第２図に請求項２の考案の実施例を示し、第３図と対応
する部分に同一符号を付けてある。この考案においては
同軸線38と単線46とに共通のシールド44を施したケーブ
ル47が使用される。ケーブル47の一端において、単線46
は端子24に接続され、内導体39は端子25に接続され、外
導体41及びシールド44は端子26に接続される。ケーブル
47の他端において単線46は直流試験時にオンとされるリ
レースイッチKD１を通じて被試験IC素子42の１つのピン
に接続され、そのピンに内導体39が接続され、外導体は
論理試験時にオンとされるリレースイッチKL１を通じて
接地に接続される。
する部分に同一符号を付けてある。この考案においては
同軸線38と単線46とに共通のシールド44を施したケーブ
ル47が使用される。ケーブル47の一端において、単線46
は端子24に接続され、内導体39は端子25に接続され、外
導体41及びシールド44は端子26に接続される。ケーブル
47の他端において単線46は直流試験時にオンとされるリ
レースイッチKD１を通じて被試験IC素子42の１つのピン
に接続され、そのピンに内導体39が接続され、外導体は
論理試験時にオンとされるリレースイッチKL１を通じて
接地に接続される。
直流試験時にはリレースイッチ21,22,23,KD１がオンと
される。フォス線15が単線46に接続され、センス線16が
内導体39に接続されて被試験IC素子42の１つのピンに設
定電圧が印加され、その際にガード線19が外導体41及び
シールド44に接続され、これらがガードドライブされ、
ケルビン接続で高絶縁、高速セトリングが行われる。
される。フォス線15が単線46に接続され、センス線16が
内導体39に接続されて被試験IC素子42の１つのピンに設
定電圧が印加され、その際にガード線19が外導体41及び
シールド44に接続され、これらがガードドライブされ、
ケルビン接続で高絶縁、高速セトリングが行われる。
論理試験時にはリレースイッチ31,32,KL１がオンとされ
る。同軸線38の外導体41が接地され、その同軸線38を通
じて論理パタン及び被試験IC素子42の出力が伝送され、
インピーダンス整合のとれた伝送路で伝送される。
る。同軸線38の外導体41が接地され、その同軸線38を通
じて論理パタン及び被試験IC素子42の出力が伝送され、
インピーダンス整合のとれた伝送路で伝送される。
この第２図においてもフォース線15の代りにセンス線16
を接続し、センス線16の代りにフォース線15を接続して
もよい。第１図、第２図において論理試験モジュール27
はドライバ28、コンパレータ29の一方のみの場合もあ
る。
を接続し、センス線16の代りにフォース線15を接続して
もよい。第１図、第２図において論理試験モジュール27
はドライバ28、コンパレータ29の一方のみの場合もあ
る。
「考案の効果」 以上述べたようにこの考案によれば試験装置本体11と被
試験IC素子42との接続は１つのピンにつき１本の同軸シ
ールド線45又はケーブル47で済み、しかもスイッチも第
１図の例では３個、第２図の例では２個でよく、従来、
２本の伝送路と、８個のスイッチとを使用していた場合
と比較して構成が頗る簡単である。
試験IC素子42との接続は１つのピンにつき１本の同軸シ
ールド線45又はケーブル47で済み、しかもスイッチも第
１図の例では３個、第２図の例では２個でよく、従来、
２本の伝送路と、８個のスイッチとを使用していた場合
と比較して構成が頗る簡単である。
第１図は請求項１の考案の実施例を示す接続図、 第２図は請求項２の考案の実施例を示す接続図、 第３図は従来のIC試験装置を示す接続図である。
Claims (2)
- 【請求項１】試験装置本体に、直流試験時にフォース線
又はセンス線が接続される第１端子と、直流試験時にセ
ンス線又はフォース線が接続され、かつ論理試験時にド
ライバ、コンパレータが接続される第２端子と、直流試
験時にガードドライバが接続され、かつ論理試験時に接
地に接続される第３端子とが設けられ、 シールドされた同軸線の一端において、その外導体が上
記第１端子に接続されると共に論理試験時にオンにされ
る第１スイッチを通じて上記第３端子に接続され、内導
体が上記第２端子に接続され、シールドが上記第３端子
に接続され、 上記シールドされた同軸線の他端において、その外導体
が直流試験時にオンとされる第２スイッチを通じて被試
験IC素子の１つのピンに接続されると共に論理試験時に
オンとされる第３スイッチを通じて接地に接続され、内
導体が上記１つのピンに接続されるIC試験装置。 - 【請求項２】試験装置本体に、直流試験時にフォース線
又はセンス線が接続される第１端子と、直流試験時にセ
ンス線又はフォース線が接続され、かつ論理試験時にド
ライバ、コンパレータが接続される第２端子と、直流試
験時にガードドライバが接続され、かつ論理試験時に接
地に接続される第３端子とが設けられ、 同軸線と単線とを共通にシールドしたケーブルの一端に
おいて、その単線が上記第１端子に接続され、同軸線の
内導体が上記第２端子に接続され、外導体及びシールド
が上記第３端子に接続され、 上記ケーブルの他端において、その単線が直流試験時に
オンとされる第１スイッチを通じて被試験IC素子の１つ
のピンに接続され、そのピンに内導体が接続され、外導
体は論理試験時にオンとされる第２スイッチを通じて接
地に接続されるIC試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12940689U JPH0712940Y2 (ja) | 1989-11-06 | 1989-11-06 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12940689U JPH0712940Y2 (ja) | 1989-11-06 | 1989-11-06 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0368080U JPH0368080U (ja) | 1991-07-03 |
| JPH0712940Y2 true JPH0712940Y2 (ja) | 1995-03-29 |
Family
ID=31677035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12940689U Expired - Fee Related JPH0712940Y2 (ja) | 1989-11-06 | 1989-11-06 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712940Y2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331783B1 (en) * | 1999-10-19 | 2001-12-18 | Teradyne, Inc. | Circuit and method for improved test and calibration in automated test equipment |
| JP2002040098A (ja) * | 2000-07-24 | 2002-02-06 | Advantest Corp | 試験装置 |
| JP5314412B2 (ja) * | 2008-12-19 | 2013-10-16 | 株式会社アドバンテスト | 電源装置および試験装置 |
-
1989
- 1989-11-06 JP JP12940689U patent/JPH0712940Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0368080U (ja) | 1991-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |