JPH07129464A

JPH07129464A - 情報処理装置

Info

Publication number: JPH07129464A
Application number: JP5276721A
Authority: JP
Inventors: Kotaro Shimamura; 光太郎島村; Takahiro Uchimura; 貴宏内村; Takashi Hotta; 多加志堀田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-11-05
Filing date: 1993-11-05
Publication date: 1995-05-19

Abstract

(57)【要約】【目的】実行するアプリケーションプログラムの性質
に応じてキャッシュメモリ制御情報を変えることによ
り、キャッシュメモリの使用効率を高めること。【構成】実行すべき命令及び処理すべきデータに関す
る情報を格納する主記憶６０８と、主記憶６０８に記憶
された情報に従って情報を処理する命令処理ユニット５
０２と、主記憶６０８に格納された情報の一部を格納す
るキャッシュメモリ３００と、アプリケーションプログ
ラムの内容に応じて最適なキャッシュメモリ制御情報を
格納する方法レジスタ１００と、方法レジスタ１００に
格納されたキャッシュメモリ制御情報に従って主記憶６
０８とキャッシュメモリ３００間における情報の転送を
制御するメモリ制御ユニット４００とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置に係り、
特に、主記憶装置とキャッシュメモリ間における情報の
転送を制御するに好適な情報処理装置に関する。

【０００２】

【従来の技術】従来の情報処理装置においては、大容量
ではあるが低速な主記憶装置へのアクセスによる性能低
下を防止するために、小容量ではあるが高速なキャッシ
ュメモリを使用して性能を高める方法が採用されてい
る。従来のこの種の情報処理装置においては、主記憶装
置とメモリ制御ユニットとをバスラインで接続するとと
もにメモリ制御ユニットと命令処理処理ユニットとをバ
スラインで接続し、さらにメモリ制御ユニットとキャッ
シュメモリとをバスラインで接続する構成が採用されて
いる。そしてこの種の装置において命令及びデータ伝送
をするに際しては、ストアスルー方式、コピーバック方
式などが採用されている。

【０００３】ストアスルー方式は、データの書き込み時
に、キャッシュメモリにデータを書き込んだ後、主記憶
装置にもデータを書き込むようになっている。一方、コ
ピーバック方式は、データ書き込み時に、キャッシュメ
モリに書き込んだデータがキャッシュメモリに残ってい
る間は、主記憶装置へのデータの書き込みは実行しない
ようになっている。

【０００４】又、命令又はデータの読み出し時に、必要
な命令又はデータがキャッシュメモリに無い場合には、
主記憶装置から必要な命令又はデータを読み出し、これ
をキャッシュメモリに書き込む方式が採用されている。
この場合、キャッシュメモリの書き込み領域にまだ主記
憶装置に書き込まれていないデータがあった場合にはそ
のデータを主記憶装置に書き込むようになっている。そ
してキャッシュメモリと主記憶装置との間のデータ転送
を効率よく行うために、隣接した数個の命令又はデータ
から構成される情報をブロック単位で転送することが行
われている。なお、データの書き込み時には、フェッチ
オンライト方式やライトアラウンド方式が用いられてい
る。

【０００５】一方、命令処理ユニットとメモリ制御ユニ
ット及びキャッシュメモリを有するプロセッサを複数個
有し、各プロセッサが単一の主記憶装置を共有する情報
処理装置においては、ブロックのサイズが最適でないと
きに、キャッシュメモリの使用効率が低下するのを防止
するために、ブロックのサイズを動的に調節する方法が
採用されている。即ち各プロセッサのキャッシュメモリ
にそれぞれ各ブロックのサイズを格納するサイズレジス
タと、各ブロックに対するアクセスの履歴情報を格納す
る履歴レジスタを設け、各プロセッサのメモリ制御ユニ
ットが命令処理ユニットからの要求に応答してキャッシ
ュメモリにアクセスする際に、そのアクセスが、該当す
るブロックの前半部分へのアクセスか後半部分へのアク
セスかを履歴レジスタに記録する。また、デ−タの書き
込みを行う場合には、そのアドレスのデ−タを、キャッ
シュメモリが所有している全てのプロセッサの履歴レジ
スタを調べ、そのブロックの前半と後半両方にアクセス
したプロセッサがあればそのブロックに対応するカウン
タを−１し、前半か後半の片方のみにアクセスしたプロ
セッサがあればカウンタを＋１して履歴レジスタに記録
する。そしてカウンタの値がある値より大きくなったと
きにはブロックのサイズが大きすぎると判断し、キャッ
シュメモリとキャッシュメモリ間のデ−タ転送を行う際
にそのブロックを分割し、サイズレジスタの値を更新す
る。一方、カウンタの値がある値より小さくなったとき
には、ブロックのサイズが小さすぎると判断し、キャッ
シュメモリとキャッシュメモリ間のデ−タ転送を行う際
に、そのブロックを隣接するブロックとつなぎあわせ、
サイズレジスタの値を更新する。このように、キャッシ
ュメモリに対するアクセスの履歴情報を用いて、各ブロ
ックのサイズを最適な値に調整することが行われてい
る。

【０００６】なお、この種の情報処理装置に関連するも
のとしては、特開昭６２−１９７８４２号公報、特開平
４−３３６３４０号公報が挙げられる。

【０００７】

【発明が解決しようとする課題】従来の情報処理装置で
は、命令又はデータの量が多い場合に、必要な命令また
はデータがキャッシュメモリに入りきらず、主記憶装置
とキャッシュメモリとの間で命令またはデータの転送が
頻繁に発生する。特に、科学技術計算などで巨大な配列
データを処理する場合には、配列の前半部分を処理する
ときにはキャッシュメモリには配列の後半部分が入って
おり、配列の後半部分を処理するときにはキャッシュメ
モリには配列の前半部分が入っているという事態がしば
しば発生する。このような場合、いづれの処理において
も必要なデータはキャッシュメモリには存在せず、従っ
て、常に主記憶装置との間でデータの転送を行う必要が
あるため、キャッシュメモリの使用効率が極端に低下す
る。

【０００８】また従来の装置では、アプリケーションプ
ログラムを実行する際に、キャッシュメモリを使用する
か否かについて十分考慮することが行われていない。即
ち、一般にどのアプリケーションプログラムを実行する
場合にも、使用頻度の高い命令又はデータと、使用頻度
の低い命令またはデータとが存在する。このような場
合、使用頻度の低い命令又はデータを無条件にキャッシ
ュメモリに書き込むと、使用頻度の高い命令またはデー
タがキャッシュメモリから追い出され、キャッシュメモ
リの使用効率が低下することがある。さらに、主記憶装
置とキャッシュメモリとの間でデータ転送を行うとき
に、転送の単位となるブロックのサイズが実行するアプ
リケーションプログラムにとって最適でない場合もあ
る。即ち、一般に、一度に大量のデータを転送した方が
効率の良い転送ができるため、ブロックのサイズを大き
くした方が性能は向上する。しかし、独立した変数が並
んでいて隣接したデータを連続して使用する可能性が低
い場合は、ブロックのサイズが大きいと近い将来使用す
る可能性が低いデータを一緒に転送することとなり、か
えって性能が低下する。このことは命令を転送する場合
も同様である。例えば、分岐命令の出現頻度の低いアプ
リケーションプログラムを実行するときには、アドレス
の連続した命令を実行する可能性が高いため、ブロック
のサイズを大きくした方が良く、逆に、分岐命令の出現
頻度が高い場合はブロックのサイズを小さくした方が良
い。このように、主記憶装置とキャッシュメモリ間で命
令またはデータを転送するときに、ブロックのサイズを
最適な状態に調整しなければ、キャッシュメモリの使用
効率が低下することになる。

【０００９】また、ブロックのサイズを調整する際に、
各ブロックのサイズ及び履歴情報を記憶する方法では、
ハードウエアの物理量が増加し、且つメモリ制御ユニッ
トの処理が複雑となって処理速度が低下するという問題
点もある。

【００１０】本発明の目的は、実行するアプリケーショ
ンプログラムの内容に応じてキャッシュメモリの制御方
法を変えることにより、キャッシュメモリの使用効率を
高めることができる情報処理装置を提供することにあ
る。

【００１１】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、第１の装置として、実行すべき命令及び
処理すべきデータに関する情報を格納する主記憶手段
と、前記主記憶手段に格納された命令に従って、前記主
記憶手段に格納されたデータを処理する命令処理手段
と、前記主記憶手段に格納された情報の一部を格納する
キャッシュメモリと、アプリケーションプログラムに応
じたキャッシュメモリ制御情報を格納する制御情報記憶
手段と、前記制御情報記憶手段に格納されたキャッシュ
メモリ制御情報に従って前記主記憶手段と前記キャッシ
ュメモリ間における情報の転送を制御するメモリ制御手
段とを備えている情報処理装置を構成したものである。

【００１２】また第２の装置として、実行すべき命令及
び処理すべきデータに関する情報を格納する主記憶手段
と、前記主記憶手段に格納された命令に従って、前記主
記憶手段に格納されたデータを処理する命令処理手段
と、前記主記憶手段に格納された情報の一部を格納する
キャッシュメモリと、アプリケーションプログラムに応
じた複数のキャッシュメモリ制御情報を格納する制御情
報記憶手段と、前記制御情報記憶手段に格納されたキャ
ッシュメモリ制御情報群のうち指定のキャッシュメモリ
制御情報に従って前記主記憶手段と前記キャッシュメモ
リ間における情報の転送を制御するメモリ制御手段とを
備えている情報処理装置を構成したものである。

【００１３】前記各装置において、キャッシュメモリ
は、情報の転送単位を示すブロックサイズに応じた複数
のメモリ領域と、情報をブロックサイズに応じて指定の
メモリ領域に格納する書き込み制御手段とを有し、制御
情報記憶手段に格納されたキャッシュメモリ制御情報
は、情報の転送単位を示すブロックサイズとして転送に
適するブロックサイズに関する情報を含むもので構成す
ることができる。

【００１４】メモリ制御手段は、将来必要とする情報の
アドレスを予測し、この予測結果に従って情報の転送を
制御するプリフェッチ制御手段を有し、制御情報記憶手
段に格納されたキャッシュメモリ制御情報は、前記プリ
フェッチ制御手段が一度に転送すべき情報の転送量を指
定する情報を含むもので構成することができる。

【００１５】読み出し要求に応答するメモリ制御手段と
して、メモリ制御手段は、命令処理手段から情報の読み
出し要求を受けたときに、キャッシュメモリと情報の授
受を行ってキャッシュメモリに指定の情報が存在するか
否かを判定する判定手段と、前記判定手段の判定結果と
制御情報記憶手段に格納されたキャッシュメモリ制御情
報に従って情報の転送を制御する転送制御手段とを有
し、制御情報記憶手段に格納されたキャッシュメモリ制
御情報は、キャッシュメモリに指定の情報が存在しない
ときに、指定の情報を主記憶手段からキャッシュメモリ
に転送すべきか否かを示す情報を含むもので構成するこ
とができる。

【００１６】書き込み要求に応答するメモリ制御手段と
して、メモリ制御手段は、命令処理手段から情報の書き
込み要求を受けたときに、キャッシュメモリと情報の授
受を行ってキャッシュメモリに指定の情報が存在するか
否かを判定する判定手段と、前記判定手段の判定結果と
制御情報記憶手段に格納されたキャッシュメモリ制御情
報に従って情報の転送を制御する転送制御手段とを有
し、制御情報記憶手段に格納されたキャッシュメモリ制
御情報は、キャッシュメモリに指定の情報が存在しない
ときに、指定の情報を主記憶手段からキャッシュメモリ
に転送すべきか否かを示す情報を含むもので構成するこ
とができる。さらに、メモリ制御手段は、命令処理手段
から情報の書き込み要求を受けたときに、キャッシュメ
モリに指定の情報を転送する情報転送手段と、制御情報
記憶手段に格納されたキャッシュメモリ制御情報に従っ
て情報の転送を制御する転送制御手段とを有し、制御情
報記憶手段に格納されたキャッシュメモリ制御情報は、
キャッシュメモリに格納すべき指定の情報を主記憶手段
にも書き込むべきかそれともキュッシュメモリに格納さ
れた指定の情報が有効である間は指定の情報を主記憶手
段へ書き込むことを禁止するかを示す情報を含むもので
構成することができる。

【００１７】また制御情報記憶手段は、複数の部分に分
割されたキャッシュメモリ制御情報をそれぞれ格納する
記憶領域群を有し、分岐命令の頻度の高低に応じて分割
された命令が前記記憶領域群の中のいずれかの記憶領域
に分散して格納され、使用頻度の高低に応じて分割され
たデータが前記記憶領域群のうち命令とは異なる記憶領
域に分散して格納されているもので構成することができ
る。さらに、制御情報記憶手段は、相異なるキャッシュ
メモリ制御情報をそれぞれ格納する複数の記憶領域と、
命令処理手段からアドレスを受けこのアドレスが各記憶
領域に対応して設定されたアドレスの範囲内にあるか否
かを判定する複数のアドレス範囲判定手段と、指定のア
ドレス範囲判定手段から肯定の判定結果が得られ他のア
ドレス範囲判定手段からは否定の判定結果が得られたこ
とを条件に指定の記憶領域からキャッシュメモリ制御情
報を選択して出力する複数の情報出力手段とを有するも
ので構成することができる。

【００１８】また第１又は第２の装置において、キャッ
シュメモリは応答速度の相異なる複数のメモリで構成さ
れ、メモリ制御手段は、主記憶手段と一方のキャッシュ
メモリ間における情報の転送を制御すると共に各キャッ
シュメモリ間における情報の転送を制御してなるもので
構成することができる。さらに、キャッシュメモリは命
令用キャッシュメモリとデータ用キャッシュメモリとか
ら構成され、制御情報記憶手段はキャッシュメモリ制御
情報のうち命令用制御情報を格納する命令用制御情報記
憶手段とキャッシュメモリ制御情報のうちデータ用制御
情報を格納するデータ用制御情報記憶手段とから構成さ
れ、メモリ制御手段は、命令用キャッシュメモリと主記
憶手段間における情報の転送を制御すると共にデータ用
キャッシュメモリと主記憶手段間における情報の転送を
制御してなるもので構成することができる。

【００１９】

【作用】前記した手段によれば、アプリケーションプロ
グラムに応じて最適なキャッシュメモリ制御情報が制御
情報記憶手段に記憶されると、制御情報記憶手段に格納
されたキャッシュメモリ制御情報に従って主記憶手段と
キャッシュメモリ間における情報の転送が制御される。
このためメモリ制御手段は実行するアプリケーションプ
ログラムに応じて最適な情報転送制御を行うことが可能
となる。

【００２０】また主記憶手段とキャッシュメモリ間にお
ける情報の転送を制御するに際して、制御情報記憶手段
に複数のキャッシュメモリ制御情報が格納されていると
きには、各アプリケーションプログラムに応じて最適な
キャッシュメモリ制御情報を選択し、選択したキャッシ
ュメモリ制御情報に従って主記憶手段とキャッシュメモ
リ間における情報の転送を制御することができる。

【００２１】そして最適なキャッシュメモリ制御情報を
格納するに際しては、アプリケーションプログラムのア
クセスの傾向やハードウエアの各種パラメータを考慮し
て格納することができる。そしてこの場合、キャッシュ
メモリ制御情報として、情報の転送単位を示すブロック
サイズとして、転送に適するブロックサイズに関する情
報や、プリフェッチ制御手段が一度に転送すべき情報の
転送量を指定する情報、あるいはキャッシュメモリに指
定の情報が存在しないときに、指定の情報を主記憶手段
からキャッシュメモリに転送すべきか否かを示す情報、
さらに情報を書き込むときに、キャッシュメモリに格納
すべき指定の情報を主記憶手段にも書き込むべきかキャ
ッシュメモリに格納された指定の情報が有効である間は
指定の情報を主記憶手段へ書き込むことを禁止するかを
示す情報を格納することができる。

【００２２】これらの情報を基に最適なキャッシュメモ
リ制御情報を設定すると、アプリケーションプログラム
を効率良く実行することができる。

【００２３】例えば、分岐命令の多いプログラムや離散
的な変数をランダムにアクセスするプログラムを実行す
るときには、ブロックサイズやプリフェッチ数を小さく
する。一方、分岐命令の少ないプログラムや配列を連
続的にアクセスするプログラムを実行する時には、ブロ
ックサイズ、プリフェッチ数を大きくする。

【００２４】又キャッシュメモリの容量が小さく、主記
憶手段からキャシュメモリへの情報を転送するのに必要
な時間が短い場合にはブロックサイズやプリフェッチ数
を小さくする。逆に、キャッシュメモリの容量が大き
く、主記憶手段からキャッシユメモリへの情報を転送す
るのに必要な時間が長い場合には、ブッロクサイズ、プ
リフェッチ数を大きくする。

【００２５】最適条件に従ってキャシュメモリ制御情報
を設定すると、最適な量のデータ転送が可能となる為、
不必要なデータの転送による性能の低下を防止できる。

【００２６】又、使用頻度の低い命令又はデータがキャ
シュメモリに書き込まれるのを防止することができ、使
用頻度の高い命令又はデータがキャシュメモリから追い
出されるのを防止することが可能となり、キャッシュメ
モリの使用効率が向上する。

【００２７】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。

【００２８】図１は本発明の第１実施例を示すブロック
構成図である。図１において、情報処理装置は、命令処
理ユニット５０２、メモリ制御ユニット４００、キャッ
シュメモリ３００、方法レジスタ１００、主記憶装置６
０８を備えて構成されている。主記憶装置（以下、主記
憶と称する）６０８は、実行すべき命令及び処理すべき
データに関する情報を格納する主記憶手段として構成さ
れており、制御用バス８１６、データバス８１８を介し
てメモリ制御ユニット４００に接続されている。キャッ
シュメモリ３００は主記憶６０８に格納された命令及び
データの一部を格納するように構成されており、制御用
バス８１０、データバス８１２、８１４を介してメモリ
制御ユニット４００に接続されている。命令処理ユニッ
ト５０２は主記憶６０８に格納されたデータを処理する
命令処理手段として構成されており、制御用バス８０
２、８０４を介して方法レジスタ１００に接続されてい
ると共に制御用バス８０４、データバス８０６を介して
メモリ制御ユニット４００に接続されている。方法レジ
スタ１００はアプリケーションプログラムに応じたキャ
ッシュメモリ制御情報を格納する制御情報記憶手段とし
て構成されており、制御用バス８０８を介してメモリ制
御ユニット４００と接続されている。メモリ制御ユニッ
ト４００は方法レジスタ１００に格納されたキャッシュ
メモリ制御情報に従って主記憶６０８とキャッシュメモ
リ３００間における情報の転送を制御するメモリ制御手
段として構成されている。

【００２９】命令処理ユニット５０２は、制御用バス８
０４及びデータバス８０６を介してメモリ制御ユニット
４００から命令を受け、この命令に従った処理を実行す
る。このとき実行した命令が主記憶６０８に対するデー
タの読み出し又は書き込みを必要とする命令であった場
合には、制御用バス８０４を介してメモリ制御ユニット
４００に対してデータの読み出し又は書き込みを要求
し、データバス８０６を介して必要なデータを転送す
る。一方、実行した命令が方法レジスタ１００に対する
書き込みを指令する命令であった時には、制御用バス８
０２を介して方法レジスタ１００に指定のデータを書き
込む。方法レジスタ１００は、制御用バス８０４を介し
て命令処理ユニット５０２がメモリ制御ユニット４００
に対して要求した命令又はデータのアドレスを受け取
り、そのアドレスに対応したキャッシュメモリ制御情報
を制御用バス８０８を介してメモリ制御ユニット４００
に転送する。このとき、メモリ制御ユニット４００は、
制御用バス８０８を介して受け取ったキャシュメモリ制
御情報に従って、命令処理ユニット５０２、キャッシュ
メモリ３００及び主記憶６０８間における命令又はデー
タの転送を制御する。すなわち、キャッシュメモリ３０
０は、制御用バス８１０を介してメモリ制御ユニット４
００からアドレスを受け取り、対応する命令またはデー
タをデータバス８１４に出力する。また、制御用バス８
１０を介して書き込みを指示されたときには、データバ
ス８１２を介して受け取った命令またはデータを指定さ
れた場所に書き込む。また主記憶６０８は、制御用バス
８１６を介して命令またはデータの読み出し又は書き込
み要求を受け取る。そして命令またはデータの読み出し
要求を受け取ったときには、必要な命令またはデータを
データバス８１８に出力する。一方、データの書き込み
要求を受け取ったときには、必要なデータをデータバス
８１８を介して受け取り、このデータを指定の場所に書
き込む。

【００３０】図２は方法レジスタ１００の第１実施例を
示す図である。図２において、方法レジスタ１００は最
適なキャッシュメモリ制御情報を格納するためにレジス
タ１１２を備えており、このレジスタ１１２の記憶領域
が複数の領域に分割されている。即ち、レジスタ１１２
の記憶領域には、ブロックサイズ（ＢＫＳ）１０２、プ
リフェッチ数（ＮＰＦ）１０４、キャッシング選択（Ｃ
／Ｎ）１０６、コピーバック選択（Ｃ／Ｓ）１０８、フ
ェッチオンライト選択（Ｆ／Ｗ）１１０に関する情報が
格納されるようになっている。ブロックサイズ１０２
は、主記憶６０８とキャッシュメモリ３００との間で命
令又はデータを転送する際の転送単位を示すブロックサ
イズを指定するようになっている。プリフェッチ数１０
４は、ハードウエアプリフェッチを行う際に、プリフェ
ッチする命令又はデータのブロック数を指定するように
なっている。キャッシング選択１０６は、命令またはデ
ータの読み出しで必要な命令又はデータがキャッシュメ
モリ３００に無かった場合に、そのブロックをキャッシ
ュメモリ３００に転送するか否かを指定するようになっ
ている。コピーバック選択１０８は、データの書き込み
の際に、コピーバック方式とストアスルー方式のどちら
を選択するかを指定するようになっている。フェッチオ
ンライト選択１１０はデータの書き込みで必要なデータ
がキャッシュメモリ３００に無かった場合に、フェッチ
オンライト方式とライトアラウンド方式のどちらを選択
するかを指定するようになっている。

【００３１】上記構成における方法レジスタ１００は、
命令処理ユニット５０２から書き込み要求８２４を受け
たときに、レジスタ１１２に書き込みデータ８２２を書
き込むようになっている。そしてレジスタ１１２に書き
込まれたデータは、制御用バス８０８を介してメモリ制
御ユニット４００に転送される。この場合、この実施例
では、方法レジスタ１００に格納できるキャッシュメモ
リ制御情報は一通りしかないため、制御用バス８０４を
介して受け取ったアドレスの値によらず、同一のキャッ
シュメモリ制御情報が制御用バス８０８に出力されるこ
とになる。

【００３２】図３はキャッシュメモリ３００の第１実施
例を示す図である。図３において、キャッシュメモリ３
００は、情報の転送単位を示すブロックサイズに応じた
複数のメモリ領域として、相異なるブロックサイズに対
応する３つのメモリ３１１〜３１３を備えているととも
に、各メモリにブロクサイズに応じて指定のデータを格
納するための書き込み制御手段として制御回路３０２が
設けられている。さらにメモリ３１２、３１３から指定
のデータを選択するための選択回路３０４、３０６が設
けられている。

【００３３】メモリ３１１〜３１３はそれぞれ複数のブ
ロックの情報を格納するための領域を有し、各ブロック
はタグ領域３２１〜３２３およびデータ領域３３１、３
４１〜３４２、３５１〜３５４から構成されている。タ
グ領域には、そのブロックに対応するアドレスの上位ビ
ットが格納され、データ領域には、そのブロックに対応
する命令又はデータが格納される。そして、メモリ３１
１〜３１３は、制御用バス８１０を介して受け取ったア
ドレス８３４の下位ビット８４６〜８４８に従って各メ
モリに含まれる複数のブロックの内から一つのブロック
を選択し、そのブロックのタグ情報８６１〜８６３およ
び命令またはデータ８６６〜８６８をデータバス８１４
に出力する。このとき、メモリ３１２は、各ブロックに
２個の命令またはデータを含むため、選択回路３０４に
よってアドレス８３４に対応する命令またはデータを選
択して出力することになる。同様に、メモリ３１３は各
ブロックに４個の命令又はデータを含むため、選択回路
３０６によってアドレス８３４に対応する命令又はデー
タを選択して出力するようになっている。そして、メモ
リ３１１〜３１３が出力したタグ情報８６１〜８６３の
値が、アドレス８３４の上位ビットと一致した場合に
は、要求された命令又はデータが対応するメモリ３１１
〜３１３に存在することを示し、一致しないときには存
在しないことを示す。なおこの判定は後述するように、
メモリ制御ユニット４００によって行われる。

【００３４】一方制御回路３０２は、書き込み要求８３
２を取り込み、メモリ３１１〜３１３に対する書き込み
制御信号８４１〜８４３を出力する。そして書き込み制
御信号８４１〜８４３を取り込んだときには、メモリ３
１１〜３１３は、タグ情報８５１〜８５３及び命令又は
データ８５６〜８５８をデータバス８１２から取り込
み、アドレス８３４の下位ビット８４６〜８４８で指定
されたブロックに格納することになる。

【００３５】図４はメモリ制御ユニット４００のブロッ
ク図である。図４において、メモリ制御ユニット４００
は転送制御回路４０２、プリフェッチ制御回路４０４、
選択回路４０６、アドレス変換回路４０８、キャッシュ
メモリインターフェース４１０、ヒット判定回路４１
２、データバッファ４１４、主記憶インターフェース４
１６を備えて構成されている。選択回路４０６は、命令
処理ユニット５０２から出力されたアドレス８７４とプ
リフェッチ制御回路４０４から出力されたアドレス８７
８の内いづれか一方のアドレスを選択するようになって
いる。そして命令処理ユニット５０２の要求に従って命
令又はデータを転送するときには、アドレス８７４を選
択する。一方、命令処理ユニット５０２が将来必要とす
る命令又はデータを予測して予め転送しておくプリフェ
ッチ処理を行うときには、アドレス８７８を選択する。
選択回路４０６によって選択されたアドレスはアドレス
８８０としてアドレス変換回路４０８に転送される。こ
のアドレス変換回路４０８はアドレス８８０に対してア
ドレス変換を行って、変換後のアドレス８８６を出力す
るようになっている。このときのアドレス８８０は、命
令処理ユニット５０２が命令又はデータをアクセスする
ときに用いるアドレスであり、通常（論理アドレス）と
よばれる。一方、アドレス変換後のアドレス８８６は、
主記憶６０８にアクセスするときに用いるアドレスであ
り、通常（物理アドレス）とよばれる。

【００３６】アドレス変換回路４０８から出力されたア
ドレス８８６はキャッシュメモリインターフェース４１
０と主記憶インターフェース４１６へ転送される。キャ
ッシュメモリインターフェース４１０には転送制御回路
４０２からの制御情報８８２が入力されている。この転
送制御回路４０２は、命令処理ユニット５０２からの要
求８７２を受け取ると、キャッシュメモリインターフェ
ース４１０又は主記憶インターフェース４１６を制御し
て必要な命令又はデータの転送を行うようになってい
る。またヒット判定回路４１２は、データバス８１４を
介してキャッシュメモリ３００から受け取ったタグ情報
８６１〜８６３とアドレスの上位ビットとを比較し、必
要な命令又はデータがキャッシュメモリ３００に存在す
るか否かを判定するようになっている。プリフェッチ制
御回路４０４は、命令処理ユニット５０２からアドレス
８７４を受け取り、将来必要となる命令又はデータのア
ドレスを予測するようになっている。そしてその結果、
主記憶６０８からキャッシュメモリ３００へ命令又はデ
ータを転送する必要があると判断したときには、転送制
御回路４０２へ転送要求８７６を出力し、それと同時に
転送すべき命令又はデータのアドレス８７８を出力する
ようになっている。なお、データバッファ４１４は、命
令又はデータを転送するときに、転送中の命令又はデー
タを一時的に格納するレジスタとして構成されている。

【００３７】ここで、プリフェッチ制御回路４０４にお
いて、将来必要となる命令又はデータのアドレスを予測
する方法としては、多くの方法が考えられる。例えば一
つの方法は、命令処理ユニット５０２から要求のあった
命令又はデータの次のブロックがキャッシュメモリ３０
０に存在するか否かを調べ、もしないときにはそのブロ
ックを予めキャッシュメモリ３００に転送するという方
法である。この場合、通常、アクセスのあった命令又は
データの次のアドレスに対しては、近い将来アクセスす
る確率が高いため、このような簡単な方法でもある程度
の効果を期待することができる。しかし、この方法で
は、命令処理ユニット５０２からの要求のすべてに対し
て、次のブロックがキャッシュメモリ３００にあるか否
かを調べる必要があり、キャッシュメモリ３００に対す
るアクセスが必要以上に増える可能性がある。そこで、
このような問題点を解決する方法として、命令処理ユニ
ット５０２からの要求の内必要な命令又はデータがキャ
ッシュメモリになかった場合に限って次のブロックがキ
ャッシュメモリ３００にあるか否かを調べるという方法
を用いることもできる。この場合、キャッシュメモリ３
００にない命令又はデータの次のブロックはキャッシュ
メモリ３００にない確率が高いため、この方法を用いれ
ば効率よくプリフェッチを行うことができる。

【００３８】しかし、上記二つの方法では、配列データ
などで一定間隔をおいて分布しているデータにアクセス
するような場合には必ずしも有効ではない。このような
場合でも有効にプリフェッチを行う方法として、複数の
アクセスの間のアドレスの差を記憶しておき、これに基
づいて次にアクセスするアドレスを予測する方法を用い
ることができる。この方法を用いれば、複雑な予測回路
が必要となるが、より精度の高い予測を行うことが可能
となる。

【００３９】次に、メモリ制御ユニット４００が命令処
理ユニット５０２から命令又はデータの読み出し要求を
受け取ったときの動作を図５に従って説明する。

【００４０】まず、メモリ制御ユニット４００が命令又
はデータの読み出し要求を受け取ると、必要な命令又は
データがキャッシュメモリ３００にあるか否かのヒット
判定が行われる（ステップ７０２）。ヒット判定によっ
て、必要な命令又はデータがキャッシュメモリ３００に
存在すると判定した場合には、データバス８１４を介し
て、タグ情報がアドレスの上位ビットと一致したメモリ
から出力された命令又はデータを受け取り、このデータ
を命令処理ユニット５０２に転送する（ステップ７０
６）。これがキャッシュ読み出しである。

【００４１】一方、ステップ７０２でヒット判定を行っ
た結果、必要な命令又はデータがキャッシュメモリ３０
０にないと判定した場合には、方法レジスタ１００から
受け取ったキャッシュメモリ制御情報の中のキャッシン
グ選択（Ｃ／Ｎ）１０６の値を調べる。そしてキャッシ
ング選択１０６の値が１であったときには、主記憶６０
８からブロックサイズ（ＢＫＳ）１０２で指定された命
令又はデータを読み出し、このデータを、メモリ３１１
〜３１３の内ブロックサイズ１０２で指定された値に対
応するメモリに書き込む。このとき同時に、命令処理ユ
ニット５０２の要求したアドレスに対する命令又はデー
タを、命令処理ユニット５０２に転送する（ステップ７
０８）。これがブロック転送である。

【００４２】ここで、ブロック転送７０８を行う際に、
主記憶６０８から読み出す命令又はデータのサイズが大
きい場合には注意が必要である。例えば、読みだすサイ
ズがメモリ３１３の１ブロックの大きさであった場合に
は、その命令又はデータはメモリ３１１の４ブロックに
相当するが、ヒット判定はその内の１ブロックのみしか
行っていない。従って、主記憶６０８からメモリ３１３
に命令又はデータを転送すると、メモリ３１１とメモリ
３１３に同一アドレスの命令又はデータが含まれる可能
性がある。ここでコピーバック方式を採用していたとす
ると、コピーバック方式では、主記憶６０８に格納され
ている値は最新の値でない可能性があるため、メモリ３
１３に転送した値も最新の値ではない場合がある。そこ
でキャッシュメモリ３００との間でデータの転送を行う
場合には、このようなことを考慮に入れ、複数のメモリ
に同一アドレスのデータが含まれている場合には、ブロ
ックサイズの小さいメモリとの間でデータを転送する必
要がある。

【００４３】一方、命令の転送を行う場合には、複数の
メモリに同一アドレスの命令が含まれている場合でも、
両者に格納されている値は同一であるため、どちらのメ
モリから命令を読み出してもよい。また、複数のメモリ
に同一アドレスの命令又はデータが含まれないようにす
る方法もある。この方法では、主記憶６０８からメモリ
３１２又は３１３に命令又はデータを転送するときに、
同一アドレスの命令又はデータがブロックサイズのより
小さいメモリにないかどうかを調べる必要がある。該当
する命令又はデータがあったときには、ブロックサイズ
の小さい方のメモリの命令又はデータを無効とし、無効
にされたデータのなかに主記憶６０８に書き込まれてい
ないデータがあった場合には、そのデータをブロックサ
イズの大きい方のメモリに転送する。このような処理を
することによって、２つのメモリに同一アドレスの命令
又はデータが含まれないようにすることができる。

【００４４】ステップ７０４でキャッシング選択１０６
の値が０であると判定されたときには、命令処理ユニッ
ト５０２の要求したアドレスに対応する命令又はデータ
のみを主記憶６０８から読み出し、これを命令処理ユニ
ット５０２に転送する（ステップ７１０）。これがワー
ド転送である。

【００４５】ステップ７０６のキャッシュ読み出しとス
テップ７０８のブロック転送が終了すると、プリフェッ
チ数（ＮＰＦ）１０４を調べる処理が行われる（ステッ
プ７１２）。このときプリフェッチ数１０４が０より大
きい場合には、プリフェッチ制御回路４０４においてプ
リフェッチの処理を開始する（ステップ７１４）。これ
がプリフェッチ起動である。プリフェッチのときに転送
する命令又はデータの量は、ブロックサイズ１０２とプ
リフェッチ数１０４に基づいて決定される。そしてプリ
フェッチ制御回路４０４がプリフェッチの処理を開始す
ると、転送制御回路４０２は命令処理ユニット５０２か
ら次の要求を受け付け可能となるため、プリフェッチ制
御回路４０４の処理と命令処理ユニット５０２の処理を
並列に行うことができる。

【００４６】次に、メモリ制御ユニット４００が命令処
理ユニット５０２からデータの書き込み要求を受け取っ
た時の動作を図６に従って説明する。

【００４７】まず、メモリ制御ユニット４００がデータ
の書き込み要求を受け取ると、読み出しのときと同様
に、ヒット判定処理を実行する（スッテプ７０２）。こ
のヒット判定を行った結果、書き込みを行うべきアドレ
スのデータがキャッシュメモリ３００にあると判定した
場合には、タグ情報がアドレスの上位ビットと一致した
メモリへデータを書き込む（ステップ７２６）。これが
キャッシュ書き込みである。

【００４８】一方、ステップ７０２でヒット判定を行っ
た結果、書き込みを行うべきアドレスのデータがキャッ
シュメモリ３００にないと判定した場合には、方法レジ
スタ１００から受け取ったキャッシュメモリ制御情報の
なかのフェッチオンライト選択（Ｆ／Ｗ）１１０の値を
調べる。フェッチオンライト選択１１０の値が１であっ
た場合には、主記憶６０８からブロックサイズ（ＢＫ
Ｓ）１０２で指定されたブロックサイズのデータを読み
出し、命令処理ユニット５０２の要求したアドレスのデ
ータをデータバス８０６から受け取ったデータと入れ替
える。この後メモリ３１１〜３１３のうちブロックサイ
ズ１０２で指定された値に対応するメモリに指定のデー
タを書き込む（スッテプ７２８）。これがブロック転送
である。

【００４９】フェッチオンライト選択１１０の値が０で
あった場合には、命令処理ユニット５０２の要求したデ
ータを主記憶６０８に直接書き込み、処理を終了する
（ステップ７３６）。これが主記憶書き込みである。

【００５０】キャッシュ書き込み又はブロック転送の処
理が終了すると、プリフェッチ数（ＮＰＦ）１０４を調
べ（ステップ７１２）、必要ならばプリフェッチ起動
（ステップ７１４）を行う。そしてプリフェッチ起動が
終了すると、コピーバック選択（Ｃ／Ｓ）１０８の値を
調べる。そしてコピーバック選択１０８の値が１のとき
にはそのまま処理を終了し、０のときには主記憶書き込
みを行った後このルーチンでの処理を終了する。

【００５１】上記構成による情報処理装置において、ア
プリケーションプログラムを効率よく実行するために
は、そのプログラムに最適なキャッシュメモリ制御情報
を方法レジスタ１００に書き込む必要がある。この場
合、一般に、最適なキャッシュメモリ制御情報として
は、アプリケーションプログラムのアクセスの傾向とハ
ードウエアの各種パラメータの両方に依存するところか
ら、これらを考慮して最適なキャッシュメモリ制御情報
を方法レジスタ１００に書き込む必要がある。

【００５２】例えば、分岐命令の多いプログラムや離散
的な変数をランダムにアクセスするプログラムを実行す
る場合には、ブロックサイズ１０２およびプリフェッチ
数１０４を小さくした方がよい。逆に、分岐命令の少な
いプログラムや配列を連続的にアクセスするようなプロ
グラムを実行する場合には、ブロックサイズ１０２およ
びプリフェッチ数１０４を大きくした方がよい。

【００５３】また、キャッシュメモリの容量が小さい場
合や、主記憶６０８からキャッシュメモリ３００へ命令
又はデータを転送するために必要な時間が短い場合に
は、ブロックサイズ１０２及びプリフェッチ数１０４を
小さくした方がよい。逆に、キャッシュメモリ３００の
容量が大きい場合や、主記憶６０８からキャッシュメモ
リ３００へ命令又はデータを転送するために必要な時間
が長い場合には、ブロッックサイズ１０２及びプリフェ
ッチ数１０４を大きくした方がよい。このため、アプリ
ケーションプログラムを開始する際に、これらの緒条件
を考慮に入れて最適なキャッシュメモリ制御情報を決定
し、この決定に従った情報を方法レジスタ１００に書き
込むことにより、効率よくアプリケーションプログラム
を実行することができる。

【００５４】また、時分割で複数のアプリケーションプ
ログラムを並行して処理する場合には、あるプログラム
の処理を中断して別のプログラムの処理を再開するとき
には、方法レジスタ１００に、再開する方のプログラム
に最適なキャッシュメモリ制御情報を書き込むことによ
り、どのプログラムを実行しているときにも最適な制御
を行うことが可能となる。

【００５５】次に、本発明の他の実施例について説明す
る。

【００５６】図７は方法レジスタ１００の第２実施例を
示す図である。図７において、方法レジスタ１００は、
複数のキャッシュメモリ制御情報を格納するレジスタ１
３１〜１３ｎを備えて構成されている。そして各レジス
タに指定の制御情報を格納するために制御回路１１２が
設けられており、各レジスタから指定の制御情報を選択
するためにデコーダ１２４、選択回路１２６が設けられ
ている。即ち、制御回路１１２は、命令処理ユニット５
０２からの書き込み要求９０２を受け取り、指定のレジ
スタへ書き込み制御信号９０６を出力するようになって
いる。そして書き込み制御信号９０６によって書き込み
を指定されたレジスタに書き込みデータ９０４が記憶さ
れる。

【００５７】一方、デコーダ１２４は、制御用バス８０
４を介して、命令処理ユニット５０２から受け取ったア
ドレスのうち予め定められたビットを用いて選択信号９
０８を生成する。選択回路１２６は、デコーダ１２４か
らの選択信号９０８に従ってレジスタ１３１〜１３ｎに
格納されたキャッシュメモリ制御情報の中から１つの制
御情報を選択し、この情報を制御用バス８０８に出力す
る。

【００５８】図８は、図７の方法レジスタ１００を用い
たときのアドレスとキャッシュメモリ制御情報の対応及
び方法レジスタ１００の使用方法を説明するための図で
ある。

【００５９】図８において、キャッシュメモリ制御情報
を方法レジスタ１００に記憶するに際しては、アドレス
３２ビットを上位から９ビット、３ビット、２０ビット
の３つの部分に分ける。そしてこのアドレスのうちＡの
部分の３ビットを用いてデコーダ１２４が選択信号９０
８を生成する。この場合、全アドレス空間は、８Ｍバイ
トの大きさの５１２個の空間に分けられ、各空間はＡの
値が０、１、２〜３、４〜７に対応する４つの領域に分
割される。各領域の大きさは、１Ｍバイト、２Ｍバイ
ト、及び４Ｍバイトである。各空間及び各領域の大きさ
及び配置は、デコーダ１２４の構成によって決定される
ようになっている。そして、方法レジスタ１００は、４
つの領域それぞれに対して別々のキャッシュメモリ制御
情報を指定するために、４つのレジスタを備えている。

【００６０】次に、図７に示す方法レジスタ１００を有
する情報処理装置によってアプリケーションプログラム
を実行する方法について説明する。

【００６１】まず、方法レジスタ１００にキャッシュメ
モリ制御方法を書き込むタイミングは２通りの方法が考
えられる。１つは、図２の方法レジスタ１００を用いた
場合と同様に、各アプリケーションプログラムの実行を
開始又は再開するときに、そのプログラムに最適なキャ
ッシュメモリ制御情報を書き込む方法である。この場合
には、アプリケーションプログラムの命令及びデータを
複数の部分に分け、各部分を図８における別々の領域に
割り当てることにより、それぞれに対して別々のキャッ
シュメモリ制御情報を指定することができる。

【００６２】即ち、通常、同一なアプリケーションプロ
グラムに含まれる命令又はデータであっても、アドレス
によってアクセスの傾向が異なる。従って、異なった性
質の命令又はデータを別々の領域に割り当て、それぞれ
に対応した最適なキャシュメモリ制御情報を指定するこ
とにより、プログラム全体で同一のキャッシュメモリ制
御情報を指定する場合に比べ、より効率良く制御を行う
ことができる。

【００６３】２つ目の方法は、複数のアプリケーション
プログラムで同一のキャッシュメモリ制御情報を用いる
方法である。この方法においては、予め、将来実行する
可能性のあるアプリケーションプログラムを想定し、そ
れらのプログラムに最適であると思われる複数のキャッ
シュメモリ制御情報をハードウエアの各種パラメータを
考慮した上で決定し、これを方法レジスタ１００に書き
込んでおく。この場合、方法レジスタ１００に設定する
値の例を次の表１に示す。

【００６４】

【表１】

【００６５】表１の例では、領域１と２はブロックサイ
ズ（ＢＫＳ）が小さいため、連続するアドレスへのアク
セスが少ない命令又はデータを割り当てると、不必要な
命令又はデータの転送が減り、性能が向上する。更に、
領域２はキャッシング選択（Ｃ／Ｎ）、及びフェッチオ
ンライト選択（Ｆ／Ｗ）が０であるため、アクセス頻度
の低い命令又はデータを割り当てると、その命令又はデ
ータにアクセスしたときに、アクセス頻度の高い命令又
はデータをキャッシュメモリから追い出すことがなくな
り、性能が向上する。更に、領域３及び４は、ブロック
サイズ（ＢＳＫ）やプリフェッチ数（ＮＰＦ）が大きい
ため、連続するアドレスへのアクセスが多い命令又はデ
ータを割り当てると、将来必要となる命令又はデータを
予めキャッシュメモリに転送しておくことが可能とな
り、性能が向上する。

【００６６】また、データベースのように、一定の大き
さの単位データが多数連続する場合には、ブロックサイ
ズの値が単位データの大きさに等しい領域に割り当てる
と良い場合もある。また、一般的に、大きな配列データ
は連続するアドレスへのアクセスが多く、小さな配列デ
ータ及び配列以外のデータは連続するアドレスへのアク
セスが少ない傾向があるため、サイズの大きい領域に大
きいブロックサイズを設定したほうが有利である。

【００６７】又、表１の値は、比較的キャッシュメモリ
３００の容量が小さい情報処理装置のための設定値であ
り、ブロックサイズが小さい値に設定されている。も
し、キャシュメモリの容量が大きい情報処理装置で値を
設定するのであれば、ブロックサイズをより大きくした
ほうが性能が向上する。

【００６８】一方、各アプリケーションプログラムを開
始するときには、そのプログラムの命令又はデータの各
部分に対して、最適なキャッシュメモリ制御情報を求
め、それに最も近い制御情報が書き込まれている領域に
その命令又はデータを割り当てる。このときの、命令又
はデータの具体的な割り当て例を図８に示す。

【００６９】図８において、プログラム１では、分岐命
令の頻度が高い命令（命令１）を領域１に、分岐命令の
頻度が中程度の命令（命令２）を領域３に割り当ててい
る。又使用頻度の低いデータ（データ１）を領域２に、
連続するアドレスへのアクセスの可能性が高い配列デー
タ（データ２）を領域４に割り当てている。

【００７０】一方プログラム２では、アドレスによらず
分岐命令の頻度が高いため、命令全てを領域１に割り当
てている。又サイズの小さい配列データ（データ１）を
領域３に、サイズが大きく連続するアドレスへのアクセ
スが多いデータ（データ２）を領域４に割り当ててい
る。このように、アプリケーショプログラムによって、
命令及びデータの割当て方を変えることにより、性質の
異なる複数のアプリケーションプログラムを実行する場
合でも、方法レジスタ１００の設定値を変えずに最適な
制御を行うことが可能である。従って、このような方法
を用いれば、例えば、プロプラム１の実行を中断し、プ
ログラム２の実行を再開するような場合に、方法レジス
タ１００の値を書き替える必要がないため、複数のプロ
グラムを時分割で並行に処理する場合に、プログラムの
切り替えを高速に行うことができる。

【００７１】図９は方法レジスタ１００の第３実施例を
示す図である。本実施例における方法レジスタ１００
は、相異なるキャッシュメモリ制御情報をそれぞれ格納
するために複数の記憶領域を有し、各記憶領域に格納さ
れたキャッシュメモリ制御情報を選択するために、アド
レスが各記憶領域に対応して設定されたアドレスの範囲
内にあるか否かを判定し、この判定結果に従って指定の
キャッシュメモリ制御情報を指定の記憶領域から選択
し、選択したキャッシュメモリ制御情報を出力するよう
になっている。即ち、方法レジスタ１００は制御回路２
０２を備えていると共に複数の記憶回路（例えばレジス
タなど）２１１〜２１ｎを備えて構成されている。そし
て各記憶回路２１１〜２１ｎにはキャッシュメモリ制御
情報を格納するレジスタ２４１〜２４ｎが設けられてい
ると共に下限アドレスを格納するレジスタ２２１〜２２
ｍと上限アドレスを格納するレジスタ２３１〜２３ｍが
設けられている。そして、制御回路２０２は、制御用バ
ス８０２を介して書き込み要求９１２を受け取ったとき
に、指定の記憶回路にデータを書き込むために、書き込
み制御信号９１６を出力する。そして、レジスタ２２１
〜２２ｍ、レジスタ２３１〜２３ｍ、レジスタ２４１〜
２４ｎは書き込み制御信号９１６によって書き込みを指
示されると、書き込みデータ９１４を取り込みこれを記
憶する。

【００７２】一方、記憶回路２１１〜２１ｍは、それぞ
れ指定のアドレスの範囲に対応したキャッシュメモリ制
御情報を格納する。また、記憶回路２１ｎはアドレスが
記憶回路２１１〜２１ｍによって指定された範囲になか
った場合のキャッシュメモリ制御情報を格納する。即
ち、記憶回路２１ｎのレジスタ２４ｎには他の記憶回路
のアドレスでは指定されなかった範囲のアドレスに対応
したキャッシュメモリ制御情報が格納される。

【００７３】次に、この方法レジスタの動作として、ま
ず最初に記憶回路２１１の動作を説明する。記憶回路２
１１の比較器２５１は、制御用バス８０４を介して受け
取ったアドレスの予め定められたビットとレジスタ２２
１に格納された下限アドレスとを比較し、下限アドレス
以上だったときには、比較結果９２１を１にし、そうで
ない場合には０にする。一方、比較器２６１は、アドレ
スの予め定められたビットとレジスタ２３１に格納され
た上限アドレスとを比較し、上限アドレスより小さい場
合は比較結果９３１を１にし、そうでない場合には０に
する。各比較器２５１、２６１の比較結果は論理積回路
２７１に入力される。そして、論理積回路２７１は、比
較結果９２１と比較結果９３１が共に１であった場合
に、アドレス一致信号９４１を１にし、そうでない場合
には０する。即ち、アドレスが指定の範囲内に入ってい
たときにはアドレス一致信号９４１を出力する。そし
て、この信号が出力バッファ２８１に入力される。出力
バッファ２８１は、アドレス一致信号９４１が１のとき
にレジスタ２４１に格納されているキャッシュメモリ制
御情報を制御用バス８０８に出力し、０の場合には何も
出力しない。

【００７４】次に、記憶回路２１２〜２１ｍの動作を説
明する。記憶回路２１１と記憶回路２１２〜２１ｍとの
違いは、優先判定用の論理積回路２９２〜２９ｍを有す
ることである。論理積回路２９２はアドレス一致信号９
４１が０で且つアドレス一致信号９４２が１のときには
出力許可信号９５２を１にし、そうでないときには０に
する。これによって、アドレス一致信号９４１とアドレ
ス一致信号９４２が共に１であった場合に出力バッファ
２８１と出力バッファ２８２の両方が同時に制御用バス
８０８にキャッシュメモリ制御情報を出力するのを防止
することができる。同様に、論理積回路２９ｍは、アド
レス一致信号９４１〜９４ｍのうち９４ｍのみが１で残
りが全て０のときに出力許可信号９５ｍを１にし、そう
でないときには０にする。これによって、二つの出力バ
ッファが同時に制御用バス８０８にキャッシュメモリ制
御情報を出力するの防止することができる。

【００７５】記憶回路２１ｎは、アドレスが記憶回路２
１１〜２１ｍに指定された値の範囲になかった場合に、
キャッシュメモリ制御情報を出力するための回路であ
る。即ち、優先判定用の論理積回路２９ｎは、アドレス
一致信号９４１〜９４ｍが全て０であったときには出力
許可信号９５ｎを１とし、そうでないときには０とす
る。この場合、優先判定用の論理積回路２９２〜２９ｎ
を設けたことにより、下限アドレス用レジスタ２２１〜
２２ｍ及び上限アドレス用レジスタ２３１〜２３ｍにど
のような値が設定されていても、制御用バス８０８上で
２つ以上の出力バッファの出力が衝突することはなく、
常に、１つのキャッシュメモリ制御情報が制御用バス８
０８上に出力される。従って、上限アドレス及び下限ア
ドレスを設定する際の自由度が増すことになる。

【００７６】また、別の例として、図９から優先判定用
の論理積回路２９２〜２９ｍ及び記憶回路２１ｎを取り
除いたものを構成することもできる。この場合には、常
に、出力バッファ２８１〜２８ｍのいずれか１つのみが
制御情報を出力するように、上限アドレス及び下限アド
レスを設定する必要があり、設定の自由度は減るが、ハ
ードウエアの物理量が減り、且つ記憶回路２１１〜２１
ｍの処理が高速化されるという利点がある。

【００７７】また、図９の方法レジスタ１００を用いた
場合にも、図７の方法レジスタ１００を用いた場合と同
様に、全アドレスを複数の空間に分割し、更に、各空間
を複数の領域に分割し、各領域毎にキャッシュメモリ制
御情報を指定することもできる。更に、これに加えて、
各領域の大きさ及び配置が上限アドレス及び下限アドレ
スを書き替えることにより変更できるため、図７の方法
レジスタ１００を用いた場合に比べて、キャッシュメモ
リ制御情報を設定する際の自由度が向上する。

【００７８】図１０は方法レジスタ１００の第４実施例
を示す図である。本実施例における方法レジスタ１００
は、論理アドレスから物理アドレスへの変換を行うため
の回路の一部を含んでいることを特徴としており、制御
回路１４２、記憶回路１４４、比較器１４６を備えて構
成されている。

【００７９】記憶回路１４４はｎ個のエントリ１５１〜
１５ｎを備えており、各エントリはタグ、物理アドレス
及びキャッシュメモリ制御情報を格納するようになって
いる。論理アドレスから物理アドレスへの変換は、ペー
ジと呼ばれる一定の大きさの領域を単位として行われ、
各エントリは１つのページに対応して設定されている。
記憶回路１４４は、制御用バス８０４を介して受け取っ
たアドレスのうち予め定められたビットを用いて、エン
トリ１５１〜１５ｎの中の１つを選択し、選択したエン
トリに格納されているタグ、物理アドレス、及びキャッ
シュメモリ制御情報を出力するようになっている。この
場合、エントリの選択に用いるアドレスのビット数をｐ
とすると、２のｐ乗とエントリの数ｎが等しいという関
係がある。又比較器１４６は、アドレスの上位ビットと
記憶回路１４４の出力したタグとを比較し、両者が一致
した時にはアドレス一致信号９６８を１とし、それ以外
の時には０とする。制御回路１４２は、制御用バス８０
２を介して書き込み要求９６２を受け取り、この要求に
従った書き込み制御信号９６６を出力する。記憶回路１
４４は書き込み制御信号９６６を受け取ると、指定され
たエントリに書き込みデータ９６４を記憶する。

【００８０】つぎに、図１０の方法レジスタ１００を有
する情報処理装置でアプリケーションプログラムを実行
する方法を説明する。

【００８１】まず、アプリケーションプログラムの実行
を開始する前に、つぎのような処理を行う。

【００８２】（１）そのプログラムの命令及びデータの
全てに論理アドレスを割り当てる。（２）論理アドレスの各ページ毎に最適なキャッシュメ
モリ制御情報を求め、論理アドレスと物理アドレス及び
キャッシュメモリ制御情報を対応づけたアドレス対応表
を作成する。（３）近い将来使用されると予想されるページを選び、
それらのページを方法レジスタ１００に書き込む。以上の処理が終了した後アプリケーションプログラムの
実行を開始する。この場合、必要な命令又はデータが方
法レジスタ１００に登録されている場合には、アドレス
一致信号９６８は１となり、登録されていない場合には
０になる。そしてアドレス一致信号９６８が１の時に
は、方法レジスタ１００から読み出した物理アドレス及
びキャッシュメモリ制御情報が有効であるため、そのま
ま処理を続行する。

【００８３】一方、アドレス一致信号９６８が０の時に
は、上述したアドレス対応表から物理アドレスとキャッ
シュメモリ制御情報を読み出し、これを方法レジスタ１
００に書き込んだあと処理を続行する。このとき、図１
０に示す方法レジスタ１００を用いると、ページという
比較的小さい領域を単位としてキャッシュメモリ制御情
報を指定できるため、図７又は図９の方法レジスタ１０
０のように、比較的大きい領域を単位として指定する場
合に比べ、キャッシュメモリの使用効率が向上する。ま
た、アドレス変換用の記憶回路にキャッシュメモリ制御
情報を記憶する領域を付加するだけでよいため、ハード
ウエアの物量の増加を少なくすることができる。さら
に、キャッシュメモリ制御情報を書き替える処理を行う
ときでも、アドレス変換のための処理と一緒に行うこと
ができるため、処理時間の増加を抑制することができ
る。

【００８４】図１１は、キャッシュメモリ３００の第２
実施例を示す図である。本実施例におけるキャッシュメ
モリ３００は、相異なるブロックサイズを記憶するため
の複数の記憶領域を設けたことを特徴とする。即ち、メ
モリ３６４にはｎ個の基本ブロック３７１〜３７ｎが設
けられており、各基本ブロックにはタグ、データ及びサ
イズを記憶する領域が設けられている。そして、サイズ
領域に設定されている値がデータ領域の容量と同じある
場合は、１つの基本ブロックが１つのブロックを構成す
ることを示し、データ領域の容量より大きいときは隣接
する複数の基本ブロックが１つのブロックを構成するこ
とを示している。そして、メモリ３６４は、アドレス９
７４の予め定められたビットを用いて基本ブロック３７
１〜３７ｎの中から１つのブロックを選択し、選択した
基本ブロックに格納されているタグ、データ及びサイズ
を出力するようになっている。この場合、基本ブロック
の選択に用いるアドレスのビット数をｐとすると、２の
ｐ乗が基本ブロックの個数ｎに等しいという関係があ
る。また、制御回路３６２は、制御用バス８１０から書
き込み要求９７２を受け取り、この要求に従って書き込
み制御信号９７６をメモリ３６４ヘ出力する。メモリ３
６４が書き込み制御信号９７６を受け取ると、メモリ３
６４は、指定された基本ブロックに、データバス８１２
を介して入力された書き込みデータを書き込む。

【００８５】次に、図１１の方法レジスタ１００を有す
る情報処理装置において、主記憶６０８からキャッシュ
メモリ３００に命令またはデータを転送する方法につい
て説明する。この場合、基本ブロックのデータ領域の容
量は、２の累乗（１バイト、２バイト、４バイト、８バ
イト、……）ならなんでもよいが、ここでは、４バイト
とする。また、ブロックサイズは、基本ブロックの大き
さの２の累乗倍（１倍、２倍、４倍、８倍、……）であ
る。

【００８６】ブロックサイズが４バイトのときには、１
つの基本ブロックが１つのブロックとなる。ブロックサ
イズが８バイトのときには、隣接する２つの基本ブロッ
クが１つのブロックであり、先頭の基本ブロックのアド
レスが８バイト境界になるように、２つの基本ブロック
を選択する。ブロックサイズが１６バイト以上のときも
同様であり、ブロックの先頭アドレスがブロックサイズ
境界となるように隣接する基本ブロックを選択する。同
じブロックに属する基本ブロックにはタグ領域及びサイ
ズ領域に同じ値が格納されている。

【００８７】一方、キャッシュメモリに命令またはデー
タを転送するときには、まず最初に方法レジスタ１００
から読み出したブロックサイズ（ＢＫＳ）の値を調べ、
ブロックサイズに対応した数の基本ブロックを選択す
る。このとき、選択した基本ブロックの中に、主記憶６
０８に転送すべきデータがあった場合には必要なデータ
を転送する。その際、転送の必要のある基本ブロックの
サイズ領域の値を調べ、隣接する基本ブロックが同一ブ
ロックのデータを格納しているときにはまとめて主記憶
６０８に転送する。このような処理を行うと、各基本ブ
ロックを別々に転送する場合に比べて転送効率が向上す
る。

【００８８】そして主記憶６０８へのデータ転送が終了
したときには、選択した基本ブロックに主記憶６０８か
ら必要な命令又はデータを転送する。その際、方法レジ
スタ１００から読み出したブロックサイズの値を各基本
ブロックのサイズ領域に書き込む。

【００８９】次に、本発明の第２実施例を図１２に従っ
て説明する。

【００９０】本実施例は、応答速度の相異なる２種類の
キャッシュメモリを設け、このメモリに対応して２個の
方法レジスタを設けたことを特徴としている。

【００９１】即ち、キャッシュメモリとして、一次キャ
ッシュメモリ５２０、二次キャッシュメモリ５２２が設
けられており、方法レジスタとして方法レジスタ５１
４、５１６が設けられている。一次キャッシュメモリ５
２０は、図１のキャッシュメモリ３００に相当し、命令
処理ユニット５１２の要求に即座に応答できる高速なメ
モリではあるが、容量は小さい。一方、二次キャッシュ
メモリ５２２は、命令処理ユニット５１２の要求に即座
に対応することはできないが、主記憶６０８よりは高速
であり、容量は一次キャッシュメモリ５２０より大き
い。方法レジスタ５１４は、一次キャッシュメモリ５２
０と二次キャッシュメモリ５２２との間で命令またはデ
ータを転送するときの制御情報を格納し、方法レジスタ
５１６は、二次キャッシュメモリ５２２と主記憶６０８
との間で命令またはデータを転送するときの制御情報を
格納するようになっている。

【００９２】本実施例においては、容量の大きい二次キ
ャッシュメモリ５２２を付加したことにより、一次キャ
ッシュメモリ５２０に必要な命令またはデータがなかっ
た場合でも、二次キャッシュメモリ５２２にデータがあ
るときには、そこからデータを転送できるため、主記憶
６０８から転送する場合よりも高速にデータ転送を行う
ことが可能となり、性能の向上を図る事ができる。

【００９３】図１３は、本発明の第３実施例を示す構成
図である。本実施例は、キャッシュメモリとして命令用
とデータ用の２つのキャッシュメモリを設けると共に、
各キャッシュメモリに対応して２つの方法レジスタを設
けたことを特徴としている。即ちキャッシュメモリとし
て、命令用キャッシュメモリ５４０、データ用キャッシ
ュメモリ５４２を設けると共に、方法レジスタ５３４、
５３６を設けている。

【００９４】命令用キャッシュメモリ５４０は命令のみ
を格納し、データ用キャッシュメモリ５４２はデータの
みを格納するようになっている。この場合、命令は読み
出ししかないため、命令用キャッシュメモリ５４０から
主記憶６０８へは命令を転送する必要はないこととな
る。そして、制御用バス９８２とデータバス９８４は命
令を転送するときに使用し、制御用バス９８６とデータ
バス９８８はデータを転送するときに使用することにな
る。一方、方法レジスタ５３４は、主記憶６０８から命
令用キャッシュメモリ５４０へ命令を転送するときの制
御情報を格納し、方法レジスタ５３６はデータ用キャッ
シュメモリ５４２と主記憶６０８との間でデータを転送
するときの制御情報を格納するようになっている。

【００９５】本実施例においては、命令用キャッシュメ
モリ５４０とデータ用キャッシュメモリ５４２は同時に
アクセスすることが可能であるため、命令処理ユニット
５３２からの命令の読み出し要求とデータの読み出し又
は書き込み要求を並列に処理することが可能となり、命
令とデータで同一のキャッシュメモリを使用する場合に
比べて性能が向上する。

【００９６】

【発明の効果】以上説明したように、本発明によれば、
アプリケーションプログラムの性質とハードウエアの各
種パラメータを考慮して求めた最適なキャッシュメモリ
制御情報に従ってキャッシュメモリと主記憶手段との間
の情報の転送を制御するようにしたため、キャッシュメ
モリの使用効率を向上させることができ、情報処理装置
の処理性能の向上に寄与することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すブロック構成図であ
る。

【図２】方法レジスタの第１実施例を示すブロック構成
図である。

【図３】キャッシュメモリの第１実施例を示すブロック
構成図である。

【図４】メモリ制御ユニットのブロック構成図である。

【図５】メモリ制御ユニットの命令またはデータの読み
出し時の処理を説明するためのフロチャートである。

【図６】メモリ制御ユニットのデータの書き込み時の処
理を説明するためのフロチャートである。

【図７】方法レジスタの第２実施例を示すブロック構成
図である。

【図８】図７の方法レジスタを使用したときのアドレス
とキャッシュメモリ制御情報の対応及びその使用方法を
説明するための図である。

【図９】方法レジスタの第３実施例を示すブロック構成
図である。

【図１０】方法レジスタの第４実施例を示すブロック構
成図である。

【図１１】キャッシュメモリの第２実施例を示すブロッ
ク構成図である。

【図１２】本発明の第２実施例を示すブロック構成図で
ある。

【図１３】本発明の第３実施例を示すブロック構成図で
ある。

【符号の説明】

１００方法レジスタ１０２ブロックサイズ（ＢＫＳ）１０４プリフェッチ数（ＮＰＦ）１０６キャッシング選択（Ｃ／Ｎ）１０８コピーバック選択（Ｃ／Ｓ）１１０フェッチオンライト選択（Ｆ／Ｗ）１１２レジスタ３００キャッシュメモリ４００メモリ制御ユニット４０４プリフェッチ制御回路５０２命令処理ユニット６０８主記憶

Claims

【特許請求の範囲】

【請求項１】実行すべき命令及び処理すべきデータに
関する情報を格納する主記憶手段と、前記主記憶手段に
格納された命令に従って、前記主記憶手段に格納された
データを処理する命令処理手段と、前記主記憶手段に格
納された情報の一部を格納するキャッシュメモリと、ア
プリケーションプログラムに応じたキャッシュメモリ制
御情報を格納する制御情報記憶手段と、前記制御情報記
憶手段に格納されたキャッシュメモリ制御情報に従って
前記主記憶手段と前記キャッシュメモリ間における情報
の転送を制御するメモリ制御手段とを備えている情報処
理装置。
【請求項２】実行すべき命令及び処理すべきデータに
関する情報を格納する主記憶手段と、前記主記憶手段に
格納された命令に従って、前記主記憶手段に格納された
データを処理する命令処理手段と、前記主記憶手段に格
納された情報の一部を格納するキャッシュメモリと、ア
プリケーションプログラムに応じた複数のキャッシュメ
モリ制御情報を格納する制御情報記憶手段と、前記制御
情報記憶手段に格納されたキャッシュメモリ制御情報群
のうち指定のキャッシュメモリ制御情報に従って前記主
記憶手段と前記キャッシュメモリ間における情報の転送
を制御するメモリ制御手段とを備えている情報処理装
置。
【請求項３】キャッシュメモリは、情報の転送単位を
示すブロックサイズに応じた複数のメモリ領域と、情報
をブロックサイズに応じて指定のメモリ領域に格納する
書き込み制御手段とを有し、制御情報記憶手段に格納さ
れたキャッシュメモリ制御情報は、情報の転送単位を示
すブロックサイズとして転送に適するブロックサイズに
関する情報を含む請求項１または２記載の情報処理装
置。
【請求項４】メモリ制御手段は、将来必要とする情報
のアドレスを予測し、この予測結果に従って情報の転送
を制御するプリフェッチ制御手段を有し、制御情報記憶
手段に格納されたキャッシュメモリ制御情報は、前記プ
リフェッチ制御手段が一度に転送すべき情報の転送量を
指定する情報を含む請求項１または２記載の情報処理装
置。
【請求項５】キャッシュメモリは、情報の転送単位を
示すブロックサイズに応じた複数のメモリ領域と、情報
をブロックサイズに応じて指定のメモリ領域に格納する
書き込み制御手段とを有し、制御情報記憶手段に格納さ
れたキャッシュメモリ制御情報は情報の転送単位を示す
ブロックサイズとして転送に適するブロックサイズに関
する情報を含み、メモリ制御手段は、将来必要とする情
報のアドレスを予測し、この予測結果に従って情報の転
送を制御するプリフェッチ制御手段を有し、制御情報記
憶手段に格納されたキャッシュメモリ制御情報は、前記
プリフェッチ制御手段が一度に転送すべき情報の転送量
を指定する情報を含む請求項１または２記載の情報処理
装置。
【請求項６】メモリ制御手段は、命令処理手段から情
報の読み出し要求を受けたときに、キャッシュメモリと
情報の授受を行ってキャッシュメモリに指定の情報が存
在するか否かを判定する判定手段と、前記判定手段の判
定結果と制御情報記憶手段に格納されたキャッシュメモ
リ制御情報に従って情報の転送を制御する転送制御手段
とを有し、制御情報記憶手段に格納されたキャッシュメ
モリ制御情報は、キャッシュメモリに読み出し要求を受
けた情報が存在しないときに、指定の情報を主記憶手段
からキャッシュメモリに転送すべきか否かを示す情報を
含む請求項１、２、３、４または５記載の情報処理装
置。
【請求項７】メモリ制御手段は、命令処理手段から情
報の書き込み要求を受けたときに、キャッシュメモリと
情報の授受を行ってキャッシュメモリに指定の情報が存
在するか否かを判定する判定手段と、前記判定手段の判
定結果と制御情報記憶手段に格納されたキャッシュメモ
リ制御情報に従って情報の転送を制御する転送制御手段
とを有し、制御情報記憶手段に格納されたキャッシュメ
モリ制御情報は、キャッシュメモリに書き込み要求を受
けた情報が存在しないときに、指定の情報を主記憶手段
からキャッシュメモリに転送すべきか否かを示す情報を
含む請求項１、２、３、４または５記載の情報処理装
置。
【請求項８】メモリ制御手段は、命令処理手段から情
報の書き込み要求を受けたときに、キャッシュメモリに
指定の情報を転送する情報転送手段と、制御情報記憶手
段に格納されたキャッシュメモリ制御情報に従って情報
の転送を制御する転送制御手段とを有し、制御情報記憶
手段に格納されたキャッシュメモリ制御情報は、キャッ
シュメモリに格納すべき指定の情報を主記憶手段にも書
き込むべきかそれともキュッシュメモリに格納された指
定の情報が有効である間は指定の情報を主記憶手段へ書
き込むことを禁止するかを示す情報を含む請求項１、
２、３、４または５記載の情報処理装置。
【請求項９】制御情報記憶手段は、複数の部分に分割
されたキャッシュメモリ制御情報をそれぞれ格納する記
憶領域群を有し、分岐命令の頻度の高低に応じて分割さ
れた命令が前記記憶領域群の中のいずれかの記憶領域に
分散して格納され、使用頻度の高低に応じて分割された
データが前記記憶領域群のうち命令とは異なる記憶領域
に分散して格納されている請求項１または２記載の情報
処理装置。
【請求項１０】制御情報記憶手段は、相異なるキャッ
シュメモリ制御情報をそれぞれ格納する複数の記憶領域
と、命令処理手段からアドレスを受けこのアドレスが各
記憶領域に対応して設定されたアドレスの範囲内にある
か否かを判定する複数のアドレス範囲判定手段と、指定
のアドレス範囲判定手段から肯定の判定結果が得られ他
のアドレス範囲判定手段からは否定の判定結果が得られ
たことを条件に指定の記憶領域からキャッシュメモリ制
御情報を選択して出力する複数の情報出力手段とを有す
る請求項１または２記載の情報処理装置。
【請求項１１】キャッシュメモリは応答速度の相異な
る複数のメモリで構成され、メモリ制御手段は、主記憶
手段と一方のキャッシュメモリ間における情報の転送を
制御すると共に各キャッシュメモリ間における情報の転
送を制御してなる請求項１または２記載の情報処理装
置。
【請求項１２】キャッシュメモリは命令用キャッシュ
メモリとデータ用キャッシュメモリとから構成され、制
御情報記憶手段はキャッシュメモリ制御情報のうち命令
用制御情報を格納する命令用制御情報記憶手段とキャッ
シュメモリ制御情報のうちデータ用制御情報を格納する
データ用制御情報記憶手段とから構成され、メモリ制御
手段は、命令用キャッシュメモリと主記憶手段間におけ
る情報の転送を制御すると共にデータ用キャッシュメモ
リと主記憶手段間における情報の転送を制御してなる請
求項１または２記載の情報処理装置。