JPH07130175A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07130175A JPH07130175A JP6116761A JP11676194A JPH07130175A JP H07130175 A JPH07130175 A JP H07130175A JP 6116761 A JP6116761 A JP 6116761A JP 11676194 A JP11676194 A JP 11676194A JP H07130175 A JPH07130175 A JP H07130175A
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- control signal
- voltage
- potential
- boosted voltage
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】この発明は、ビット線のイコライズ動作もしく
はビット線とセンスアンプ回路との間の接続制御を行う
際にタイミングの制御が簡単であり、かつ高速動作が可
能であり、しかも従来と同様にビット線電位を所定のプ
リチャージ電位に設定することができあるいはセンスマ
ージンの低下を引き起こすことがない半導体記憶装置を
提供することを目的する。 【構成】昇圧電圧Ｖint を定常的に発生する内部昇圧電
圧発生回路17と、ビット線ＢＬ，／ＢＬと、内部昇圧電
圧発生回路17で発生される昇圧電圧Ｖint を高レベル側
の電圧とする制御信号φEQL が供給され、この制御信号
φEQL に基づいてビット線ＢＬ，／ＢＬを所定電位ＶBL
に充電すると共に両ビット線を同電位に設定するビット
線イコライズ回路14とを具備したことを特徴としてい
る。
はビット線とセンスアンプ回路との間の接続制御を行う
際にタイミングの制御が簡単であり、かつ高速動作が可
能であり、しかも従来と同様にビット線電位を所定のプ
リチャージ電位に設定することができあるいはセンスマ
ージンの低下を引き起こすことがない半導体記憶装置を
提供することを目的する。 【構成】昇圧電圧Ｖint を定常的に発生する内部昇圧電
圧発生回路17と、ビット線ＢＬ，／ＢＬと、内部昇圧電
圧発生回路17で発生される昇圧電圧Ｖint を高レベル側
の電圧とする制御信号φEQL が供給され、この制御信号
φEQL に基づいてビット線ＢＬ，／ＢＬを所定電位ＶBL
に充電すると共に両ビット線を同電位に設定するビット
線イコライズ回路14とを具備したことを特徴としてい
る。
Description
【０００１】
【産業上の利用分野】この発明は、一対のビット線を有
し、メモリセルからのデータ読み出しに先だってこの一
対のビット線のそれぞれを所定電位に充電すると共に両
ビット線を同電位に設定するビット線イコライズ回路を
備えた半導体記憶装置に関する。
し、メモリセルからのデータ読み出しに先だってこの一
対のビット線のそれぞれを所定電位に充電すると共に両
ビット線を同電位に設定するビット線イコライズ回路を
備えた半導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）では、メモリセルからのデータ読み出
しに先立ち、一対のビット線を所定電位に充電すると共
に両ビット線の電位を同電位に設定するイコライズ動作
が行われている。このようなイコライズ動作は通常、Ｎ
チャネルのＭＯＳトランジスタで構成されたビット線イ
コライズ回路によって行われる。
モリ（ＤＲＡＭ）では、メモリセルからのデータ読み出
しに先立ち、一対のビット線を所定電位に充電すると共
に両ビット線の電位を同電位に設定するイコライズ動作
が行われている。このようなイコライズ動作は通常、Ｎ
チャネルのＭＯＳトランジスタで構成されたビット線イ
コライズ回路によって行われる。
【０００３】図１５は従来のＤＲＡＭにおけるビット線
イコライズ回路（以下、単にイコライズ回路と称する）
周辺の構成を示す回路図である。一対のビット線ＢＬ、
／ＢＬ間には３個のＮチャネルＭＯＳトランジスタ11、
12、13からなるビット線イコライズ回路14が接続されて
おり、さらに両ビット線にはデータを検出するためのセ
ンスアンプ回路15が接続されている。
イコライズ回路（以下、単にイコライズ回路と称する）
周辺の構成を示す回路図である。一対のビット線ＢＬ、
／ＢＬ間には３個のＮチャネルＭＯＳトランジスタ11、
12、13からなるビット線イコライズ回路14が接続されて
おり、さらに両ビット線にはデータを検出するためのセ
ンスアンプ回路15が接続されている。
【０００４】イコライズ回路14では、２個のＭＯＳトラ
ンジスタ11、12がイコライズ制御信号φEQL によってオ
ン状態にされ、プリチャージ用電位ＶBLにより両ビット
線ＢＬ、／ＢＬがプリチャージされる。同時にＭＯＳト
ランジスタ13がイコライズ制御信号φEQL によってオン
状態にされ、ビット線ＢＬ、／ＢＬ間が短絡されて両ビ
ット線電位が同電位に設定される。上記イコライズ回路
14によるビット線電位の設定後、図示しないメモリセル
からの記憶データの読み出し時に、ビット線ＢＬ、／Ｂ
Ｌ間に発生する電位差がセンスアンプ回路15で増幅さ
れ、データの検出が行われる。
ンジスタ11、12がイコライズ制御信号φEQL によってオ
ン状態にされ、プリチャージ用電位ＶBLにより両ビット
線ＢＬ、／ＢＬがプリチャージされる。同時にＭＯＳト
ランジスタ13がイコライズ制御信号φEQL によってオン
状態にされ、ビット線ＢＬ、／ＢＬ間が短絡されて両ビ
ット線電位が同電位に設定される。上記イコライズ回路
14によるビット線電位の設定後、図示しないメモリセル
からの記憶データの読み出し時に、ビット線ＢＬ、／Ｂ
Ｌ間に発生する電位差がセンスアンプ回路15で増幅さ
れ、データの検出が行われる。
【０００５】ところで、従来では、上記イコライズ回路
14に供給されるイコライズ制御信号φEQL として、外部
印加電源電圧と同じ値の信号か、もしくは周知のブート
ストラップ回路によって一時的に外部印加電源電圧以上
に上昇させた信号を用いている。ブートストラップ回路
を用いて電圧を上昇させる理由は、信号φEQL の電圧が
十分に高くないとＮチャネルのＭＯＳトランジスタ11、
12、13のソース・ドレイン間に電位差が生じてしまい、
ビット線電位を所定のプリチャージ電位ＶBLに設定でき
なくなる恐れが発生するからである。
14に供給されるイコライズ制御信号φEQL として、外部
印加電源電圧と同じ値の信号か、もしくは周知のブート
ストラップ回路によって一時的に外部印加電源電圧以上
に上昇させた信号を用いている。ブートストラップ回路
を用いて電圧を上昇させる理由は、信号φEQL の電圧が
十分に高くないとＮチャネルのＭＯＳトランジスタ11、
12、13のソース・ドレイン間に電位差が生じてしまい、
ビット線電位を所定のプリチャージ電位ＶBLに設定でき
なくなる恐れが発生するからである。
【０００６】図１６は上記とは異なる従来のＤＲＡＭに
おけるイコライズ回路周辺の構成を示す回路図である。
このＤＲＡＭは、センスアンプ回路15を２組のビット線
対ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２で共有するよう
にしたいわゆるシェアードセンスアンプ方式と呼ばれる
ものである。この方式のＤＲＡＭでは、２組のビット線
対とセンスアンプ回路15との間に、ビット線対とセンス
アンプ回路を切り離すためのスイッチ回路18ａ、18ｂが
設けられている。上記スイッチ回路18ａ、18ｂはそれぞ
れ２個のＮチャネルのＭＯＳトランジスタ19、20で構成
されており、両ＭＯＳトランジスタ19、20はスイッチ制
御信号φT1もしくはφT2でゲート制御される。上記各ビ
ット線対には図１５の場合と同様の構成のイコライズ回
路14ａ、14ｂが接続されており、両イコライズ回路14
ａ、14ｂはイコライズ制御信号φEQL1、φEQL2によって
制御される。
おけるイコライズ回路周辺の構成を示す回路図である。
このＤＲＡＭは、センスアンプ回路15を２組のビット線
対ＢＬ１と／ＢＬ１、ＢＬ２と／ＢＬ２で共有するよう
にしたいわゆるシェアードセンスアンプ方式と呼ばれる
ものである。この方式のＤＲＡＭでは、２組のビット線
対とセンスアンプ回路15との間に、ビット線対とセンス
アンプ回路を切り離すためのスイッチ回路18ａ、18ｂが
設けられている。上記スイッチ回路18ａ、18ｂはそれぞ
れ２個のＮチャネルのＭＯＳトランジスタ19、20で構成
されており、両ＭＯＳトランジスタ19、20はスイッチ制
御信号φT1もしくはφT2でゲート制御される。上記各ビ
ット線対には図１５の場合と同様の構成のイコライズ回
路14ａ、14ｂが接続されており、両イコライズ回路14
ａ、14ｂはイコライズ制御信号φEQL1、φEQL2によって
制御される。
【０００７】上記スイッチ回路18ａ、18ｂは２組のビッ
ト線対間にそれぞれ発生する電位差をセンスアンプ回路
15で増幅させてデータを検出する際に選択的に動作する
ものであり、ビット線対ＢＬ１、／ＢＬ１間に発生する
電位差が増幅される際にはスイッチ回路18ａ内の２個の
ＭＯＳトランジスタ19、20がスイッチ制御信号φT1によ
ってオン状態にされ、ビット線対ＢＬ２、／ＢＬ２間に
発生する電位差が増幅される際にはスイッチ回路18ｂ内
の２個のＭＯＳトランジスタ19、20がスイッチ制御信号
φT2によってオン状態にされる。
ト線対間にそれぞれ発生する電位差をセンスアンプ回路
15で増幅させてデータを検出する際に選択的に動作する
ものであり、ビット線対ＢＬ１、／ＢＬ１間に発生する
電位差が増幅される際にはスイッチ回路18ａ内の２個の
ＭＯＳトランジスタ19、20がスイッチ制御信号φT1によ
ってオン状態にされ、ビット線対ＢＬ２、／ＢＬ２間に
発生する電位差が増幅される際にはスイッチ回路18ｂ内
の２個のＭＯＳトランジスタ19、20がスイッチ制御信号
φT2によってオン状態にされる。
【０００８】図１６のＤＲＡＭの場合も、信号φEQL1、
φEQL2と同様に信号φT1、φT2は外部印加電源電圧と同
じ値の信号かもしくは周知のブートストラップ回路によ
って一時的に外部印加電源電圧以上に上昇させた信号を
用いている。その理由は、スイッチ回路18ａ、18ｂ内の
ＭＯＳトランジスタ19、20をオン状態にすべき時に信号
φT1、φT2が十分に高い電圧になっていないと、ＭＯＳ
トランジスタ19、20のソース・ドレイン間に電位差が生
じてしまい、センスマージンの低下が引き起こされるか
らである。これを防止するために、信号φEQL1、φEQL2
の場合と同様にブートストラップ回路を用いて一時的に
信号φT1、φT2の電圧を上昇させる方法がしばしば用い
られる。
φEQL2と同様に信号φT1、φT2は外部印加電源電圧と同
じ値の信号かもしくは周知のブートストラップ回路によ
って一時的に外部印加電源電圧以上に上昇させた信号を
用いている。その理由は、スイッチ回路18ａ、18ｂ内の
ＭＯＳトランジスタ19、20をオン状態にすべき時に信号
φT1、φT2が十分に高い電圧になっていないと、ＭＯＳ
トランジスタ19、20のソース・ドレイン間に電位差が生
じてしまい、センスマージンの低下が引き起こされるか
らである。これを防止するために、信号φEQL1、φEQL2
の場合と同様にブートストラップ回路を用いて一時的に
信号φT1、φT2の電圧を上昇させる方法がしばしば用い
られる。
【０００９】また、ＤＲＡＭなどの半導体記憶装置で
は、外部印加電源電圧とは異なる内部電圧を発生する内
部電圧発生回路が使用されることがある。そして、この
内部電圧発生回路として、チャージポンプ回路を用いて
定常的に昇圧電圧を発生させるものが提案されている。
しかし、チャージポンプ回路を用いた昇圧電圧を内部電
圧として用いる場合には、動作時の電位変動を吸収する
ために非常に大きな容量を内部電圧発生回路の出力に接
続する必要がある。
は、外部印加電源電圧とは異なる内部電圧を発生する内
部電圧発生回路が使用されることがある。そして、この
内部電圧発生回路として、チャージポンプ回路を用いて
定常的に昇圧電圧を発生させるものが提案されている。
しかし、チャージポンプ回路を用いた昇圧電圧を内部電
圧として用いる場合には、動作時の電位変動を吸収する
ために非常に大きな容量を内部電圧発生回路の出力に接
続する必要がある。
【００１０】
【発明が解決しようとする課題】このように従来では、
ビット線のイコライズ制御や、ビット線とセンスアンプ
回路との間の接続制御を行うために、ブートストラップ
回路を用いて一時的に電圧を上昇させた信号を使用する
ようにしている。しかし、このようにして信号を発生す
る方法では、タイミング等の制御が複雑になり、高速動
作が困難であるという欠点がある。
ビット線のイコライズ制御や、ビット線とセンスアンプ
回路との間の接続制御を行うために、ブートストラップ
回路を用いて一時的に電圧を上昇させた信号を使用する
ようにしている。しかし、このようにして信号を発生す
る方法では、タイミング等の制御が複雑になり、高速動
作が困難であるという欠点がある。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ビット線のイコライズ
動作もしくはビット線とセンスアンプ回路との間の接続
制御を行う際のタイミングの制御が簡単であり、かつ高
速動作が可能であり、しかも従来と同様にビット線電位
を所定のプリチャージ電位に設定することができ、ある
いはセンスマージンの低下を引き起こすことがない半導
体記憶装置を提供することである。
されたものであり、その目的は、ビット線のイコライズ
動作もしくはビット線とセンスアンプ回路との間の接続
制御を行う際のタイミングの制御が簡単であり、かつ高
速動作が可能であり、しかも従来と同様にビット線電位
を所定のプリチャージ電位に設定することができ、ある
いはセンスマージンの低下を引き起こすことがない半導
体記憶装置を提供することである。
【００１２】
【課題を解決するための手段と作用】第１の発明の半導
体記憶装置は、外部印加電源電圧とは異なる昇圧電圧を
定常的に発生する内部昇圧電圧発生手段と、第１及び第
２のビット線と、上記内部昇圧電圧発生手段で発生され
る昇圧電圧を一方のレベルとする制御信号が供給され、
この制御信号に基づいて上記第１及び第２のビット線を
所定電位に充電すると共に両ビット線を同電位に設定す
るビット線電位設定手段とを具備したことを特徴とす
る。
体記憶装置は、外部印加電源電圧とは異なる昇圧電圧を
定常的に発生する内部昇圧電圧発生手段と、第１及び第
２のビット線と、上記内部昇圧電圧発生手段で発生され
る昇圧電圧を一方のレベルとする制御信号が供給され、
この制御信号に基づいて上記第１及び第２のビット線を
所定電位に充電すると共に両ビット線を同電位に設定す
るビット線電位設定手段とを具備したことを特徴とす
る。
【００１３】上記第１の発明の半導体記憶装置では、第
１及び第２のビット線を所定電位に充電すると共に両ビ
ット線を同電位に設定するための制御信号として内部昇
圧電圧発生手段で定常的に発生される昇圧電圧を使用す
ることにより、高電圧を発生するためのタイミング制御
を行わずに外部印加電源電圧よりも高い電圧の信号を用
いてイコライズ動作を行うことができる。
１及び第２のビット線を所定電位に充電すると共に両ビ
ット線を同電位に設定するための制御信号として内部昇
圧電圧発生手段で定常的に発生される昇圧電圧を使用す
ることにより、高電圧を発生するためのタイミング制御
を行わずに外部印加電源電圧よりも高い電圧の信号を用
いてイコライズ動作を行うことができる。
【００１４】第２の発明の半導体記憶装置は、外部印加
電源電圧とは異なる昇圧電圧を定常的に発生する内部昇
圧電圧発生手段と、２組のビット線対と、上記２組のビ
ット線対に接続され各ビット線対間に生じる電位差を増
幅するセンスアンプと、上記２組のビット線対のうちの
一方の組のビット線対に接続され、第１の制御信号に基
づいてこのビット線対の両ビット線を所定電位に充電す
ると共にビット線対を同電位に設定する第１のビット線
電位設定手段と、上記２組のビット線対のうちの他方の
組のビット線対に接続され、第２の制御信号に基づいて
このビット線対の両ビット線を所定電位に充電すると共
にビット線対を同電位に設定する第２のビット線電位設
定手段と、上記２組のビット線対のうちの一方の組のビ
ット線対と上記センスアンプとの間に設けられ、第３の
制御信号に基づいてこのビット線対とセンスアンプ手段
との間を電気的に接続もしくは切断する第１のスイッチ
手段と、上記２組のビット線対のうちの他方の組のビッ
ト線対と上記センスアンプとの間に設けられ、第４の制
御信号に基づいてこのビット線対とセンスアンプとの間
を電気的に接続もしくは切断する第２のスイッチ手段と
を具備し、上記第１及び第２の制御信号と第３及び第４
の制御信号の少なくともいずれか一方の組の制御信号
が、上記内部昇圧電圧発生手段で発生される昇圧電圧を
一方のレベルとすることを特徴とする。
電源電圧とは異なる昇圧電圧を定常的に発生する内部昇
圧電圧発生手段と、２組のビット線対と、上記２組のビ
ット線対に接続され各ビット線対間に生じる電位差を増
幅するセンスアンプと、上記２組のビット線対のうちの
一方の組のビット線対に接続され、第１の制御信号に基
づいてこのビット線対の両ビット線を所定電位に充電す
ると共にビット線対を同電位に設定する第１のビット線
電位設定手段と、上記２組のビット線対のうちの他方の
組のビット線対に接続され、第２の制御信号に基づいて
このビット線対の両ビット線を所定電位に充電すると共
にビット線対を同電位に設定する第２のビット線電位設
定手段と、上記２組のビット線対のうちの一方の組のビ
ット線対と上記センスアンプとの間に設けられ、第３の
制御信号に基づいてこのビット線対とセンスアンプ手段
との間を電気的に接続もしくは切断する第１のスイッチ
手段と、上記２組のビット線対のうちの他方の組のビッ
ト線対と上記センスアンプとの間に設けられ、第４の制
御信号に基づいてこのビット線対とセンスアンプとの間
を電気的に接続もしくは切断する第２のスイッチ手段と
を具備し、上記第１及び第２の制御信号と第３及び第４
の制御信号の少なくともいずれか一方の組の制御信号
が、上記内部昇圧電圧発生手段で発生される昇圧電圧を
一方のレベルとすることを特徴とする。
【００１５】上記第２の発明の半導体記憶装置では、各
ビット線を所定電位に充電すると共に各ビット線対を同
電位に設定するための制御信号、及びビット線対とセン
スアンプとの間の接続制御を行うための制御信号として
内部昇圧電圧発生手段で定常的に発生される昇圧電圧を
使用することにより、高電圧を発生するためのタイミン
グ制御を行わずに外部印加電源電圧よりも高い電圧の信
号を用いてイコライズ動作及びデータ検出時におけるビ
ット線対の選択動作を行うことができる。
ビット線を所定電位に充電すると共に各ビット線対を同
電位に設定するための制御信号、及びビット線対とセン
スアンプとの間の接続制御を行うための制御信号として
内部昇圧電圧発生手段で定常的に発生される昇圧電圧を
使用することにより、高電圧を発生するためのタイミン
グ制御を行わずに外部印加電源電圧よりも高い電圧の信
号を用いてイコライズ動作及びデータ検出時におけるビ
ット線対の選択動作を行うことができる。
【００１６】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の第１の実施例を示し、こ
の発明をＤＲＡＭに実施した場合のイコライズ回路周辺
の構成を示す回路図である。なお、このＤＲＡＭは半導
体基板上に形成されており、図１５の従来例と対応する
箇所には同じ符号を付して説明を行う。一対のビット線
ＢＬ、／ＢＬ間には３個のＮチャネルＭＯＳトランジス
タ11、12、13からなるイコライズ回路14が接続されてい
る。上記ＭＯＳトランジスタ11のソース・ドレイン間は
一方のビット線ＢＬとプリチャージ用電位ＶBLが供給さ
れるノードとの間に挿入されている。上記ＭＯＳトラン
ジスタ12のソース・ドレイン間は他方のビット線／ＢＬ
と上記電位ＶBLのノードとの間に挿入されている。ま
た、ＭＯＳトランジスタ13のソース・ドレイン間は一方
のビット線ＢＬと他方のビット線／ＢＬとの間に挿入さ
れている。また、上記３個のＭＯＳトランジスタ11、1
2、13のゲートにはイコライズ制御信号φEQL が供給さ
れる。
り説明する。図１はこの発明の第１の実施例を示し、こ
の発明をＤＲＡＭに実施した場合のイコライズ回路周辺
の構成を示す回路図である。なお、このＤＲＡＭは半導
体基板上に形成されており、図１５の従来例と対応する
箇所には同じ符号を付して説明を行う。一対のビット線
ＢＬ、／ＢＬ間には３個のＮチャネルＭＯＳトランジス
タ11、12、13からなるイコライズ回路14が接続されてい
る。上記ＭＯＳトランジスタ11のソース・ドレイン間は
一方のビット線ＢＬとプリチャージ用電位ＶBLが供給さ
れるノードとの間に挿入されている。上記ＭＯＳトラン
ジスタ12のソース・ドレイン間は他方のビット線／ＢＬ
と上記電位ＶBLのノードとの間に挿入されている。ま
た、ＭＯＳトランジスタ13のソース・ドレイン間は一方
のビット線ＢＬと他方のビット線／ＢＬとの間に挿入さ
れている。また、上記３個のＭＯＳトランジスタ11、1
2、13のゲートにはイコライズ制御信号φEQL が供給さ
れる。
【００１７】上記ビット線ＢＬ、／ＢＬにはそれぞれ図
示しないメモリセル及びダミーメモリセルが接続されて
いる。データの読み出し時に、これらメモリセル及びダ
ミーメモリセルは図示しないワード線及びダミーワード
線によって選択され、選択されたメモリセル及びダミー
ワード線の記憶データに応じた電位がビット線ＢＬ、／
ＢＬに読み出される。なお、上記ダミーメモリセル及び
ダミーワード線は必ずしも設けられているわけではな
く、設けられない場合もある。上記両ビット線には、デ
ータの読み出し後に、上記ビット線ＢＬ、／ＢＬ間に発
生する電位差を増幅してデータを検出するセンスアンプ
回路15が接続されている。
示しないメモリセル及びダミーメモリセルが接続されて
いる。データの読み出し時に、これらメモリセル及びダ
ミーメモリセルは図示しないワード線及びダミーワード
線によって選択され、選択されたメモリセル及びダミー
ワード線の記憶データに応じた電位がビット線ＢＬ、／
ＢＬに読み出される。なお、上記ダミーメモリセル及び
ダミーワード線は必ずしも設けられているわけではな
く、設けられない場合もある。上記両ビット線には、デ
ータの読み出し後に、上記ビット線ＢＬ、／ＢＬ間に発
生する電位差を増幅してデータを検出するセンスアンプ
回路15が接続されている。
【００１８】上記イコライズ制御信号φEQL はレベル変
換回路16から出力される。このレベル変換回路16には内
部昇圧電圧発生回路17で定常的に発生される外部印加電
源電圧よりも高い昇圧電圧Ｖint が供給されており、レ
ベル変換回路16は高レベル電圧が外部印加電源電圧と同
じかもしくは低い値を有する入力制御信号φEQL ′を上
記昇圧電圧Ｖint に変換することによって上記イコライ
ズ制御信号φEQL を発生する。従って、レベル変換回路
16から出力されるイコライズ制御信号φEQL の高レベル
電圧は上記昇圧電圧Ｖint と同じ値の高い電圧となり、
低レベルは変換前の信号φEQL ′と同じ接地電位とな
る。
換回路16から出力される。このレベル変換回路16には内
部昇圧電圧発生回路17で定常的に発生される外部印加電
源電圧よりも高い昇圧電圧Ｖint が供給されており、レ
ベル変換回路16は高レベル電圧が外部印加電源電圧と同
じかもしくは低い値を有する入力制御信号φEQL ′を上
記昇圧電圧Ｖint に変換することによって上記イコライ
ズ制御信号φEQL を発生する。従って、レベル変換回路
16から出力されるイコライズ制御信号φEQL の高レベル
電圧は上記昇圧電圧Ｖint と同じ値の高い電圧となり、
低レベルは変換前の信号φEQL ′と同じ接地電位とな
る。
【００１９】イコライズ回路14では、上記イコライズ制
御信号φEQL によって３個のＭＯＳトランジスタ11、1
2、13がオン状態にされ、プリチャージ用電位ＶBLによ
り両ビット線ＢＬ、／ＢＬがプリチャージされ、かつビ
ット線ＢＬ、／ＢＬ間が短絡されて両ビット線電位が同
電位に設定される。この時、イコライズ制御信号φEQL
の電圧は外部印加電源電圧よりも十分に高くされている
ので、ＭＯＳトランジスタ11、12、13それぞれのソース
・ドレイン間に発生する電位差は発生しなくなる。この
結果、ビット線電位を所定のプリチャージ電位ＶBLに設
定することができる。この場合、従来のようなブートス
トラップ回路を用いて一時的に信号の電圧を上昇させる
ときのような複雑なタイミング制御は一切不要である。
御信号φEQL によって３個のＭＯＳトランジスタ11、1
2、13がオン状態にされ、プリチャージ用電位ＶBLによ
り両ビット線ＢＬ、／ＢＬがプリチャージされ、かつビ
ット線ＢＬ、／ＢＬ間が短絡されて両ビット線電位が同
電位に設定される。この時、イコライズ制御信号φEQL
の電圧は外部印加電源電圧よりも十分に高くされている
ので、ＭＯＳトランジスタ11、12、13それぞれのソース
・ドレイン間に発生する電位差は発生しなくなる。この
結果、ビット線電位を所定のプリチャージ電位ＶBLに設
定することができる。この場合、従来のようなブートス
トラップ回路を用いて一時的に信号の電圧を上昇させる
ときのような複雑なタイミング制御は一切不要である。
【００２０】上記イコライズ回路14によるイコライズ動
作が終了した後は、前記ワード線及びダミーワード線に
よってメモリセル及びダミーメモリセルが選択され、選
択されたメモリセルとダミーメモリセルの記憶データに
応じた電位がビット線ＢＬ、／ＢＬに読み出される。そ
の後、センスアンプ回路15によってビット線ＢＬ、／Ｂ
Ｌ間に発生した電位差が増幅され、データの検出が行わ
れる。
作が終了した後は、前記ワード線及びダミーワード線に
よってメモリセル及びダミーメモリセルが選択され、選
択されたメモリセルとダミーメモリセルの記憶データに
応じた電位がビット線ＢＬ、／ＢＬに読み出される。そ
の後、センスアンプ回路15によってビット線ＢＬ、／Ｂ
Ｌ間に発生した電位差が増幅され、データの検出が行わ
れる。
【００２１】図２は、外部印加電源電圧よりも高い昇圧
電圧Ｖint を定常的に発生する上記内部昇圧電圧発生回
路17の具体的な構成を示すブロック図である。この内部
昇圧電圧発生回路17は、基準電圧発生回路21、昇圧回路
22、電圧変換回路23及び電圧比較回路24で構成されてい
る。基準電圧発生回路21は外部印加電源電圧から一定の
値の基準電圧φ１を発生する。昇圧回路22は外部印加電
源電圧よりも高い昇圧された電圧Ｖint を発生する。電
圧変換回路23は昇圧回路22で発生された昇圧電圧Ｖint
からそれよりも低いレベルの電圧φ２を発生する。電圧
比較回路24は、基準電圧発生回路21で発生された基準電
圧φ１と電圧変換回路23で変換された電圧φ２とを比較
し、その大小関係に応じた制御信号φ３を発生する。こ
の制御信号φ３は昇圧動作を制御するための信号として
昇圧回路22に供給される。
電圧Ｖint を定常的に発生する上記内部昇圧電圧発生回
路17の具体的な構成を示すブロック図である。この内部
昇圧電圧発生回路17は、基準電圧発生回路21、昇圧回路
22、電圧変換回路23及び電圧比較回路24で構成されてい
る。基準電圧発生回路21は外部印加電源電圧から一定の
値の基準電圧φ１を発生する。昇圧回路22は外部印加電
源電圧よりも高い昇圧された電圧Ｖint を発生する。電
圧変換回路23は昇圧回路22で発生された昇圧電圧Ｖint
からそれよりも低いレベルの電圧φ２を発生する。電圧
比較回路24は、基準電圧発生回路21で発生された基準電
圧φ１と電圧変換回路23で変換された電圧φ２とを比較
し、その大小関係に応じた制御信号φ３を発生する。こ
の制御信号φ３は昇圧動作を制御するための信号として
昇圧回路22に供給される。
【００２２】このような構成でなる内部昇圧電圧発生回
路では、昇圧回路22、電圧変換回路23及び電圧比較回路
24からなる閉ループにより、昇圧回路22から出力される
昇圧電圧int が基準電圧φ１に比例した一定値となるよ
うに制御される。
路では、昇圧回路22、電圧変換回路23及び電圧比較回路
24からなる閉ループにより、昇圧回路22から出力される
昇圧電圧int が基準電圧φ１に比例した一定値となるよ
うに制御される。
【００２３】次に上記内部昇圧電圧発生回路17内の各回
路の詳細な構成を説明する。図３は、内部昇圧電圧発生
回路17内の基準電圧発生回路21、電圧変換回路23及び電
圧比較回路24それぞれの詳細な構成を示している。基準
電圧発生回路21は、外部印加電源電圧ＶCCに対する電圧
依存性が小さく、かつ、温度依存性の小さい電圧を発生
する回路であり、例えばバイポーラトランジスタを用い
たバンドギャップ・レファレンス回路や、チャネルイオ
ン注入を行っていないＭＯＳトランジスタを用いてほぼ
一定の電圧を発生する回路等、種々の形式のものが考え
られるが、この図３に示すものではバンドギャップ・レ
ファレンス回路が用いられている。図３に示した基準電
圧発生回路21は、定電流源31、３個のｎｐｎ型のバイポ
ーラトランジスタ32、33、34及び３個の抵抗35、36、37
を用いて構成されており、負の温度係数を持つバイポー
ラトランジスタのエミッタ・ベース間電圧Ｖ１と、バイ
ポーラトランジスタに流れるエミッタ電流の電流密度に
応じてＶ１の温度係数が変化することを利用して形成さ
れた正の温度係数を持つ抵抗35における降下電圧Ｖ２と
を加算することによって温度依存性のない安定した基準
電圧φ１を得ることができる。
路の詳細な構成を説明する。図３は、内部昇圧電圧発生
回路17内の基準電圧発生回路21、電圧変換回路23及び電
圧比較回路24それぞれの詳細な構成を示している。基準
電圧発生回路21は、外部印加電源電圧ＶCCに対する電圧
依存性が小さく、かつ、温度依存性の小さい電圧を発生
する回路であり、例えばバイポーラトランジスタを用い
たバンドギャップ・レファレンス回路や、チャネルイオ
ン注入を行っていないＭＯＳトランジスタを用いてほぼ
一定の電圧を発生する回路等、種々の形式のものが考え
られるが、この図３に示すものではバンドギャップ・レ
ファレンス回路が用いられている。図３に示した基準電
圧発生回路21は、定電流源31、３個のｎｐｎ型のバイポ
ーラトランジスタ32、33、34及び３個の抵抗35、36、37
を用いて構成されており、負の温度係数を持つバイポー
ラトランジスタのエミッタ・ベース間電圧Ｖ１と、バイ
ポーラトランジスタに流れるエミッタ電流の電流密度に
応じてＶ１の温度係数が変化することを利用して形成さ
れた正の温度係数を持つ抵抗35における降下電圧Ｖ２と
を加算することによって温度依存性のない安定した基準
電圧φ１を得ることができる。
【００２４】電圧変換回路23は、昇圧電圧Ｖint と接地
電位との間に直列に挿入された電圧分圧用の２個の抵抗
38、39で構成されており、この２個の抵抗38、39の抵抗
比に応じた値の電圧φ２が得られる。
電位との間に直列に挿入された電圧分圧用の２個の抵抗
38、39で構成されており、この２個の抵抗38、39の抵抗
比に応じた値の電圧φ２が得られる。
【００２５】電圧比較回路24は、２個のＰチャネルＭＯ
Ｓトランジスタ41、42と２個のＮチャネルＭＯＳトラン
ジスタ43、44とから構成された周知のものであり、Ｎチ
ャネルＭＯＳトランジスタ43、44の各ゲートに供給され
る上記電圧φ１とφ２の大小関係に応じた信号φ３をＭ
ＯＳトランジスタ42及び44との接続ノードから出力す
る。
Ｓトランジスタ41、42と２個のＮチャネルＭＯＳトラン
ジスタ43、44とから構成された周知のものであり、Ｎチ
ャネルＭＯＳトランジスタ43、44の各ゲートに供給され
る上記電圧φ１とφ２の大小関係に応じた信号φ３をＭ
ＯＳトランジスタ42及び44との接続ノードから出力す
る。
【００２６】図４は上記昇圧回路22の詳細な構成を示し
ている。昇圧回路には種々の形式のものがあるが、ここ
では一例としてチャージポンプ型昇圧回路を示してい
る。このチャージポンプ型昇圧回路は、クロック発振器
51と、バッファ回路52及びチャージポンプ回路53とから
構成されている。この例はクロック発振器51として最も
簡単な場合であり、５段リング発振器が用いられてい
る。すなわち、それぞれＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタからなる５個のＣＭＯ
Ｓインバータ61、62、63、64、65が多段接続されてお
り、終段のインバータ65の出力が初段のインバータ61に
帰還されている。そして、初段のインバータ61内のＮチ
ャネルＭＯＳトランジスタのソースと接地電位との間に
は、ゲートに上記電圧比較回路24の出力信号φ３が供給
されるＮチャネルＭＯＳトランジスタ66のソース・ドレ
イン間が挿入されている。また、２段目のインバータ62
内のＰチャネル及びＮチャネルＭＯＳトランジスタのゲ
ート共通ノードと外部印加電源電圧ＶCCとの間には、ゲ
ートに上記信号φ３が供給されるＰチャネルＭＯＳトラ
ンジスタ67のソース・ドレイン間が挿入されている。
ている。昇圧回路には種々の形式のものがあるが、ここ
では一例としてチャージポンプ型昇圧回路を示してい
る。このチャージポンプ型昇圧回路は、クロック発振器
51と、バッファ回路52及びチャージポンプ回路53とから
構成されている。この例はクロック発振器51として最も
簡単な場合であり、５段リング発振器が用いられてい
る。すなわち、それぞれＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタからなる５個のＣＭＯ
Ｓインバータ61、62、63、64、65が多段接続されてお
り、終段のインバータ65の出力が初段のインバータ61に
帰還されている。そして、初段のインバータ61内のＮチ
ャネルＭＯＳトランジスタのソースと接地電位との間に
は、ゲートに上記電圧比較回路24の出力信号φ３が供給
されるＮチャネルＭＯＳトランジスタ66のソース・ドレ
イン間が挿入されている。また、２段目のインバータ62
内のＰチャネル及びＮチャネルＭＯＳトランジスタのゲ
ート共通ノードと外部印加電源電圧ＶCCとの間には、ゲ
ートに上記信号φ３が供給されるＰチャネルＭＯＳトラ
ンジスタ67のソース・ドレイン間が挿入されている。
【００２７】上記クロック発振器51の任意段、例えば３
段目のインバータ63の出力はバッファ回路53に供給され
る。このバッファ回路52は直列接続された２個のインバ
ータ68、69によって構成され、その出力はチャージポン
プ回路53に供給される。チャージポンプ回路53はキャパ
シタ70と２個のダイオード71、72を用いた周知のもので
ある。なお、上記２個のダイオード71、72の代りにダイ
オード接続されたＭＯＳトランジスタが使用される場合
もある。
段目のインバータ63の出力はバッファ回路53に供給され
る。このバッファ回路52は直列接続された２個のインバ
ータ68、69によって構成され、その出力はチャージポン
プ回路53に供給される。チャージポンプ回路53はキャパ
シタ70と２個のダイオード71、72を用いた周知のもので
ある。なお、上記２個のダイオード71、72の代りにダイ
オード接続されたＭＯＳトランジスタが使用される場合
もある。
【００２８】このような構成でなる昇圧回路において、
電圧比較回路24からの出力信号φ３が“Ｌ”レベルのと
き、図４内のクロック発振器51内の初段のインバータ61
に接続されたＮチャネルＭＯＳトランジスタ66はオフ状
態であり、このインバータ61には電流が流れないのでク
ロック発振器51は発振動作はしない。このとき、２段目
のインバータ62に接続されているＰチャネルＭＯＳトラ
ンジスタ67はオン状態になっており、この２段目のイン
バータ62の入力信号の初期値は“Ｈ”レベルに設定され
ている。
電圧比較回路24からの出力信号φ３が“Ｌ”レベルのと
き、図４内のクロック発振器51内の初段のインバータ61
に接続されたＮチャネルＭＯＳトランジスタ66はオフ状
態であり、このインバータ61には電流が流れないのでク
ロック発振器51は発振動作はしない。このとき、２段目
のインバータ62に接続されているＰチャネルＭＯＳトラ
ンジスタ67はオン状態になっており、この２段目のイン
バータ62の入力信号の初期値は“Ｈ”レベルに設定され
ている。
【００２９】次に信号φ３が“Ｈ”レベルになると、ク
ロック発振器51の動作が開始される。すなわち、信号φ
３が“Ｈ”レベルになり、初段のインバータ61に接続さ
れたＮチャネルＭＯＳトランジスタ66がオン状態になる
と、このインバータ61が動作可能になる。このとき、予
め２段目のインバータ62の入力信号の初期値は“Ｈ”レ
ベルに設定されており、終段のインバータ62の出力信号
は“Ｈ”レベルに設定されているため、インバータ66が
動作することによって終段のインバータ62の出力信号が
反転されて２段目のインバータ62に供給される。この
時、上記初期値設定用のＰチャネルＭＯＳトランジスタ
67はオフ状態になっているため、２段目のインバータ62
に対する入力信号が順次反転され、発振動作が起こる。
従って、上記ＭＯＳトランジスタ66は発振動作を制御す
るスイッチとして働き、またＭＯＳトランジスタ67は発
振の停止時に各インバータに初期値を与えるためのスイ
ッチとして働く。なお、上記ＭＯＳトランジスタ67は必
ずしも必要なものではなく、このＭＯＳトランジスタ67
を省略することもできる。
ロック発振器51の動作が開始される。すなわち、信号φ
３が“Ｈ”レベルになり、初段のインバータ61に接続さ
れたＮチャネルＭＯＳトランジスタ66がオン状態になる
と、このインバータ61が動作可能になる。このとき、予
め２段目のインバータ62の入力信号の初期値は“Ｈ”レ
ベルに設定されており、終段のインバータ62の出力信号
は“Ｈ”レベルに設定されているため、インバータ66が
動作することによって終段のインバータ62の出力信号が
反転されて２段目のインバータ62に供給される。この
時、上記初期値設定用のＰチャネルＭＯＳトランジスタ
67はオフ状態になっているため、２段目のインバータ62
に対する入力信号が順次反転され、発振動作が起こる。
従って、上記ＭＯＳトランジスタ66は発振動作を制御す
るスイッチとして働き、またＭＯＳトランジスタ67は発
振の停止時に各インバータに初期値を与えるためのスイ
ッチとして働く。なお、上記ＭＯＳトランジスタ67は必
ずしも必要なものではなく、このＭＯＳトランジスタ67
を省略することもできる。
【００３０】バッファ回路52は、クロック発振器51で得
られた発振信号によりチャージポンプ回路53内のキャパ
シタ70を駆動するために十分な電流を供給するために設
けられている。
られた発振信号によりチャージポンプ回路53内のキャパ
シタ70を駆動するために十分な電流を供給するために設
けられている。
【００３１】また、チャージポンプ回路53において、ダ
イオード71はバッファ回路52からの出力信号が“Ｈ”
（ＶCC）レベルから“Ｌ”（接地）レベルに低下する際
に、外部印加電源電圧ＶCCのノードからキャパシタ70へ
正の電荷を流し、逆にバッファ回路52からの出力信号が
“Ｌ”レベルから“Ｈ”レベルに上昇する際には電荷の
流れを阻止するように働く。同様に、ダイオード72はバ
ッファ回路52からの出力信号が“Ｈ”レベルから“Ｌ”
レベルに低下する際に、Ｖint からの電荷の流れを阻止
し、逆にバッファ回路52からの出力信号が“Ｌ”レベル
から“Ｈ”レベルに上昇する際には正の電荷をＶint 側
に流すように働く。従って、正の電荷はＶCCからＶint
へと流れ、Ｖint はＶCCよりも高くなる。
イオード71はバッファ回路52からの出力信号が“Ｈ”
（ＶCC）レベルから“Ｌ”（接地）レベルに低下する際
に、外部印加電源電圧ＶCCのノードからキャパシタ70へ
正の電荷を流し、逆にバッファ回路52からの出力信号が
“Ｌ”レベルから“Ｈ”レベルに上昇する際には電荷の
流れを阻止するように働く。同様に、ダイオード72はバ
ッファ回路52からの出力信号が“Ｈ”レベルから“Ｌ”
レベルに低下する際に、Ｖint からの電荷の流れを阻止
し、逆にバッファ回路52からの出力信号が“Ｌ”レベル
から“Ｈ”レベルに上昇する際には正の電荷をＶint 側
に流すように働く。従って、正の電荷はＶCCからＶint
へと流れ、Ｖint はＶCCよりも高くなる。
【００３２】図４に示したチャージポンプ回路は最も単
純な例であり、この他の構成のチャージポンプ回路を用
いて昇圧された電圧を発生させるようにようにしてもよ
い。例えば２相のクロック信号で制御されるようなもの
等も使用できる。
純な例であり、この他の構成のチャージポンプ回路を用
いて昇圧された電圧を発生させるようにようにしてもよ
い。例えば２相のクロック信号で制御されるようなもの
等も使用できる。
【００３３】図５は上記図１内のレベル変換回路16の詳
細な構成を示している。このレベル変換回路は電源電圧
として前記昇圧電圧Ｖint が供給され、それぞれ２個の
ＰチャネルＭＯＳトランジスタ81、82及びＮチャネルＭ
ＯＳトランジスタ83、84からなる差動増幅器で構成され
ている。そして、ＮチャネルＭＯＳトランジスタ83、84
のゲートにレベル変換前の制御信号φEQL ′及びその反
転信号／φEQL ′が供給されると、高レベル側の電圧が
昇圧電圧Ｖint にレベルシフトされた信号φEQL がＭＯ
Ｓトランジスタ82、84の接続ノードから出力されるもの
である。
細な構成を示している。このレベル変換回路は電源電圧
として前記昇圧電圧Ｖint が供給され、それぞれ２個の
ＰチャネルＭＯＳトランジスタ81、82及びＮチャネルＭ
ＯＳトランジスタ83、84からなる差動増幅器で構成され
ている。そして、ＮチャネルＭＯＳトランジスタ83、84
のゲートにレベル変換前の制御信号φEQL ′及びその反
転信号／φEQL ′が供給されると、高レベル側の電圧が
昇圧電圧Ｖint にレベルシフトされた信号φEQL がＭＯ
Ｓトランジスタ82、84の接続ノードから出力されるもの
である。
【００３４】図６（ａ）ないし（ｄ）はそれぞれ上記基
準電圧発生回路21の図３とは異なる詳細な回路構成を示
している。図６（ａ）のものは、抵抗91及び直列接続さ
れたｎ個のダイオード92，92，…から構成されている。
この回路において、電圧φ１の値は各ダイオードの順方
向電圧ＶF のｎ倍の電圧と等価オン抵抗の値で規定する
ことができる。図６（ｂ）のものは、図６（ａ）の各ダ
イオード92をダイオード接続されたＰチャネルＭＯＳト
ランジスタ93それぞれに置き換えたものであり、この場
合にはＭＯＳトランジスタ93の閾値Ｖthのｎ倍の電圧と
それぞれの等価オン抵抗の値で電圧φ１の値を規定する
ことができる。図６（ｃ）のものは、図６（ｂ）の抵抗
91をＰチャネルＭＯＳトランジスタ94に置き換えたもの
である。また、図６（ｄ）のものは、図６（ｃ）のＰチ
ャネルＭＯＳトランジスタ94、93をそれぞれＮチャネル
ＭＯＳトランジスタ95、96に置き換えたものである。こ
のように基準電圧発生回路21として種々の回路構成のも
のを使用することができる。また、上記電圧変換回路23
の場合も同様であるが、基準電圧発生回路21で発生され
る基準電圧φ１を抵抗分圧等の電圧変換手段によってさ
らに電圧変換したものを基準電圧として用いるような回
路にしても良い。
準電圧発生回路21の図３とは異なる詳細な回路構成を示
している。図６（ａ）のものは、抵抗91及び直列接続さ
れたｎ個のダイオード92，92，…から構成されている。
この回路において、電圧φ１の値は各ダイオードの順方
向電圧ＶF のｎ倍の電圧と等価オン抵抗の値で規定する
ことができる。図６（ｂ）のものは、図６（ａ）の各ダ
イオード92をダイオード接続されたＰチャネルＭＯＳト
ランジスタ93それぞれに置き換えたものであり、この場
合にはＭＯＳトランジスタ93の閾値Ｖthのｎ倍の電圧と
それぞれの等価オン抵抗の値で電圧φ１の値を規定する
ことができる。図６（ｃ）のものは、図６（ｂ）の抵抗
91をＰチャネルＭＯＳトランジスタ94に置き換えたもの
である。また、図６（ｄ）のものは、図６（ｃ）のＰチ
ャネルＭＯＳトランジスタ94、93をそれぞれＮチャネル
ＭＯＳトランジスタ95、96に置き換えたものである。こ
のように基準電圧発生回路21として種々の回路構成のも
のを使用することができる。また、上記電圧変換回路23
の場合も同様であるが、基準電圧発生回路21で発生され
る基準電圧φ１を抵抗分圧等の電圧変換手段によってさ
らに電圧変換したものを基準電圧として用いるような回
路にしても良い。
【００３５】ところで、前記図１の実施例回路中のイコ
ライズ回路14によるビット線のプリチャージ時は、イコ
ライズ回路14内のＭＯＳトランジスタ11、12、13のゲー
ト容量が信号φEQL に接続されることになる。これらの
ゲート容量は信号φEQL の電位変動を抑制する働きを持
っている。このことは、信号φEQL の電位変動抑制のた
めに前記チャージポンプ回路53の出力端子に別途設ける
ことが必要なキャパシタの容量を減らすことができ、こ
れによってチップサイズの縮小化を図ることができる。
ライズ回路14によるビット線のプリチャージ時は、イコ
ライズ回路14内のＭＯＳトランジスタ11、12、13のゲー
ト容量が信号φEQL に接続されることになる。これらの
ゲート容量は信号φEQL の電位変動を抑制する働きを持
っている。このことは、信号φEQL の電位変動抑制のた
めに前記チャージポンプ回路53の出力端子に別途設ける
ことが必要なキャパシタの容量を減らすことができ、こ
れによってチップサイズの縮小化を図ることができる。
【００３６】図７はこの発明の第２の実施例によるＤＲ
ＡＭを示している。この実施例のＤＲＡＭが前記図１の
実施例のものと異なっている点は、イコライズ回路14が
２個のＮチャネルＭＯＳトランジスタ11、12のみで構成
され、ＮチャネルＭＯＳトランジスタ13が省略されてい
ることである。このような構成のイコライズ回路14で
は、イコライズ制御信号φEQL によって２個のＭＯＳト
ランジスタ11、12がオン状態にされ、プリチャージ用電
位ＶBLにより両ビット線ＢＬ、／ＢＬがプリチャージさ
れ、かつ両ＭＯＳトランジスタ11、12により各ビット線
電位が同電位に設定される。すなわち、この実施例では
ＭＯＳトランジスタ11、12にプリチャージ機能とイコラ
イズ機能を共に持たせたものである。そして、この実施
例の場合でも、イコライズ制御信号φEQL の電圧値は外
部印加電源電圧よりも十分に高くされているので、ＭＯ
Ｓトランジスタ11、12それぞれのソース・ドレイン間に
電位差は発生しなくなり、ビット線電位を所定のプリチ
ャージ電位ＶBLに設定することができる。この実施例に
よれば、図１の実施例の場合と比較してイコライズ回路
14で１個のＭＯＳトランジスタを削減することができ、
集積化した際のチップサイズの縮小化を図ることができ
る。
ＡＭを示している。この実施例のＤＲＡＭが前記図１の
実施例のものと異なっている点は、イコライズ回路14が
２個のＮチャネルＭＯＳトランジスタ11、12のみで構成
され、ＮチャネルＭＯＳトランジスタ13が省略されてい
ることである。このような構成のイコライズ回路14で
は、イコライズ制御信号φEQL によって２個のＭＯＳト
ランジスタ11、12がオン状態にされ、プリチャージ用電
位ＶBLにより両ビット線ＢＬ、／ＢＬがプリチャージさ
れ、かつ両ＭＯＳトランジスタ11、12により各ビット線
電位が同電位に設定される。すなわち、この実施例では
ＭＯＳトランジスタ11、12にプリチャージ機能とイコラ
イズ機能を共に持たせたものである。そして、この実施
例の場合でも、イコライズ制御信号φEQL の電圧値は外
部印加電源電圧よりも十分に高くされているので、ＭＯ
Ｓトランジスタ11、12それぞれのソース・ドレイン間に
電位差は発生しなくなり、ビット線電位を所定のプリチ
ャージ電位ＶBLに設定することができる。この実施例に
よれば、図１の実施例の場合と比較してイコライズ回路
14で１個のＭＯＳトランジスタを削減することができ、
集積化した際のチップサイズの縮小化を図ることができ
る。
【００３７】図８はこの発明の第３の実施例を示してい
る。この実施例では前記図１６に示すようなシェアード
センスアンプ方式のＤＲＡＭにこの発明を実施したもの
であり、そのイコライズ回路周辺の構成が示されてい
る。なお、前記図１６と対応する箇所には同じ符号を付
してその説明は省略する。この実施例のＤＲＡＭで使用
されるイコライズ制御信号φEQL1、φEQL2及びスイッチ
制御信号φT1、φT2は、レベル変換回路16ａ、16ｂ、16
ｃ、16ｄでそれぞれ発生される。これら各レベル変換回
路16ａ、16ｂ、16ｃ、16ｄにはそれぞれ、前記図２と同
様の回路構成を持つ内部昇圧電圧発生回路17で定常的に
発生される外部印加電源電圧よりも高い昇圧電圧Ｖint
が供給される。各レベル変換回路は高レベル電圧が外部
印加電源電圧と同じ値を有する信号φEQL1′、φEQL2′
及びφT1′、φT2′を上記昇圧電圧Ｖint に変換するこ
とによって上記イコライズ制御信号φEQL1、φEQL2及び
スイッチ制御信号φT1、φT2を発生する。
る。この実施例では前記図１６に示すようなシェアード
センスアンプ方式のＤＲＡＭにこの発明を実施したもの
であり、そのイコライズ回路周辺の構成が示されてい
る。なお、前記図１６と対応する箇所には同じ符号を付
してその説明は省略する。この実施例のＤＲＡＭで使用
されるイコライズ制御信号φEQL1、φEQL2及びスイッチ
制御信号φT1、φT2は、レベル変換回路16ａ、16ｂ、16
ｃ、16ｄでそれぞれ発生される。これら各レベル変換回
路16ａ、16ｂ、16ｃ、16ｄにはそれぞれ、前記図２と同
様の回路構成を持つ内部昇圧電圧発生回路17で定常的に
発生される外部印加電源電圧よりも高い昇圧電圧Ｖint
が供給される。各レベル変換回路は高レベル電圧が外部
印加電源電圧と同じ値を有する信号φEQL1′、φEQL2′
及びφT1′、φT2′を上記昇圧電圧Ｖint に変換するこ
とによって上記イコライズ制御信号φEQL1、φEQL2及び
スイッチ制御信号φT1、φT2を発生する。
【００３８】この実施例のＤＲＡＭでは、図１の実施例
と同様に、イコライズ回路14ａ、14ｂによるビット線対
のプリチャージ期間に、ビット線電位を所定のプリチャ
ージ電位に設定することができ、かつ、従来のようなブ
ートストラップ回路を用いて一時的に信号の電圧を上昇
させる場合のような複雑なタイミング制御が不要にな
る。しかも、この実施例のＤＲＡＭでは、スイッチ制御
信号φT1、φT2として昇圧電圧Ｖint を使用しているの
で、スイッチ回路18ａ、18ｂ内のＭＯＳトランジスタ1
9、20をオン状態にしてセンスアンプ回路15でデータ検
出を行う際に、両ＭＯＳトランジスタ19、20のソース・
ドレイン間の電位差を無くすことができ、センスマージ
ンの低下を防ぐことができる。しかも、従来のようなブ
ートストラップ回路を用いて一時的に信号の電圧を上昇
させる場合のような複雑なタイミング制御も不要であ
る。
と同様に、イコライズ回路14ａ、14ｂによるビット線対
のプリチャージ期間に、ビット線電位を所定のプリチャ
ージ電位に設定することができ、かつ、従来のようなブ
ートストラップ回路を用いて一時的に信号の電圧を上昇
させる場合のような複雑なタイミング制御が不要にな
る。しかも、この実施例のＤＲＡＭでは、スイッチ制御
信号φT1、φT2として昇圧電圧Ｖint を使用しているの
で、スイッチ回路18ａ、18ｂ内のＭＯＳトランジスタ1
9、20をオン状態にしてセンスアンプ回路15でデータ検
出を行う際に、両ＭＯＳトランジスタ19、20のソース・
ドレイン間の電位差を無くすことができ、センスマージ
ンの低下を防ぐことができる。しかも、従来のようなブ
ートストラップ回路を用いて一時的に信号の電圧を上昇
させる場合のような複雑なタイミング制御も不要であ
る。
【００３９】なお、この図８のＤＲＡＭでは、イコライ
ズ制御信号φEQL1、φEQL2とスイッチ制御信号φT1、φ
T2の両方をレベル変換回路で発生させる場合を説明した
が、これはイコライズ制御信号φEQL1、φEQL2とスイッ
チ制御信号φT1、φT2のいずれか一方をレベル変換回路
を用いて発生させるようにしてもよい。
ズ制御信号φEQL1、φEQL2とスイッチ制御信号φT1、φ
T2の両方をレベル変換回路で発生させる場合を説明した
が、これはイコライズ制御信号φEQL1、φEQL2とスイッ
チ制御信号φT1、φT2のいずれか一方をレベル変換回路
を用いて発生させるようにしてもよい。
【００４０】図９はこの発明の第４の実施例によるＤＲ
ＡＭを示している。なお、このＤＲＡＭも半導体基板上
に形成されており、図１の実施例と対応する箇所には同
じ符号を付して説明を行う。一対のビット線ＢＬ、／Ｂ
Ｌ間にはそれぞれイコライズ制御信号φEQL で制御され
る３個のＮチャネルＭＯＳトランジスタ11、12、13から
なるイコライズ回路14が接続されている。上記ビット線
ＢＬ、／ＢＬにはそれぞれメモリセルＭＣが接続されて
いる。上記各メモリセルＭＣは選択用トランジスタＴと
電荷蓄積用のキャパシタＣとから構成されており、各メ
モリセルＭＣからのデータの読み出し時にはワード線Ｗ
Ｌの信号によって選択され、選択されたメモリセルＭＣ
のキャパシタＣに蓄積されている電荷に応じた電位がビ
ット線ＢＬもしくは／ＢＬに読み出され、ビット線Ｂ
Ｌ、／ＢＬ間の電位差がセンスアンプ回路15で増幅され
ることによりデータが検出される。
ＡＭを示している。なお、このＤＲＡＭも半導体基板上
に形成されており、図１の実施例と対応する箇所には同
じ符号を付して説明を行う。一対のビット線ＢＬ、／Ｂ
Ｌ間にはそれぞれイコライズ制御信号φEQL で制御され
る３個のＮチャネルＭＯＳトランジスタ11、12、13から
なるイコライズ回路14が接続されている。上記ビット線
ＢＬ、／ＢＬにはそれぞれメモリセルＭＣが接続されて
いる。上記各メモリセルＭＣは選択用トランジスタＴと
電荷蓄積用のキャパシタＣとから構成されており、各メ
モリセルＭＣからのデータの読み出し時にはワード線Ｗ
Ｌの信号によって選択され、選択されたメモリセルＭＣ
のキャパシタＣに蓄積されている電荷に応じた電位がビ
ット線ＢＬもしくは／ＢＬに読み出され、ビット線Ｂ
Ｌ、／ＢＬ間の電位差がセンスアンプ回路15で増幅され
ることによりデータが検出される。
【００４１】上記イコライズ制御信号φEQL はレベル変
換回路16から出力される。このレベル変換回路16には内
部昇圧電圧発生回路17で定常的に発生される外部印加電
源電圧よりも高い昇圧電圧Ｖint が供給されており、レ
ベル変換回路16は高レベル電圧が外部印加電源電圧と同
じかもしくは低い値を有する信号φEQL ′を上記昇圧電
圧Ｖint に変換することによって上記イコライズ制御信
号φEQL を発生する。従って、レベル変換回路16から出
力されるイコライズ制御信号φEQL の高レベル電圧は上
記昇圧電圧Ｖint と同じ高い値になり、低レベルは変換
前の信号φEQL′と同じ接地電位となる。
換回路16から出力される。このレベル変換回路16には内
部昇圧電圧発生回路17で定常的に発生される外部印加電
源電圧よりも高い昇圧電圧Ｖint が供給されており、レ
ベル変換回路16は高レベル電圧が外部印加電源電圧と同
じかもしくは低い値を有する信号φEQL ′を上記昇圧電
圧Ｖint に変換することによって上記イコライズ制御信
号φEQL を発生する。従って、レベル変換回路16から出
力されるイコライズ制御信号φEQL の高レベル電圧は上
記昇圧電圧Ｖint と同じ高い値になり、低レベルは変換
前の信号φEQL′と同じ接地電位となる。
【００４２】ワード線選択回路19はロウアドレス信号に
基づいて上記各ワード線ＷＬを選択駆動するものであ
り、プリデコーダ19ａ、ロウデコーダ19ｂ及びワード線
ドライバ19ｃで構成されている。このワード線選択回路
19にも上記内部昇圧電圧発生回路17で発生される昇圧電
圧Ｖint が供給されており、このワード線選択回路19か
らワード線ＷＬに供給される信号の高レベル電圧は上記
昇圧電圧Ｖint に設定される。
基づいて上記各ワード線ＷＬを選択駆動するものであ
り、プリデコーダ19ａ、ロウデコーダ19ｂ及びワード線
ドライバ19ｃで構成されている。このワード線選択回路
19にも上記内部昇圧電圧発生回路17で発生される昇圧電
圧Ｖint が供給されており、このワード線選択回路19か
らワード線ＷＬに供給される信号の高レベル電圧は上記
昇圧電圧Ｖint に設定される。
【００４３】このような構成でなるＤＲＡＭでは、図１
０のタイミングチャートに示すように、メモリセルＭＣ
からのデータの読み出しに先立ち、イコライズ制御信号
φEQL が高レベルにされ、イコライズ回路14によって一
対のビット線ＢＬ、／ＢＬがプリチャージされ、かつビ
ット線ＢＬ、／ＢＬ間が短絡されて両ビット線電位が電
位ＶBLに設定される。この時、イコライズ制御信号φEQ
L の電圧はレベル変換回路16によって外部印加電源電圧
よりも十分に高い昇圧電圧Ｖint にレベルシフトされて
いるので、イコライズ回路14内のＭＯＳトランジスタ1
1、12、13それぞれのソース・ドレイン間には電位差が
発生しなくなり、ビット線電位を所定のプリチャージ電
位ＶBLに設定することができる。
０のタイミングチャートに示すように、メモリセルＭＣ
からのデータの読み出しに先立ち、イコライズ制御信号
φEQL が高レベルにされ、イコライズ回路14によって一
対のビット線ＢＬ、／ＢＬがプリチャージされ、かつビ
ット線ＢＬ、／ＢＬ間が短絡されて両ビット線電位が電
位ＶBLに設定される。この時、イコライズ制御信号φEQ
L の電圧はレベル変換回路16によって外部印加電源電圧
よりも十分に高い昇圧電圧Ｖint にレベルシフトされて
いるので、イコライズ回路14内のＭＯＳトランジスタ1
1、12、13それぞれのソース・ドレイン間には電位差が
発生しなくなり、ビット線電位を所定のプリチャージ電
位ＶBLに設定することができる。
【００４４】一方、ビット線のイコライズ動作終了後の
データ読み出し期間では、図１０のタイミングチャート
に示すように、ロウアドレス信号に基づいてワード線選
択回路19によりワード線ＷＬが選択駆動される。このと
き、ワード線ＷＬに供給される選択信号の高電圧は内部
昇圧電圧発生回路17で発生される昇圧Ｖint に等しいも
のとなる。このため、選択されたメモリセルＭＣにおけ
る選択用トランジスタＴは十分に導通状態となり、キャ
パシタＣからの電荷読み出し時間の短縮が図られる。
データ読み出し期間では、図１０のタイミングチャート
に示すように、ロウアドレス信号に基づいてワード線選
択回路19によりワード線ＷＬが選択駆動される。このと
き、ワード線ＷＬに供給される選択信号の高電圧は内部
昇圧電圧発生回路17で発生される昇圧Ｖint に等しいも
のとなる。このため、選択されたメモリセルＭＣにおけ
る選択用トランジスタＴは十分に導通状態となり、キャ
パシタＣからの電荷読み出し時間の短縮が図られる。
【００４５】このように図９の実施例では内部昇圧電圧
発生回路17で発生される昇圧Ｖintをビット線イコライ
ズのためのレベル変換回路16と、ワード線選択のための
ワード線選択回路19とで共用するようにしている。図１
０に示すように、ワード線ＷＬを駆動する期間（ＷＬが
高レベルの期間）とビット線イコライズの期間（φEQL
が高レベルの期間）とが重なっていないので、１つの内
部昇圧電圧発生回路17を上記両回路16、17で共用するこ
とができる。
発生回路17で発生される昇圧Ｖintをビット線イコライ
ズのためのレベル変換回路16と、ワード線選択のための
ワード線選択回路19とで共用するようにしている。図１
０に示すように、ワード線ＷＬを駆動する期間（ＷＬが
高レベルの期間）とビット線イコライズの期間（φEQL
が高レベルの期間）とが重なっていないので、１つの内
部昇圧電圧発生回路17を上記両回路16、17で共用するこ
とができる。
【００４６】図１１は上記図９のＤＲＡＭで使用される
ワード線選択回路19内のプリデコーダ19ａ、ロウデコー
ダ19ｂ及びワード線ドライバ19ｃそれぞれの詳細な構成
を示している。プリデコーダ19ａはＶcc系のプリチャジ
制御信号／ＰＲＥの高レベル側電圧を上記昇圧電圧Ｖin
t にレベルシフトするレベルシフト回路（L.S ） 111、
このレベルシフト回路 111の出力でプリチャージノード
112をプリチャージ制御するＰチャネルＭＯＳトランジ
スタ 113、ロウアドレス信号の一部の信号に応じて上記
プリチャージノード 112をディスチャージするか否かを
決定する直列接続されたデコード用の複数個のＮチャネ
ルトランジスタ 114、上記プリチャージノード 112の信
号を反転するＣＭＯＳインバータ 115とから構成されて
いる。
ワード線選択回路19内のプリデコーダ19ａ、ロウデコー
ダ19ｂ及びワード線ドライバ19ｃそれぞれの詳細な構成
を示している。プリデコーダ19ａはＶcc系のプリチャジ
制御信号／ＰＲＥの高レベル側電圧を上記昇圧電圧Ｖin
t にレベルシフトするレベルシフト回路（L.S ） 111、
このレベルシフト回路 111の出力でプリチャージノード
112をプリチャージ制御するＰチャネルＭＯＳトランジ
スタ 113、ロウアドレス信号の一部の信号に応じて上記
プリチャージノード 112をディスチャージするか否かを
決定する直列接続されたデコード用の複数個のＮチャネ
ルトランジスタ 114、上記プリチャージノード 112の信
号を反転するＣＭＯＳインバータ 115とから構成されて
いる。
【００４７】ロウデコーダ19ｂはＶcc系のプリチャジ制
御信号／ＰＲＥの高レベル側電圧を上記昇圧電圧Ｖint
にレベルシフトするレベルシフト回路（L.S ） 121、こ
のレベルシフト回路 121の出力でプリチャージノード 1
22をプリチャージ制御するＰチャネルＭＯＳトランジス
タ 123、ロウアドレス信号の一部の信号に応じて上記プ
リチャージノード 122をディスチャージするか否かを決
定する直列接続されたデコード用の複数個のＮチャネル
トランジスタ 124、上記プリチャージノード 122の信号
を反転するＣＭＯＳインバータ 125とから構成されてい
る。また、ワード線ドライバ19ｃは上記プリデコーダ19
ａの出力と接地電位のノードとの間に接続され、上記ロ
ウデコーダ19ｂの出力が供給されるＣＭＯＳインバータ
131で構成されている。
御信号／ＰＲＥの高レベル側電圧を上記昇圧電圧Ｖint
にレベルシフトするレベルシフト回路（L.S ） 121、こ
のレベルシフト回路 121の出力でプリチャージノード 1
22をプリチャージ制御するＰチャネルＭＯＳトランジス
タ 123、ロウアドレス信号の一部の信号に応じて上記プ
リチャージノード 122をディスチャージするか否かを決
定する直列接続されたデコード用の複数個のＮチャネル
トランジスタ 124、上記プリチャージノード 122の信号
を反転するＣＭＯＳインバータ 125とから構成されてい
る。また、ワード線ドライバ19ｃは上記プリデコーダ19
ａの出力と接地電位のノードとの間に接続され、上記ロ
ウデコーダ19ｂの出力が供給されるＣＭＯＳインバータ
131で構成されている。
【００４８】このように構成されたワード線選択回路19
において、プリデコーダ19ａに供給される一部のロウア
ドレス信号の論理が成立した時にこのプリデコーダ19ａ
から上記昇圧電圧Ｖint が出力され、かつ、ロウデコー
ダ19ｂに供給される一部のロウアドレス信号の論理が成
立した際に、ワード線ドライバ19ｃを介して対応するワ
ード線ＷＬに上記昇圧電圧Ｖint が供給されて前記メモ
リセルＭＣが選択される。
において、プリデコーダ19ａに供給される一部のロウア
ドレス信号の論理が成立した時にこのプリデコーダ19ａ
から上記昇圧電圧Ｖint が出力され、かつ、ロウデコー
ダ19ｂに供給される一部のロウアドレス信号の論理が成
立した際に、ワード線ドライバ19ｃを介して対応するワ
ード線ＷＬに上記昇圧電圧Ｖint が供給されて前記メモ
リセルＭＣが選択される。
【００４９】図１２は上記図９に示したＤＲＡＭ内の各
回路の半導体基板上における配置状態を示している。こ
のＤＲＡＭでは前記選択用トランジスタとキャパシタか
らなる複数個のメモリセルが複数のメモリセルアレイ
（ＣＡ） 150に分割して設けられている。これら複数の
メモリセルアレイ 150は一列に配列されており、各メモ
リセルアレイ 150の両側にはそれぞれ前記イコライズ回
路14ａ、14ｂ及びスイッチ回路18ａ、18ｂが隣接して設
けられている。上記各メモリセルアレイ 150相互間には
前記センスアンプ回路（ＳＡ）15がそれぞれ配置されて
いる。また、前記昇圧電圧Ｖint が伝達される配線及び
ロウアドレス信号が伝達される複数の配線を含む配線群
151が上記メモリセルアレイ 150、センスアンプ回路1
5、イコライズ回路14ａ、14ｂ及びスイッチ回路18ａ、1
8ｂの配列方向に沿って一列に配置されている。さらに
上記メモリセルアレイ 150、センスアンプ回路15、イコ
ライズ回路14ａ、14ｂ及びスイッチ回路18ａ、18ｂと上
記配線群 151との間には、前記レベル変換回路16ａ〜16
ｃを含むレベル変換回路 153と前記ワード線選択回路19
とが一列に配列されている。
回路の半導体基板上における配置状態を示している。こ
のＤＲＡＭでは前記選択用トランジスタとキャパシタか
らなる複数個のメモリセルが複数のメモリセルアレイ
（ＣＡ） 150に分割して設けられている。これら複数の
メモリセルアレイ 150は一列に配列されており、各メモ
リセルアレイ 150の両側にはそれぞれ前記イコライズ回
路14ａ、14ｂ及びスイッチ回路18ａ、18ｂが隣接して設
けられている。上記各メモリセルアレイ 150相互間には
前記センスアンプ回路（ＳＡ）15がそれぞれ配置されて
いる。また、前記昇圧電圧Ｖint が伝達される配線及び
ロウアドレス信号が伝達される複数の配線を含む配線群
151が上記メモリセルアレイ 150、センスアンプ回路1
5、イコライズ回路14ａ、14ｂ及びスイッチ回路18ａ、1
8ｂの配列方向に沿って一列に配置されている。さらに
上記メモリセルアレイ 150、センスアンプ回路15、イコ
ライズ回路14ａ、14ｂ及びスイッチ回路18ａ、18ｂと上
記配線群 151との間には、前記レベル変換回路16ａ〜16
ｃを含むレベル変換回路 153と前記ワード線選択回路19
とが一列に配列されている。
【００５０】このように、図１２のＤＲＡＭでは、昇圧
電圧Ｖint が伝達される配線を含む配線群 151に隣接し
て複数のメモリセルアレイ 150、レベル変換回路 153及
びワード線選択回路19が配置されている。これら各回路
内のＰチャネルＭＯＳトランジスタのソースには上記昇
圧電圧Ｖint が印加される。従って、これらＰチャネル
ＭＯＳトランジスタのソースとバックゲートとからなる
ＰＮ接合間に順方向電流が流れないようにするために
は、Ｎウエルにもこの昇圧電圧Ｖint を印加する必要が
ある。図１２のような配置状態のＤＲＡＭでは、メモリ
セルアレイ 150、レベル変換回路 153及びワード線選択
回路19が配線群 151に隣接して配置されているので、こ
れら各回路内のＰチャネルＭＯＳトランジスタのＮウエ
ルを共通化して、共通のＮウエルに対して上記昇圧電圧
Ｖint を印加することができるので、Ｎウエルを分割し
て設ける場合に比較してチップサイズの縮小化を図るこ
とができる。なお、図１２のような配置状態のＤＲＡＭ
において１つのレベル変換回路 153からの出力信号φEQ
L1、φEQL1、φT1、φT2の供給状態の一例を図１３に示
し、また、信号φEQL1、φEQL1、φT1、φT2のタイミン
グチャートを図１４に示す。
電圧Ｖint が伝達される配線を含む配線群 151に隣接し
て複数のメモリセルアレイ 150、レベル変換回路 153及
びワード線選択回路19が配置されている。これら各回路
内のＰチャネルＭＯＳトランジスタのソースには上記昇
圧電圧Ｖint が印加される。従って、これらＰチャネル
ＭＯＳトランジスタのソースとバックゲートとからなる
ＰＮ接合間に順方向電流が流れないようにするために
は、Ｎウエルにもこの昇圧電圧Ｖint を印加する必要が
ある。図１２のような配置状態のＤＲＡＭでは、メモリ
セルアレイ 150、レベル変換回路 153及びワード線選択
回路19が配線群 151に隣接して配置されているので、こ
れら各回路内のＰチャネルＭＯＳトランジスタのＮウエ
ルを共通化して、共通のＮウエルに対して上記昇圧電圧
Ｖint を印加することができるので、Ｎウエルを分割し
て設ける場合に比較してチップサイズの縮小化を図るこ
とができる。なお、図１２のような配置状態のＤＲＡＭ
において１つのレベル変換回路 153からの出力信号φEQ
L1、φEQL1、φT1、φT2の供給状態の一例を図１３に示
し、また、信号φEQL1、φEQL1、φT1、φT2のタイミン
グチャートを図１４に示す。
【００５１】
【発明の効果】以上説明したようにこの発明によれば、
ビット線のイコライズ動作もしくはビット線とセンスア
ンプ回路との間の接続制御を行う際にタイミングの制御
が簡単であり、かつ高速動作が可能であり、しかも従来
と同様にビット線電位を所定のプリチャージ電位に設定
することができ、あるいはセンスマージンの低下を引き
起こすことがない半導体記憶装置を提供することができ
る。
ビット線のイコライズ動作もしくはビット線とセンスア
ンプ回路との間の接続制御を行う際にタイミングの制御
が簡単であり、かつ高速動作が可能であり、しかも従来
と同様にビット線電位を所定のプリチャージ電位に設定
することができ、あるいはセンスマージンの低下を引き
起こすことがない半導体記憶装置を提供することができ
る。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係るＤＲＡＭの一部
の構成を示す回路図。
の構成を示す回路図。
【図２】図１のＤＲＡＭで使用される内部昇圧電圧発生
回路の具体的な構成を示すブロック図。
回路の具体的な構成を示すブロック図。
【図３】図２の内部昇圧電圧発生回路内の基準電圧発生
回路、電圧変換回路及び電圧比較回路の詳細な構成を示
す回路図。
回路、電圧変換回路及び電圧比較回路の詳細な構成を示
す回路図。
【図４】図２の内部昇圧電圧発生回路内の昇圧回路の詳
細な構成を示す回路図。
細な構成を示す回路図。
【図５】図１のレベル変換回路の詳細な構成を示す回路
図。
図。
【図６】図２の内部昇圧電圧発生回路内の基準電圧発生
回路の他の詳細な構成を示す回路図。
回路の他の詳細な構成を示す回路図。
【図７】この発明の第２の実施例に係るＤＲＡＭの一部
の構成を示す回路図。
の構成を示す回路図。
【図８】この発明の第３の実施例に係るシェアードセン
スアンプ方式のＤＲＡＭの一部の構成を示す回路図。
スアンプ方式のＤＲＡＭの一部の構成を示す回路図。
【図９】この発明の第４の実施例に係るＤＲＡＭの一部
の構成を示す回路図。
の構成を示す回路図。
【図１０】図９のＤＲＡＭのタイミングチャートを示す
図。
図。
【図１１】図９のＤＲＡＭで使用されるワード線選択回
路の具体的な構成を示す回路図。
路の具体的な構成を示す回路図。
【図１２】図９のＤＲＡＭ内の各回路の半導体基板上に
おける配置状態を示す図。
おける配置状態を示す図。
【図１３】図１２のレベル変換回路からの出力信号の供
給状態の一例を示す図。
給状態の一例を示す図。
【図１４】図１３中の信号のタイミングチャートを示す
図。
図。
【図１５】従来のＤＲＡＭの一部の構成を示す回路図。
【図１６】従来のシェアードセンスアンプ方式のＤＲＡ
Ｍの一部の構成を示す回路図。
Ｍの一部の構成を示す回路図。
14，14ａ、14ｂ…ビット線イコライズ回路、15…センス
アンプ回路、16，16ａ，16ｂ，16ｃ，16ｄ…レベル変換
回路、17…内部昇圧電圧発生回路、18ａ，18ｂ…スイッ
チ回路、21…基準電圧発生回路、22…昇圧回路、23…電
圧変換回路、24…電圧比較回路、51…クロック発振器、
52…バッファ回路、53…チャージポンプ回路。
アンプ回路、16，16ａ，16ｂ，16ｃ，16ｄ…レベル変換
回路、17…内部昇圧電圧発生回路、18ａ，18ｂ…スイッ
チ回路、21…基準電圧発生回路、22…昇圧回路、23…電
圧変換回路、24…電圧比較回路、51…クロック発振器、
52…バッファ回路、53…チャージポンプ回路。
Claims (10)
- 【請求項１】 外部印加電源電圧とは異なる昇圧電圧を
定常的に発生する内部昇圧電圧発生手段と、 第１及び第２のビット線と、 上記内部昇圧電圧発生手段で発生される昇圧電圧を一方
のレベルとする制御信号が供給され、この制御信号に基
づいて上記第１及び第２のビット線を所定電位に充電す
ると共に両ビット線を同電位に設定するビット線電位設
定手段とを具備したことを特徴とする半導体記憶装置。 - 【請求項２】 前記ビット線電位設定手段が、 ビット線充電用の電位が供給されるノードと前記第１の
ビット線との間にソース・ドレイン間が挿入され、ゲー
トに前記制御信号が供給される第１のＭＯＳトランジス
タと、 ビット線充電用の電位が供給されるノードと前記第２の
ビット線との間にソース・ドレイン間が挿入され、ゲー
トに前記制御信号が供給される第２のＭＯＳトランジス
タと、 前記第１のビット線と第２のビット線との間にソース・
ドレイン間が挿入され、ゲートに前記制御信号が供給さ
れる第３のＭＯＳトランジスタとから構成されている請
求項１に記載の半導体記憶装置。 - 【請求項３】 前記内部昇圧電圧発生手段が、 基準電圧を発生する基準電圧発生手段と、 外部印加電源電圧を昇圧すると共に制御信号に応じてそ
の昇圧動作が制御される昇圧手段と、 上記昇圧電圧をこれよりも低いレベルの電圧に変換する
電圧変換手段と、 上記基準電圧と上記電圧変換手段で変換された電圧とを
比較してその大小関係に応じた信号を発生し、上記昇圧
手段に対して前記制御信号として供給する電圧比較手段
とから構成されている請求項１に記載の半導体記憶装
置。 - 【請求項４】 前記ビット線電位設定手段により前記第
１及び第２のビット線が所定電位に充電されている期間
に前記制御信号のレベルが前記内部昇圧電圧発生手段で
発生される昇圧電圧に等しくされる請求項１に記載の半
導体記憶装置。 - 【請求項５】 外部印加電源電圧とは異なる昇圧電圧を
定常的に発生する内部昇圧電圧発生手段と、 ２組のビット線対と、 上記２組のビット線対に接続され各ビット線対間に生じ
る電位差を増幅するセンスアンプと、 上記２組のビット線対のうちの一方の組のビット線対に
接続され、第１の制御信号に基づいてこのビット線対の
両ビット線を所定電位に充電すると共にビット線対を同
電位に設定する第１のビット線電位設定手段と、 上記２組のビット線対のうちの他方の組のビット線対に
接続され、第２の制御信号に基づいてこのビット線対の
両ビット線を所定電位に充電すると共にビット線対を同
電位に設定する第２のビット線電位設定手段と、 上記２組のビット線対のうちの一方の組のビット線対と
上記センスアンプとの間に設けられ、第３の制御信号に
基づいてこのビット線対とセンスアンプとの間を電気的
に接続もしくは切断する第１のスイッチ手段と、 上記２組のビット線対のうちの他方の組のビット線対と
上記センスアンプとの間に設けられ、第４の制御信号に
基づいてこのビット線対とセンスアンプとの間を電気的
に接続もしくは切断する第２のスイッチ手段とを具備
し、 上記第１及び第２の制御信号と第３及び第４の制御信号
の少なくともいずれか一方の組の制御信号が、上記内部
昇圧電圧発生手段で発生される昇圧電圧を一方のレベル
とすることを特徴とする半導体記憶装置。 - 【請求項６】 前記第１、第２のビット線電位設定手段
が、 ビット線充電用の電位が供給されるノードと前記ビット
線対の一方のビット線との間にソース・ドレイン間が挿
入され、ゲートに前記第１もしくは第２の制御信号が供
給される第１のＭＯＳトランジスタと、 ビット線充電用の電位が供給されるノードと前記ビット
線対の他方のビット線との間にソース・ドレイン間が挿
入され、ゲートに前記第１もしくは第２の制御信号が供
給される第２のＭＯＳトランジスタと、 前記ビット線対間にソース・ドレイン間が挿入され、ゲ
ートに前記第１もしくは第２の制御信号が供給される第
３のＭＯＳトランジスタとから構成されている請求項５
に記載の半導体記憶装置。 - 【請求項７】 前記内部昇圧電圧発生手段が、 基準電圧を発生する基準電圧発生手段と、 外部印加電源電圧を昇圧すると共に制御信号に応じてそ
の昇圧動作が制御される昇圧手段と、 上記昇圧電圧をこれよりも低いレベルの電圧に変換する
電圧変換手段と、 上記基準電圧と上記電圧変換手段で変換された電圧とを
比較してその大小関係に応じた信号を発生し、上記昇圧
手段に対して前記制御信号として供給する電圧比較手段
とから構成されている請求項５に記載の半導体記憶装
置。 - 【請求項８】 前記第１もしくは第２のビット線電位設
定手段により前記２組のビット線対のいずれか一方の組
の両ビット線が所定電位に充電されている期間に、前記
第１もしく第２の制御信号のレベルが前記内部昇圧電圧
発生手段で発生される昇圧電圧に等しくされ、 前記第１もしくは第２のビット線電位設定手段によるビ
ット線の充電期間以外の期間に、前記第３もしく第４の
制御信号のレベルが前記内部昇圧電圧発生手段で発生さ
れる昇圧電圧に等しくされる請求項５に記載の半導体記
憶装置。 - 【請求項９】 外部印加電源電圧とは異なる昇圧電圧を
定常的に発生する内部昇圧電圧発生手段と、 第１及び第２のビット線と、 上記第１及び第２のビット線を所定電位に充電すると共
に両ビット線を同電位に設定するビット線電位設定手段
と、 上記ビット線電位設定手段を制御するための制御信号が
供給され、この制御信号を上記内部昇圧電圧発生手段で
発生される昇圧電圧を一方レベルとする信号にレベル変
換して上記ビット線電位設定手段に供給するレベル変換
手段とを具備したことを特徴とする半導体記憶装置。 - 【請求項１０】 外部印加電源電圧とは異なる昇圧電圧
を定常的に発生する内部昇圧電圧発生手段と、 第１及び第２のビット線と、 上記第１及び第２のビット線を所定電位に充電すると共
に両ビット線を同電位に設定するビット線電位設定手段
と、 上記第１、第２のビット線にそれぞれ接続されたメモリ
セルと、 上記メモリセルに接続されメモリセルを選択するワード
線と、 上記ビット線電位設定手段を制御するための制御信号が
供給され、この制御信号を上記内部昇圧電圧発生手段で
発生される昇圧電圧を一方レベルとする信号にレベル変
換して上記ビット線電位設定手段に供給する第１のレベ
ル変換手段と、 上記ワード線を駆動するための駆動信号が供給され、こ
の駆動信号を上記内部昇圧電圧発生手段で発生される昇
圧電圧を一方レベルとする信号にレベル変換して上記ワ
ード線に供給する第２のレベル変換手段とを具備したこ
とを特徴とする半導体記憶装置。
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