JPH07130198A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07130198A JPH07130198A JP5297597A JP29759793A JPH07130198A JP H07130198 A JPH07130198 A JP H07130198A JP 5297597 A JP5297597 A JP 5297597A JP 29759793 A JP29759793 A JP 29759793A JP H07130198 A JPH07130198 A JP H07130198A
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- test mode
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- 238000012360 testing method Methods 0.000 claims abstract description 56
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- 238000010586 diagram Methods 0.000 description 6
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- 238000001514 detection method Methods 0.000 description 5
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- 239000000758 substrate Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】チップ面積を増大させることなく容量の小さな
メモリセルや動作マージンの低いセンスアンプの検出を
容易とする半導体記憶装置の提供。 【構成】１つのＭＯＳトランジスタと１つの容量素子か
ら成るメモリセル群の端部に段差調整用のダミーセルを
有する半導体記憶装置において、テストモード時にダミ
ーセルをビット線対に接続する手段を備える。
メモリセルや動作マージンの低いセンスアンプの検出を
容易とする半導体記憶装置の提供。 【構成】１つのＭＯＳトランジスタと１つの容量素子か
ら成るメモリセル群の端部に段差調整用のダミーセルを
有する半導体記憶装置において、テストモード時にダミ
ーセルをビット線対に接続する手段を備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にメモリセルの容量による動作マージンを測定す
るためのテスト回路を備えた半導体記憶装置に関する。
し、特にメモリセルの容量による動作マージンを測定す
るためのテスト回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】メモリセルの容量による動作マージンを
外部からテスト可能とした従来のダイナミックＲＡＭ
（ランダムアクセスメモリ）として、図５に示すような
回路構成が提案されている（例えば特開平３−１５４２
８９号公報参照）。また図６及び図７にはその動作を説
明するためのタイミング図を示す。
外部からテスト可能とした従来のダイナミックＲＡＭ
（ランダムアクセスメモリ）として、図５に示すような
回路構成が提案されている（例えば特開平３−１５４２
８９号公報参照）。また図６及び図７にはその動作を説
明するためのタイミング図を示す。
【０００３】図５に示すように、一つのトランジスタと
一つのキャパシタ、例えばトランジスタＴｒ21とキャパ
シタＣ21から構成されるメモリセルはワード線Ｗｌ21と
ビット線ＢＬに接続されている。メモリセルを構成する
トランジスタの一方の電極はキャパシタに接続され、他
方の電極はビット線ＢＬに接続され、ゲート電極はワー
ド線に接続されている。ビット線対ＢＬ，￣ＢＬの一側
はセンスアンプに接続され、センスアンプはビット線対
ＢＬ，￣ＢＬ間の差電位を感知しこれを増幅する。な
お、本明細書において記号￣は反転を表わす。
一つのキャパシタ、例えばトランジスタＴｒ21とキャパ
シタＣ21から構成されるメモリセルはワード線Ｗｌ21と
ビット線ＢＬに接続されている。メモリセルを構成する
トランジスタの一方の電極はキャパシタに接続され、他
方の電極はビット線ＢＬに接続され、ゲート電極はワー
ド線に接続されている。ビット線対ＢＬ，￣ＢＬの一側
はセンスアンプに接続され、センスアンプはビット線対
ＢＬ，￣ＢＬ間の差電位を感知しこれを増幅する。な
お、本明細書において記号￣は反転を表わす。
【０００４】また図５に示すように、ビット線対ＢＬ，
￣ＢＬの他側には、メモリセルの動作マージンのテスト
用にトランジスタＴｒ25，Ｔｒ26を介してキャパシタＣ
25，Ｃ26が接続され、トランジスタＴｒ25，Ｔｒ26のゲ
ート電極にはテスト回路からのテストモード信号φ21が
接続されている。このテストモード信号φ21は通常使用
状態時には低レベルとされ、メモリセルの動作マージン
をテストするテストモード時には高レベルとされる。
￣ＢＬの他側には、メモリセルの動作マージンのテスト
用にトランジスタＴｒ25，Ｔｒ26を介してキャパシタＣ
25，Ｃ26が接続され、トランジスタＴｒ25，Ｔｒ26のゲ
ート電極にはテスト回路からのテストモード信号φ21が
接続されている。このテストモード信号φ21は通常使用
状態時には低レベルとされ、メモリセルの動作マージン
をテストするテストモード時には高レベルとされる。
【０００５】なお、行デコーダは不図示のアドレス信号
を入力して行選択を行ないワード線として出力する。ま
た読み出し時において、センスアンプの出力は不図示の
列デコーダにて列選択され不図示の外部端子からデータ
が出力される。
を入力して行選択を行ないワード線として出力する。ま
た読み出し時において、センスアンプの出力は不図示の
列デコーダにて列選択され不図示の外部端子からデータ
が出力される。
【０００６】図６を参照して、図５に示す半導体記憶装
置の通常使用状態の動作を以下に説明する。まず、通常
動作時において前述の如くテスト回路からのテストモー
ド信号φ21は低レベルとされ、トランジスタＴｒ25，Ｔ
ｒ26はオフ状態にある。電源電位をＶｃｃとしてビット
線対ＢＬ，￣ＢＬの電位は１／２Ｖｃｃにプリチャージ
されている。ここで、メモリセルの内キャパシタＣ21の
電位がＶｃｃであるとする。
置の通常使用状態の動作を以下に説明する。まず、通常
動作時において前述の如くテスト回路からのテストモー
ド信号φ21は低レベルとされ、トランジスタＴｒ25，Ｔ
ｒ26はオフ状態にある。電源電位をＶｃｃとしてビット
線対ＢＬ，￣ＢＬの電位は１／２Ｖｃｃにプリチャージ
されている。ここで、メモリセルの内キャパシタＣ21の
電位がＶｃｃであるとする。
【０００７】行デコーダによりワード線Ｗｌ21が選択さ
れ、その電位がＶｃｃもしくはＶｃｃ以上になるとトラ
ンジスタＴｒ21はオン状態となり、ビット線ＢＬはキャ
パシタＣ21と電気的に接続され、ビット線ＢＬの電位は
ΔＶだけ上昇する。
れ、その電位がＶｃｃもしくはＶｃｃ以上になるとトラ
ンジスタＴｒ21はオン状態となり、ビット線ＢＬはキャ
パシタＣ21と電気的に接続され、ビット線ＢＬの電位は
ΔＶだけ上昇する。
【０００８】この差電位ΔＶは、ビット線ＢＬの寄生容
量をＣD、メモリセルのキャパシタの容量をＣSとする
と、次式（１）で表わせる。
量をＣD、メモリセルのキャパシタの容量をＣSとする
と、次式（１）で表わせる。
【０００９】
【数１】
【００１０】差電位△Ｖが大きいほどセンスアンプは増
幅しやすい。
幅しやすい。
【００１１】次に図７を参照して、テストモード時の動
作を説明する。テストモード時においてテスト回路から
のテストモード信号φ21は高レベルとされ、トランジス
タＴｒ25，Ｔｒ26はオン状態になりビット線ＢＬ，￣Ｂ
ＬとキャパシタＣ25，Ｃ26とが電気的に接続される。ビ
ット線ＢＬの寄生容量ＣD′は、キャパシタＣ25，Ｃ2 6
の容量をＣMとすると、 ＣD′＝ＣD＋ＣM と表せる。
作を説明する。テストモード時においてテスト回路から
のテストモード信号φ21は高レベルとされ、トランジス
タＴｒ25，Ｔｒ26はオン状態になりビット線ＢＬ，￣Ｂ
ＬとキャパシタＣ25，Ｃ26とが電気的に接続される。ビ
ット線ＢＬの寄生容量ＣD′は、キャパシタＣ25，Ｃ2 6
の容量をＣMとすると、 ＣD′＝ＣD＋ＣM と表せる。
【００１２】この状態でワード線Ｗｌ21の電位が上昇す
るとビット線対ＢＬ，￣ＢＬの間には、次式（２）の差
電位ΔＶ′が生じる。
るとビット線対ＢＬ，￣ＢＬの間には、次式（２）の差
電位ΔＶ′が生じる。
【００１３】
【数２】
【００１４】ビット線ＢＬの寄生容量について、ＣD＜
ＣD′より、上式（１），（２）からΔＶ＞ΔＶ′とな
り、通常動作時に比べてテストモード時の方が差電位Δ
Ｖ′は小さくなり、テストモード時にセンスアンプは増
幅し難くなる。したがって、この状態でテストを行え
ば、容量が小さいメモリセルや動作マージンの低いセン
スアンプの検出が容易に行えることになる。
ＣD′より、上式（１），（２）からΔＶ＞ΔＶ′とな
り、通常動作時に比べてテストモード時の方が差電位Δ
Ｖ′は小さくなり、テストモード時にセンスアンプは増
幅し難くなる。したがって、この状態でテストを行え
ば、容量が小さいメモリセルや動作マージンの低いセン
スアンプの検出が容易に行えることになる。
【００１５】
【発明が解決しようとする課題】しかしながら、前述し
た従来の半導体記憶装置の回路構成では、メモリセルの
動作マージンをテストするために付加するキャパシタを
メモリセル群とは別途作らなければならず、半導体記憶
装置のチップ面積の増大を招くという欠点があった。特
に高集積なダイナミックＲＡＭにおいてテスト用のキャ
パシタをビット線対ＢＬ，￣ＢＬ毎に設けることは、ダ
イサイズ増大の抑止及びコスト低減の観点からも回避す
べきである。
た従来の半導体記憶装置の回路構成では、メモリセルの
動作マージンをテストするために付加するキャパシタを
メモリセル群とは別途作らなければならず、半導体記憶
装置のチップ面積の増大を招くという欠点があった。特
に高集積なダイナミックＲＡＭにおいてテスト用のキャ
パシタをビット線対ＢＬ，￣ＢＬ毎に設けることは、ダ
イサイズ増大の抑止及びコスト低減の観点からも回避す
べきである。
【００１６】したがって、本発明は、チップ面積を増大
させることなく容量の小さなメモリセルや動作マージン
の低いセンスアンプの検出を容易化する構成とした半導
体記憶装置を提供することを目的とする。
させることなく容量の小さなメモリセルや動作マージン
の低いセンスアンプの検出を容易化する構成とした半導
体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明者は、前記問題点
を解決すべく鋭意検討した結果、高集積なダイナミック
ＲＡＭにおいて段差調節用に設けられるダミーセルに着
目し、これをメモリセルの動作マージンテスト用のキャ
パシタとして適用可能であることを見出し、本発明を完
成するに至った。すなわち、本発明は、１つのＭＯＳト
ランジスタと１つの容量素子から成るメモリセル群の端
部に段差調整用のダミーセルを有する半導体記憶装置に
おいて、テストモード時に前記ダミーセルをビット線対
に接続するように構成したことを特徴とする半導体記憶
装置を提供するものである。
を解決すべく鋭意検討した結果、高集積なダイナミック
ＲＡＭにおいて段差調節用に設けられるダミーセルに着
目し、これをメモリセルの動作マージンテスト用のキャ
パシタとして適用可能であることを見出し、本発明を完
成するに至った。すなわち、本発明は、１つのＭＯＳト
ランジスタと１つの容量素子から成るメモリセル群の端
部に段差調整用のダミーセルを有する半導体記憶装置に
おいて、テストモード時に前記ダミーセルをビット線対
に接続するように構成したことを特徴とする半導体記憶
装置を提供するものである。
【００１８】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００１９】
【実施例１】図１に、本発明に係る半導体記憶装置の一
実施例の回路構成を示す。近時、高集積なダイナミック
ＲＡＭでは、メモリ容量がシリコン基板の上部にポリシ
リコンを電極とするキャパシタが構成され、これをメモ
リセルとして用いるスタック型キャパシタを使用するの
が主流になっている。
実施例の回路構成を示す。近時、高集積なダイナミック
ＲＡＭでは、メモリ容量がシリコン基板の上部にポリシ
リコンを電極とするキャパシタが構成され、これをメモ
リセルとして用いるスタック型キャパシタを使用するの
が主流になっている。
【００２０】スタック型キャパシタ構造は、メモリセル
が基板上に積み上げて形成されるため、メモリセルの面
積を大きくして容量を確保すると共に、メモリセルが基
板上に積み上げられるため、α線によって発生するキャ
リアがセルに入らないような構成とされており、ソフト
エラー対策として有効な構造とされている。
が基板上に積み上げて形成されるため、メモリセルの面
積を大きくして容量を確保すると共に、メモリセルが基
板上に積み上げられるため、α線によって発生するキャ
リアがセルに入らないような構成とされており、ソフト
エラー対策として有効な構造とされている。
【００２１】さらに、高集積なダイナミックＲＡＭにお
いてはスタック型の発展型として、図８に示すように、
ビット線の上方にキャパシタを形成するＣＯＢ（Capaci
torOver Bitline）構造が用いられ、メモリセル領域の
高さが垂直方向に高くなる傾向にある。
いてはスタック型の発展型として、図８に示すように、
ビット線の上方にキャパシタを形成するＣＯＢ（Capaci
torOver Bitline）構造が用いられ、メモリセル領域の
高さが垂直方向に高くなる傾向にある。
【００２２】しかしながら、ダイナミックＲＡＭにおい
てメモリセル領域が垂直方向に高く設けられるとメモリ
セル領域と周辺回路等の周辺領域との段差が大きくな
り、メモリセル領域の端部のセルがうまく製造できな
い。この対策として、図８に示すように、メモリセル領
域の端部に通常使用されないセル（「ダミーセル」とい
う）を設け、これを段差調整用に用いている。
てメモリセル領域が垂直方向に高く設けられるとメモリ
セル領域と周辺回路等の周辺領域との段差が大きくな
り、メモリセル領域の端部のセルがうまく製造できな
い。この対策として、図８に示すように、メモリセル領
域の端部に通常使用されないセル（「ダミーセル」とい
う）を設け、これを段差調整用に用いている。
【００２３】本発明はこのダミーセルをテストモード時
に付加容量とするものである。図１を参照して、本実施
例の半導体記憶装置の回路構成を説明する。なお、本実
施例の回路構成は、テスト用の付加容量の構成以外は図
５に示した前記従来例と同一の構成であるため、相違点
のみを説明する。
に付加容量とするものである。図１を参照して、本実施
例の半導体記憶装置の回路構成を説明する。なお、本実
施例の回路構成は、テスト用の付加容量の構成以外は図
５に示した前記従来例と同一の構成であるため、相違点
のみを説明する。
【００２４】図１に示すように、本実施例においては、
メモリセル領域（図示の通常セル領域に対応）の両端に
それぞれ設けられたダミーセル領域のキャパシタＣ11，
Ｃ12及びＣ17，Ｃ18が、トランジスタＴｒ11，Ｔｒ12及
びＴｒ17，Ｔｒ18を介してビット線対ＢＬ，￣ＢＬに接
続されている。ダミーセル領域のトランジスタＴｒ11，
Ｔｒ12及びＴｒ17，Ｔｒ18のゲート電極にはテスト回路
からのテストモード信号φ11，φ12及びφ13，φ14が接
続されている。
メモリセル領域（図示の通常セル領域に対応）の両端に
それぞれ設けられたダミーセル領域のキャパシタＣ11，
Ｃ12及びＣ17，Ｃ18が、トランジスタＴｒ11，Ｔｒ12及
びＴｒ17，Ｔｒ18を介してビット線対ＢＬ，￣ＢＬに接
続されている。ダミーセル領域のトランジスタＴｒ11，
Ｔｒ12及びＴｒ17，Ｔｒ18のゲート電極にはテスト回路
からのテストモード信号φ11，φ12及びφ13，φ14が接
続されている。
【００２５】図２を参照して、本実施例に係る半導体記
憶装置の通常使用状態時の動作を説明する。テスト回路
からのテストモード信号φ11，φ12及びφ13，φ14は全
て低レベルとされトランジスタＴｒ11，Ｔｒ12及びＴｒ
17，Ｔｒ18はオフ状態となり、ビット線ＢＬ，￣ＢＬと
ダミーセルＣ11，Ｃ12及びＣ17，Ｃ18は電気的に切り離
されている。この状態でワード線Ｗｌ11が高レベルにな
るとビット線対ＢＬ，￣ＢＬ間には次式（３）の差電位
ΔＶ0が生じる。
憶装置の通常使用状態時の動作を説明する。テスト回路
からのテストモード信号φ11，φ12及びφ13，φ14は全
て低レベルとされトランジスタＴｒ11，Ｔｒ12及びＴｒ
17，Ｔｒ18はオフ状態となり、ビット線ＢＬ，￣ＢＬと
ダミーセルＣ11，Ｃ12及びＣ17，Ｃ18は電気的に切り離
されている。この状態でワード線Ｗｌ11が高レベルにな
るとビット線対ＢＬ，￣ＢＬ間には次式（３）の差電位
ΔＶ0が生じる。
【００２６】
【数３】
【００２７】図３を参照して、本実施例のテストモード
時の動作を説明する。外部からの所定の制御信号により
テストモードにエントリーすることによって、テスト回
路からのテストモード信号φ11，φ12及びφ13，φ14は
いずれも高レベルにセットされる。テストモード信号φ
11，φ12及びφ13，φ14が高レベルになると、トランジ
スタＴｒ11，Ｔｒ12及びＴｒ17，Ｔｒ18はオン状態にな
り、ダミーセルＣ11，Ｃ12及びＣ17，Ｃ18とビット線Ｂ
Ｌ，￣ＢＬとが電気的に接続され、ビット線ＢＬ，￣Ｂ
Ｌの寄生容量を２ＣDS（ＣDSはダミーセル容量）だけ増
加させる。
時の動作を説明する。外部からの所定の制御信号により
テストモードにエントリーすることによって、テスト回
路からのテストモード信号φ11，φ12及びφ13，φ14は
いずれも高レベルにセットされる。テストモード信号φ
11，φ12及びφ13，φ14が高レベルになると、トランジ
スタＴｒ11，Ｔｒ12及びＴｒ17，Ｔｒ18はオン状態にな
り、ダミーセルＣ11，Ｃ12及びＣ17，Ｃ18とビット線Ｂ
Ｌ，￣ＢＬとが電気的に接続され、ビット線ＢＬ，￣Ｂ
Ｌの寄生容量を２ＣDS（ＣDSはダミーセル容量）だけ増
加させる。
【００２８】このためワード線Ｗｌ11の電位が上昇しト
ランジスタＴｒ13をオンさせた後のビット線対ＢＬ，￣
ＢＬ間の差電位ΔＶ1は、次式（４）で与えられる。
ランジスタＴｒ13をオンさせた後のビット線対ＢＬ，￣
ＢＬ間の差電位ΔＶ1は、次式（４）で与えられる。
【００２９】
【数４】
【００３０】通常動作状態の差電位ΔＶ0との関係は、
ΔＶ0＞ΔＶ1となり、テストモード時の差電位ΔＶ1の
方が小さく、このためセンスアンプは増幅し難くなり、
容量の小さなメモリセルや動作マージンの低いセンスア
ンプの検出を容易にする。
ΔＶ0＞ΔＶ1となり、テストモード時の差電位ΔＶ1の
方が小さく、このためセンスアンプは増幅し難くなり、
容量の小さなメモリセルや動作マージンの低いセンスア
ンプの検出を容易にする。
【００３１】
【実施例２】図４は、本発明の第２の実施例のテストモ
ード時の動作を示したタイミング図である。同図を参照
して本発明の第２の実施例を以下に説明する。なお、本
実施例において通常使用状態時には、ダミーセルはビッ
ト線ＢＬ，￣ＢＬから電気的に切り離され、前記第１の
実施例と同様に動作するため、通常使用状態時の説明は
省略する。
ード時の動作を示したタイミング図である。同図を参照
して本発明の第２の実施例を以下に説明する。なお、本
実施例において通常使用状態時には、ダミーセルはビッ
ト線ＢＬ，￣ＢＬから電気的に切り離され、前記第１の
実施例と同様に動作するため、通常使用状態時の説明は
省略する。
【００３２】テストモード時において、テスト回路から
のテストモード信号φ11，φ12は高レベル、φ13，φ14
は低レベルとされる。テストモード信号φ11，φ12が高
レベルになるとトランジスタＴｒ11，Ｔｒ12はオン状態
になり、ダミーセルＣ11，Ｃ12はビット線ＢＬ，￣ＢＬ
と電気的に接続され、ビット線ＢＬ，￣ＢＬの寄生容量
をＣDSだけ増加させる。
のテストモード信号φ11，φ12は高レベル、φ13，φ14
は低レベルとされる。テストモード信号φ11，φ12が高
レベルになるとトランジスタＴｒ11，Ｔｒ12はオン状態
になり、ダミーセルＣ11，Ｃ12はビット線ＢＬ，￣ＢＬ
と電気的に接続され、ビット線ＢＬ，￣ＢＬの寄生容量
をＣDSだけ増加させる。
【００３３】このためワード線Ｗｌ11の電位が上昇しト
ランジスタＴｒ13をオンさせた後のビット線対ＢＬ，￣
ＢＬ間の差電位ΔＶ2は、次式（５）で与えられる。
ランジスタＴｒ13をオンさせた後のビット線対ＢＬ，￣
ＢＬ間の差電位ΔＶ2は、次式（５）で与えられる。
【００３４】
【数５】
【００３５】上式（３）乃至（５）から、ビット線対Ｂ
Ｌ，￣ＢＬ間の差電位について、ΔＶ0＞ΔＶ2＞ΔＶ1
となり、前記第１の実施例において、ビット線対ＢＬ，
￣ＢＬに付加した容量２ＣDSが大きすぎる場合、本実施
例のように、テストモード時にはメモリセル領域の一側
のダミーセルのみを付加して付加容量をＣDSとすること
によりビット線対ＢＬ，￣ＢＬ間の差電位を大とし、テ
スト条件を緩和している。このため、より詳細な不良検
出が実現できることになり、メモリセルの容量による動
作マージンテストの検出精度を向上させている。
Ｌ，￣ＢＬ間の差電位について、ΔＶ0＞ΔＶ2＞ΔＶ1
となり、前記第１の実施例において、ビット線対ＢＬ，
￣ＢＬに付加した容量２ＣDSが大きすぎる場合、本実施
例のように、テストモード時にはメモリセル領域の一側
のダミーセルのみを付加して付加容量をＣDSとすること
によりビット線対ＢＬ，￣ＢＬ間の差電位を大とし、テ
スト条件を緩和している。このため、より詳細な不良検
出が実現できることになり、メモリセルの容量による動
作マージンテストの検出精度を向上させている。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
高集積な半導体記憶装置において、メモリセルの動作マ
ージンのテスト用に別途セルを設けることなく、メモリ
セル領域の端部に段差調整用として設けられるダミーセ
ルをテスト用の付加容量として用いることにより、チッ
プ面積を増加させることなくメモリ容量の小さなメモリ
セルや動作マージンの低いセンスアンプの検出を容易化
するという効果がある。
高集積な半導体記憶装置において、メモリセルの動作マ
ージンのテスト用に別途セルを設けることなく、メモリ
セル領域の端部に段差調整用として設けられるダミーセ
ルをテスト用の付加容量として用いることにより、チッ
プ面積を増加させることなくメモリ容量の小さなメモリ
セルや動作マージンの低いセンスアンプの検出を容易化
するという効果がある。
【００３７】また、本発明によれば、テストモード時に
おいて両端部のダミーセルをビット線対に付加するか又
は一端のダミーセルのみをビット線対に付加するよう制
御する構成としたことにより、ビット線対に付加される
容量を可変としたため、メモリセルの容量による動作マ
ージンテストの精度を向上させることができる。
おいて両端部のダミーセルをビット線対に付加するか又
は一端のダミーセルのみをビット線対に付加するよう制
御する構成としたことにより、ビット線対に付加される
容量を可変としたため、メモリセルの容量による動作マ
ージンテストの精度を向上させることができる。
【図１】本発明に係る半導体記憶装置の一実施例を示す
回路構成図である。
回路構成図である。
【図２】本発明の一実施例の通常状態の動作を示すタイ
ミング図である。
ミング図である。
【図３】本発明の一実施例のテストモード時の動作を示
すタイミング図である。
すタイミング図である。
【図４】本発明の第２の実施例を示すタイミング図であ
る。
る。
【図５】従来の回路図である。
【図６】従来の半導体記憶装置の通常状態の動作を示す
タイミング図である。
タイミング図である。
【図７】従来の半導体記憶装置のテストモード時の動作
を示すタイミング図である。
を示すタイミング図である。
【図８】ＣＯＢ構造のダイナミックＲＡＭのメモリセル
領域と周辺領域の断面を示す説明図である。
領域と周辺領域の断面を示す説明図である。
ＢＬ，￣ＢＬ ビット線 Ｗｌ11，Ｗｌ12，Ｗｌ13，Ｗｌ14 ワード線 Ｃ11，Ｃ12，Ｃ17，Ｃ18 ダミーセル φ11，φ12，φ13，φ14 テストモード信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7630−4Ｍ 21/8242 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｕ
Claims (4)
- 【請求項１】１つのＭＯＳトランジスタと１つの容量素
子から成るメモリセル群の端部に段差調整用のダミーセ
ルを有する半導体記憶装置において、テストモード時に
前記ダミーセルをビット線対に接続する手段を備えたこ
とを特徴とする半導体記憶装置。 - 【請求項２】前記メモリセル群の両端のダミーセルをテ
ストモード時に前記ビット線対に接続するように構成し
たことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記メモリセルの一端のダミーセルをテス
トモード時に前記ビット線対に接続するように構成した
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】テストモード時に前記メモリセル群の両端
のダミーセル又は一端のダミーセルのみを前記ビット線
対に接続するように可変に制御する手段を備えたことを
特徴とする請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297597A JPH07130198A (ja) | 1993-11-04 | 1993-11-04 | 半導体記憶装置 |
| KR1019940028928A KR950015400A (ko) | 1993-11-04 | 1994-11-04 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297597A JPH07130198A (ja) | 1993-11-04 | 1993-11-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130198A true JPH07130198A (ja) | 1995-05-19 |
Family
ID=17848624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297597A Pending JPH07130198A (ja) | 1993-11-04 | 1993-11-04 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07130198A (ja) |
| KR (1) | KR950015400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945875A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体記憶装置およびその製造方法 |
| EP1045397B1 (en) * | 1999-04-07 | 2008-10-15 | STMicroelectronics, Inc. | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03154289A (ja) * | 1989-11-10 | 1991-07-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05144294A (ja) * | 1991-11-20 | 1993-06-11 | Toshiba Corp | 半導体集積回路 |
-
1993
- 1993-11-04 JP JP5297597A patent/JPH07130198A/ja active Pending
-
1994
- 1994-11-04 KR KR1019940028928A patent/KR950015400A/ko not_active Abandoned
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03154289A (ja) * | 1989-11-10 | 1991-07-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH05144294A (ja) * | 1991-11-20 | 1993-06-11 | Toshiba Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945875A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体記憶装置およびその製造方法 |
| EP1045397B1 (en) * | 1999-04-07 | 2008-10-15 | STMicroelectronics, Inc. | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950015400A (ko) | 1995-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961210 |