JPH0945875A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0945875A JPH0945875A JP7193568A JP19356895A JPH0945875A JP H0945875 A JPH0945875 A JP H0945875A JP 7193568 A JP7193568 A JP 7193568A JP 19356895 A JP19356895 A JP 19356895A JP H0945875 A JPH0945875 A JP H0945875A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000011229 interlayer Substances 0.000 claims abstract description 142
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 139
- 238000003860 storage Methods 0.000 claims abstract description 105
- 125000006850 spacer group Chemical group 0.000 claims abstract description 89
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 239000004020 conductor Substances 0.000 claims description 103
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 46
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 46
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 41
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 38
- 230000015572 biosynthetic process Effects 0.000 claims description 38
- 239000010410 layer Substances 0.000 claims description 38
- 229910052710 silicon Inorganic materials 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 35
- 238000009792 diffusion process Methods 0.000 claims description 27
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 18
- 230000000149 penetrating effect Effects 0.000 claims description 15
- 238000005259 measurement Methods 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000001947 vapour-phase growth Methods 0.000 claims description 5
- 239000011800 void material Substances 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 claims description 4
- 101000617550 Dictyostelium discoideum Presenilin-A Proteins 0.000 claims 2
- 230000014759 maintenance of location Effects 0.000 claims 1
- 239000007789 gas Substances 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 8
- 229910021342 tungsten silicide Inorganic materials 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 239000003870 refractory metal Substances 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000001698 pyrogenic effect Effects 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910002091 carbon monoxide Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- WRECIMRULFAWHA-UHFFFAOYSA-N trimethyl borate Chemical compound COB(OC)OC WRECIMRULFAWHA-UHFFFAOYSA-N 0.000 description 2
- VNDWQCSOSCCWIP-UHFFFAOYSA-N 2-tert-butyl-9-fluoro-1,6-dihydrobenzo[h]imidazo[4,5-f]isoquinolin-7-one Chemical compound C1=2C=CNC(=O)C=2C2=CC(F)=CC=C2C2=C1NC(C(C)(C)C)=N2 VNDWQCSOSCCWIP-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 239000004341 Octafluorocyclobutane Substances 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- HICCMIMHFYBSJX-UHFFFAOYSA-N [SiH4].[Cl] Chemical compound [SiH4].[Cl] HICCMIMHFYBSJX-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- BCCOBQSFUDVTJQ-UHFFFAOYSA-N octafluorocyclobutane Chemical compound FC1(F)C(F)(F)C(F)(F)C1(F)F BCCOBQSFUDVTJQ-UHFFFAOYSA-N 0.000 description 1
- 235000019407 octafluorocyclobutane Nutrition 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- AJSTXXYNEIHPMD-UHFFFAOYSA-N triethyl borate Chemical compound CCOB(OCC)OCC AJSTXXYNEIHPMD-UHFFFAOYSA-N 0.000 description 1
- CYTQBVOFDCPGCX-UHFFFAOYSA-N trimethyl phosphite Chemical compound COP(OC)OC CYTQBVOFDCPGCX-UHFFFAOYSA-N 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】フィン構造のストレージ・ノード電極の特性を
測定できるＴＥＧを有した半導体記憶装置である。 【構成】層間絶縁膜１２１上にスペーサ絶縁膜を形成
し、ＴＥＧ形成予定領域のスペーサ絶縁膜を除去し、メ
モリ・セル・アレイ形成予定領域にスペーサ絶縁膜１２
２ａを残置する。ノード・コンタクト孔を形成し、多結
晶シリコン膜を形成し、この膜をパターニングしてスト
レージ・ノード電極１２８，多結晶シリコン膜パターン
１２９ｂａ等を形成する。スペーサ絶縁膜１２２ａを等
方性エッチングにより除去する。
測定できるＴＥＧを有した半導体記憶装置である。 【構成】層間絶縁膜１２１上にスペーサ絶縁膜を形成
し、ＴＥＧ形成予定領域のスペーサ絶縁膜を除去し、メ
モリ・セル・アレイ形成予定領域にスペーサ絶縁膜１２
２ａを残置する。ノード・コンタクト孔を形成し、多結
晶シリコン膜を形成し、この膜をパターニングしてスト
レージ・ノード電極１２８，多結晶シリコン膜パターン
１２９ｂａ等を形成する。スペーサ絶縁膜１２２ａを等
方性エッチングにより除去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の製造方法に関し、特に特性測定専用素子（ＴＥＧ）を
有したスタックド型のＤＲＡＭおよびその製造方法に関
する。
の製造方法に関し、特に特性測定専用素子（ＴＥＧ）を
有したスタックド型のＤＲＡＭおよびその製造方法に関
する。
【０００２】
【従来の技術】メモリ・セルが１つのＭＯＳトランジス
タと１つの容量素子とからなるＤＲＡＭでは、その高集
積化に伴なってメモリ・セルの占有面積が次第に縮小さ
れ続けている。さらにＤＲＡＭでは、α粒子により発生
するソフト・エラーへの耐性を持たせるために、メモリ
・セルの占有面積が縮小されても容量素子がある一定値
以上の容量値を有することが要求される。このため、限
られた占有面積で必要な蓄積電荷容量をどのように確保
するかが重要になっている。
タと１つの容量素子とからなるＤＲＡＭでは、その高集
積化に伴なってメモリ・セルの占有面積が次第に縮小さ
れ続けている。さらにＤＲＡＭでは、α粒子により発生
するソフト・エラーへの耐性を持たせるために、メモリ
・セルの占有面積が縮小されても容量素子がある一定値
以上の容量値を有することが要求される。このため、限
られた占有面積で必要な蓄積電荷容量をどのように確保
するかが重要になっている。
【０００３】この技術的課題は、容量素子のストレージ
・ノード電極（下部電極）の形状を３次元的に工夫する
ことにより解決する傾向にある。これにより、容量素子
のセル・プレート電極（上部電極）とストレージ・ノー
ド電極との実効的な対向面積が増大する。その一例とし
て、例えば特開平１−２７０３４４号公報に開示された
所謂フィン構造のストレージ・ノード電極がある。この
構造のストレージ・ノード電極では、この電極の上面お
よび側面は勿論のこと底面までもが容量絶縁膜を介して
セル・プレート電極と対峙している。さらにこれらのス
トレージ・ノード電極の形状の３次元化に伴ない、ビッ
ト線の上部に容量素子を形成する所謂ＣＯＢ構造（ｃａ
ｐａｃｉｔｏｒ−ｏｖｅｒ−ｂｉｔ−ｌｉｎｅの略）を
採用する傾向にある。
・ノード電極（下部電極）の形状を３次元的に工夫する
ことにより解決する傾向にある。これにより、容量素子
のセル・プレート電極（上部電極）とストレージ・ノー
ド電極との実効的な対向面積が増大する。その一例とし
て、例えば特開平１−２７０３４４号公報に開示された
所謂フィン構造のストレージ・ノード電極がある。この
構造のストレージ・ノード電極では、この電極の上面お
よび側面は勿論のこと底面までもが容量絶縁膜を介して
セル・プレート電極と対峙している。さらにこれらのス
トレージ・ノード電極の形状の３次元化に伴ない、ビッ
ト線の上部に容量素子を形成する所謂ＣＯＢ構造（ｃａ
ｐａｃｉｔｏｒ−ｏｖｅｒ−ｂｉｔ−ｌｉｎｅの略）を
採用する傾向にある。
【０００４】一方、半導体記憶装置でも、それぞれの構
成要素に係わる特性測定専用素子（ＴＥＧ）が設けられ
ている。当然のことながら、ストレージ・ノード電極を
構成する導電体膜に係わるＴＥＧが必要とされる。これ
らのＴＥＧとしては、ノードコンタクト孔とストレージ
・ノード電極との位置合せのずれの測定，この導電体膜
のシート抵抗の測定あるいは隣接する２つのストレージ
・ノード電極間の短絡のチェック等に用いるＴＥＧが要
求される。
成要素に係わる特性測定専用素子（ＴＥＧ）が設けられ
ている。当然のことながら、ストレージ・ノード電極を
構成する導電体膜に係わるＴＥＧが必要とされる。これ
らのＴＥＧとしては、ノードコンタクト孔とストレージ
・ノード電極との位置合せのずれの測定，この導電体膜
のシート抵抗の測定あるいは隣接する２つのストレージ
・ノード電極間の短絡のチェック等に用いるＴＥＧが要
求される。
【０００５】ＤＲＡＭの平面模式図である図１２と、Ｄ
ＲＡＭの部分拡大された平面模式図である図１３と、図
１２のＡＡ線での断面模式図である図１４と、図１３の
ＢＢ線，ＣＣ線，ＤＤ線およびＥＥ線での断面模式図で
ある図１５とを併せて参照すると、ストレージ・ノード
電極を構成する導電体膜に係わるＴＥＧを有し，上記公
開公報をベースにしたフィン構造のスタックド型のスト
レージ・ノード電極を有したＣＯＢ構造の従来のＤＲＡ
Ｍは、次のとおりになっている。
ＲＡＭの部分拡大された平面模式図である図１３と、図
１２のＡＡ線での断面模式図である図１４と、図１３の
ＢＢ線，ＣＣ線，ＤＤ線およびＥＥ線での断面模式図で
ある図１５とを併せて参照すると、ストレージ・ノード
電極を構成する導電体膜に係わるＴＥＧを有し，上記公
開公報をベースにしたフィン構造のスタックド型のスト
レージ・ノード電極を有したＣＯＢ構造の従来のＤＲＡ
Ｍは、次のとおりになっている。
【０００６】Ｐ型シリコン基板３０１には、メモリ・セ
ル・アレイ３０２が設けられている。メモリ・セル・ア
レイ３０２は、行列状に配置されたメモリ・セル３０３
からなり、Ｘデコーダ３０４，Ｙデコーダ３０４等の周
辺回路により駆動される。さらにＰ型シリコン基板３０
１には、ＴＥＧ３０７Ａ，３０７Ｂ，３０７Ｃ等が設け
られている〔図１２〕。
ル・アレイ３０２が設けられている。メモリ・セル・ア
レイ３０２は、行列状に配置されたメモリ・セル３０３
からなり、Ｘデコーダ３０４，Ｙデコーダ３０４等の周
辺回路により駆動される。さらにＰ型シリコン基板３０
１には、ＴＥＧ３０７Ａ，３０７Ｂ，３０７Ｃ等が設け
られている〔図１２〕。
【０００７】メモリ・セル３０３は、１つのＭＯＳトラ
ンジスタと１つの容量素子とからなる。１つのＭＯＳト
ランジスタは、ゲート酸化膜３１２を介してＰ型シリコ
ン基板３０１上に設けられたワード線３１３をゲート電
極とし、Ｐ型シリコン基板３０１表面に設けられたＮ型
ソース・ドレイン領域３１４Ａ，３１４Ｂを有してい
る。それぞれのＭＯＳトランジスタは、Ｐ型シリコン基
板３０１表面に設けられたフィールド酸化膜３１１によ
り素子分離がなされている。ワード線３１３は、Ｘデコ
ーダ３０４に接続されている。ＭＯＳトランジスタは、
酸化シリコン膜３１５，（第１の）層間絶縁膜３１６に
より覆われている。層間絶縁膜３１６および酸化シリコ
ン膜３１５を貫通するビット・コンタクト孔３１７を介
して、層間絶縁膜３１６上に設けられたビット線３１８
は、Ｎ型ソース・ドレイン領域３１４Ａに接続されてい
る。さらにこれらのビット線３１８は、Ｙデコーダ３０
５に接続されている〔図１２，図１３（ａ），図１４，
図１５（ａ）〕。
ンジスタと１つの容量素子とからなる。１つのＭＯＳト
ランジスタは、ゲート酸化膜３１２を介してＰ型シリコ
ン基板３０１上に設けられたワード線３１３をゲート電
極とし、Ｐ型シリコン基板３０１表面に設けられたＮ型
ソース・ドレイン領域３１４Ａ，３１４Ｂを有してい
る。それぞれのＭＯＳトランジスタは、Ｐ型シリコン基
板３０１表面に設けられたフィールド酸化膜３１１によ
り素子分離がなされている。ワード線３１３は、Ｘデコ
ーダ３０４に接続されている。ＭＯＳトランジスタは、
酸化シリコン膜３１５，（第１の）層間絶縁膜３１６に
より覆われている。層間絶縁膜３１６および酸化シリコ
ン膜３１５を貫通するビット・コンタクト孔３１７を介
して、層間絶縁膜３１６上に設けられたビット線３１８
は、Ｎ型ソース・ドレイン領域３１４Ａに接続されてい
る。さらにこれらのビット線３１８は、Ｙデコーダ３０
５に接続されている〔図１２，図１３（ａ），図１４，
図１５（ａ）〕。
【０００８】層間絶縁膜３１６は（第２の）層間絶縁膜
３２１により覆われている。層間絶縁膜３２１の少なく
とも上面は、例えば窒化シリコン膜からなる。層間絶縁
膜３２１上に設けられた記憶素子は、Ｎ型の多結晶シリ
コン膜（のパターン）からなるストレージ・ノード電極
３２８，容量絶縁膜３３１および例えばＮ型の多結晶シ
リコン膜からなるセル・プレート電極３３２から構成さ
れる。層間絶縁膜３２１，層間絶縁膜３１６および酸化
シリコン膜３１５を貫通するノード・コンタクト孔３２
５Ａを介して、ストレージ・ノード電極３２８はＮ型ソ
ース・ドレイン領域３１４Ｂに接続される。これらのス
トレージ・ノード電極３２８の底面と（ノード・コンタ
クト孔３２５Ａの部分を除いて）層間絶縁膜３２１の上
面とは、（フィン構造故に）直接には接触せずに所定の
間隔の空隙部が形成されている。この間隔は、隣接する
２つのストレージ・ノード電極３２８の間隔より狭くな
っている。これらの空隙部は、容量絶縁膜３３１および
セル・プレート電極３３２により充填されている〔図１
２，図１３（ａ），図１４，図１５（ｂ）〕。
３２１により覆われている。層間絶縁膜３２１の少なく
とも上面は、例えば窒化シリコン膜からなる。層間絶縁
膜３２１上に設けられた記憶素子は、Ｎ型の多結晶シリ
コン膜（のパターン）からなるストレージ・ノード電極
３２８，容量絶縁膜３３１および例えばＮ型の多結晶シ
リコン膜からなるセル・プレート電極３３２から構成さ
れる。層間絶縁膜３２１，層間絶縁膜３１６および酸化
シリコン膜３１５を貫通するノード・コンタクト孔３２
５Ａを介して、ストレージ・ノード電極３２８はＮ型ソ
ース・ドレイン領域３１４Ｂに接続される。これらのス
トレージ・ノード電極３２８の底面と（ノード・コンタ
クト孔３２５Ａの部分を除いて）層間絶縁膜３２１の上
面とは、（フィン構造故に）直接には接触せずに所定の
間隔の空隙部が形成されている。この間隔は、隣接する
２つのストレージ・ノード電極３２８の間隔より狭くな
っている。これらの空隙部は、容量絶縁膜３３１および
セル・プレート電極３３２により充填されている〔図１
２，図１３（ａ），図１４，図１５（ｂ）〕。
【０００９】ＴＥＧ３０７Ａは、ノード・コンタクト孔
３２５Ａとストレージ・ノード電極３２８との位置ずれ
を測定するためのＴＥＧであり、ノード・コンタクト孔
３２５Ａと同時に形成された複数のコンタクト孔３２５
Ｂとストレージ・ノード電極３２８と同層の複数の多結
晶シリコン膜パターン３２９ａとからなる。コンタクト
孔３２５Ｂおよび多結晶シリコン膜パターン３２９ａ
は、それぞれ所要の間隔を有して配置されている。コン
タクト孔３２５Ｂは層間絶縁膜３２１，層間絶縁膜３１
６，酸化シリコン膜３１５およびフィールド酸化膜３１
１を貫通してＰ型シリコン基板３０１表面に達している
が、場合によってはコンタクト孔３２５Ｂの底部がフィ
ールド酸化膜３１１中にあることもある。コンタクト孔
３２５Ｂのサイズはノード・コンタクト孔３２５Ａのサ
イズより充分に大きく、コンタクト孔３２５Ｂの短辺の
長さの設計値はストレージ・ノード電極３２８の幅と一
致し、コンタクト孔３２５Ｂの長辺の長さはストレージ
・ノード電極３２８の長さより充分に長い。多結晶シリ
コン膜パターン３２９ａの幅はストレージ・ノード電極
３２８の幅と一致し、多結晶シリコン膜パターン３２９
ａの長さはコンタクト孔３２５Ｂの長辺の長さと一致す
る〔図１２，図１３（ｂ），図１４〕。
３２５Ａとストレージ・ノード電極３２８との位置ずれ
を測定するためのＴＥＧであり、ノード・コンタクト孔
３２５Ａと同時に形成された複数のコンタクト孔３２５
Ｂとストレージ・ノード電極３２８と同層の複数の多結
晶シリコン膜パターン３２９ａとからなる。コンタクト
孔３２５Ｂおよび多結晶シリコン膜パターン３２９ａ
は、それぞれ所要の間隔を有して配置されている。コン
タクト孔３２５Ｂは層間絶縁膜３２１，層間絶縁膜３１
６，酸化シリコン膜３１５およびフィールド酸化膜３１
１を貫通してＰ型シリコン基板３０１表面に達している
が、場合によってはコンタクト孔３２５Ｂの底部がフィ
ールド酸化膜３１１中にあることもある。コンタクト孔
３２５Ｂのサイズはノード・コンタクト孔３２５Ａのサ
イズより充分に大きく、コンタクト孔３２５Ｂの短辺の
長さの設計値はストレージ・ノード電極３２８の幅と一
致し、コンタクト孔３２５Ｂの長辺の長さはストレージ
・ノード電極３２８の長さより充分に長い。多結晶シリ
コン膜パターン３２９ａの幅はストレージ・ノード電極
３２８の幅と一致し、多結晶シリコン膜パターン３２９
ａの長さはコンタクト孔３２５Ｂの長辺の長さと一致す
る〔図１２，図１３（ｂ），図１４〕。
【００１０】ＴＥＧ３０７Ｂは、ストレージ・ノード電
極３２８を構成する多結晶シリコン膜のシート抵抗を測
定するためのＴＥＧであり、ストレージ・ノード電極３
２８と同層の例えば３種類の幅の多結晶シリコン膜パタ
ーン３２９ｂａ，３２９ｂｂ，３２９ｂｃから構成され
ている。多結晶シリコン膜パターン３２９ｂａ，３２９
ｂｂ，３２９ｂｃの両端には、それぞれ数十μｍ□の多
結晶シリコン膜パターンからなる探針用のパッドが設け
られている。多結晶シリコン膜パターン３２９ｂａの幅
は、ストレージ・ノード電極３２８の幅と一致する。多
結晶シリコン膜３２９ｂｂ，３２９ｂｃの幅は、例えば
ストレージ・ノード電極３２８の幅の２倍，４倍になっ
ている。シート抵抗の測定は、容量絶縁膜３３１を形成
する前（ストレージ・ノード電極３２８等が形成された
直後）に行なうのが好ましい〔図１２，図１３（ｃ），
図１５（ｃ）〕。
極３２８を構成する多結晶シリコン膜のシート抵抗を測
定するためのＴＥＧであり、ストレージ・ノード電極３
２８と同層の例えば３種類の幅の多結晶シリコン膜パタ
ーン３２９ｂａ，３２９ｂｂ，３２９ｂｃから構成され
ている。多結晶シリコン膜パターン３２９ｂａ，３２９
ｂｂ，３２９ｂｃの両端には、それぞれ数十μｍ□の多
結晶シリコン膜パターンからなる探針用のパッドが設け
られている。多結晶シリコン膜パターン３２９ｂａの幅
は、ストレージ・ノード電極３２８の幅と一致する。多
結晶シリコン膜３２９ｂｂ，３２９ｂｃの幅は、例えば
ストレージ・ノード電極３２８の幅の２倍，４倍になっ
ている。シート抵抗の測定は、容量絶縁膜３３１を形成
する前（ストレージ・ノード電極３２８等が形成された
直後）に行なうのが好ましい〔図１２，図１３（ｃ），
図１５（ｃ）〕。
【００１１】ＴＥＧ３０７Ｃは、ストレージ・ノード電
極３２８間の短絡をチェックするためのＴＥＧであり、
Ｎ型ソース・ドレイン領域３１４Ａ，３１４Ｂと同時に
形成されたＮ型拡散層３１４Ｃとノード・コンタクト孔
３２５Ａと同時に形成された複数のコンタクト孔３２５
Ｃとストレージ・ノード電極３２８と同層の多結晶シリ
コン膜パターン３２９ｃａ，３２９ｃｂとから構成され
ている。多結晶シリコン膜パターン３２９ｃａ，３２９
ｃｂの幅はストレージ・ノード電極３２８の幅等に比べ
て広く、多結晶シリコン膜パターン３２９ｃａと多結晶
シリコン膜パターン３２９ｃｂとの間隔は隣接する２つ
のストレージ・ノード電極３２８の間隔と等しい。多結
晶シリコン膜パターン３２９ｃａ，３２９ｃｂの長さ
は、充分に長く、１ｍｍ台に設定されていることもあ
る。コンタクト孔３２５Ｃのサイズはストレージ・ノー
ド電極３２８のサイズに等しい。ＴＥＧ３０７Ｃの目的
からは、多結晶シリコン膜パターン３２９ｃｂもコンタ
クト孔を介してＮ型拡散層に接続されているのが好まし
いが、このような構造にするとＮ型拡散層間の短絡チェ
ックなのかストレージ・ノード電極３２８間の短絡チェ
ックなのか区別が着かなるなる。ストレージ・ノード電
極３２８間の短絡チェックも、容量絶縁膜３３１を形成
する前（ストレージ・ノード電極３２８等が形成された
直後）に行なわれる〔図１２，図１３（ｄ），図１５
（ｄ）〕。
極３２８間の短絡をチェックするためのＴＥＧであり、
Ｎ型ソース・ドレイン領域３１４Ａ，３１４Ｂと同時に
形成されたＮ型拡散層３１４Ｃとノード・コンタクト孔
３２５Ａと同時に形成された複数のコンタクト孔３２５
Ｃとストレージ・ノード電極３２８と同層の多結晶シリ
コン膜パターン３２９ｃａ，３２９ｃｂとから構成され
ている。多結晶シリコン膜パターン３２９ｃａ，３２９
ｃｂの幅はストレージ・ノード電極３２８の幅等に比べ
て広く、多結晶シリコン膜パターン３２９ｃａと多結晶
シリコン膜パターン３２９ｃｂとの間隔は隣接する２つ
のストレージ・ノード電極３２８の間隔と等しい。多結
晶シリコン膜パターン３２９ｃａ，３２９ｃｂの長さ
は、充分に長く、１ｍｍ台に設定されていることもあ
る。コンタクト孔３２５Ｃのサイズはストレージ・ノー
ド電極３２８のサイズに等しい。ＴＥＧ３０７Ｃの目的
からは、多結晶シリコン膜パターン３２９ｃｂもコンタ
クト孔を介してＮ型拡散層に接続されているのが好まし
いが、このような構造にするとＮ型拡散層間の短絡チェ
ックなのかストレージ・ノード電極３２８間の短絡チェ
ックなのか区別が着かなるなる。ストレージ・ノード電
極３２８間の短絡チェックも、容量絶縁膜３３１を形成
する前（ストレージ・ノード電極３２８等が形成された
直後）に行なわれる〔図１２，図１３（ｄ），図１５
（ｄ）〕。
【００１２】図１２乃至図１５と図１２のＦＦ線での製
造工程の断面模式図である図１６および図１７とを併せ
て参照すると、上記従来のＤＲＡＭは、次のとおりに形
成される。
造工程の断面模式図である図１６および図１７とを併せ
て参照すると、上記従来のＤＲＡＭは、次のとおりに形
成される。
【００１３】まず、Ｐ型シリコン基板３０１の表面の素
子分離領域にフィールド酸化膜３１１を形成し、素子形
成領域にゲート酸化膜３１２を形成する。ゲート電極を
兼たワード線３１３を形成した後、素子形成領域のメモ
リ・セル・アレイ３０２の形成予定領域にＮ型ソース・
ドレイン領域３１４Ａ，３１４Ｂを形成するとともに素
子形成領域のＴＥＧ３０７Ｃ形成予定領域にＮ型拡散層
３１４Ｃを形成する。高温気相成長による酸化シリコン
膜（ＨＴＯ膜）３１５を全面に形成した後、例えばＢＰ
ＳＧ膜の堆積，リフローおよび酸化シリコン膜の堆積等
により層間絶縁膜３１６を形成する。次に、公知のフォ
トリソグラフィ工程により、層間絶縁膜３１６，酸化シ
リコン膜３１５を順次エッチングしてＮ型ソース・ドレ
イン領域３１４Ａに達するビット・コンタクト孔３１７
を形成した後、層間絶縁膜３１６上にビット線３１８を
形成する。例えばＢＰＳＧ膜の堆積，リフローおよび窒
化シリコン膜の堆積等により層間絶縁膜３２１を形成す
る。さらに、全面に所定膜厚の例えばＰＳＧ膜からなる
スペーサ絶縁膜３２２を形成する〔図１２〜図１５，図
１６（ａ）〕。
子分離領域にフィールド酸化膜３１１を形成し、素子形
成領域にゲート酸化膜３１２を形成する。ゲート電極を
兼たワード線３１３を形成した後、素子形成領域のメモ
リ・セル・アレイ３０２の形成予定領域にＮ型ソース・
ドレイン領域３１４Ａ，３１４Ｂを形成するとともに素
子形成領域のＴＥＧ３０７Ｃ形成予定領域にＮ型拡散層
３１４Ｃを形成する。高温気相成長による酸化シリコン
膜（ＨＴＯ膜）３１５を全面に形成した後、例えばＢＰ
ＳＧ膜の堆積，リフローおよび酸化シリコン膜の堆積等
により層間絶縁膜３１６を形成する。次に、公知のフォ
トリソグラフィ工程により、層間絶縁膜３１６，酸化シ
リコン膜３１５を順次エッチングしてＮ型ソース・ドレ
イン領域３１４Ａに達するビット・コンタクト孔３１７
を形成した後、層間絶縁膜３１６上にビット線３１８を
形成する。例えばＢＰＳＧ膜の堆積，リフローおよび窒
化シリコン膜の堆積等により層間絶縁膜３２１を形成す
る。さらに、全面に所定膜厚の例えばＰＳＧ膜からなる
スペーサ絶縁膜３２２を形成する〔図１２〜図１５，図
１６（ａ）〕。
【００１４】次に、公知のフォトリソグラフィ工程によ
り、メモリ・セル・アレイ３０２の形成予定領域ではス
ペーサ絶縁膜３２２，層間絶縁膜３２１，層間絶縁膜３
１６および酸化シリコン膜３１５を順次エッチングして
Ｎ型ソース・ドレイン領域３１４Ｂに達するノード・コ
ンタクト孔３２５Ａを形成し、ＴＥＧ３０７Ｂの形成予
定領域ではスペーサ絶縁膜３２２，層間絶縁膜３２１，
層間絶縁膜３１６，酸化シリコン膜３１５およびフィー
ルド酸化膜３１１を順次エッチングしてＰ型シリコン基
板３０１に達するコンタクト孔３２５Ｂを形成し、ＴＥ
Ｇ３０７Ｃの形成予定領域ではスペーサ絶縁膜３２２，
層間絶縁膜３２１，層間絶縁膜３１６および酸化シリコ
ン膜３１５を順次エッチングしてＮ型拡散層３１４Ｃに
達するコンタクト孔３２５Ｃを形成する〔図１２〜図１
５，図１６（ｂ）〕。
り、メモリ・セル・アレイ３０２の形成予定領域ではス
ペーサ絶縁膜３２２，層間絶縁膜３２１，層間絶縁膜３
１６および酸化シリコン膜３１５を順次エッチングして
Ｎ型ソース・ドレイン領域３１４Ｂに達するノード・コ
ンタクト孔３２５Ａを形成し、ＴＥＧ３０７Ｂの形成予
定領域ではスペーサ絶縁膜３２２，層間絶縁膜３２１，
層間絶縁膜３１６，酸化シリコン膜３１５およびフィー
ルド酸化膜３１１を順次エッチングしてＰ型シリコン基
板３０１に達するコンタクト孔３２５Ｂを形成し、ＴＥ
Ｇ３０７Ｃの形成予定領域ではスペーサ絶縁膜３２２，
層間絶縁膜３２１，層間絶縁膜３１６および酸化シリコ
ン膜３１５を順次エッチングしてＮ型拡散層３１４Ｃに
達するコンタクト孔３２５Ｃを形成する〔図１２〜図１
５，図１６（ｂ）〕。
【００１５】次に、全面に所要膜厚のＮ型の多結晶シリ
コン膜３２７を形成する〔図１６（ｃ）〕。次に、公知
のフォトリソグラフィ工程により多結晶シリコン膜３２
７をパターニングして、ストレージ・ノード電極３２
８，多結晶シリコン膜パターン３２９ａ，３２９ｂａ，
３２９ｂｂ，３２９ｂｃ，３２９ｃａ，３２９ｃｂ等を
形成する〔図１２〜図１５，図１７（ａ）〕。続いて、
例えば稀弗酸による等方性のウェット・エッチングによ
り、スペーサ絶縁膜３２２を除去する〔図１２〜図１
５，図１７（ｂ）〕。その後、例えば窒化シリコン膜を
含んでなる容量絶縁膜３３１，Ｎ型多結晶シリコン膜か
らなるセル・プレート電極３３２等の形成が行なわれ、
所望のＴＥＧを有したＤＲＡＭが得られる〔図１２〜図
１５〕。
コン膜３２７を形成する〔図１６（ｃ）〕。次に、公知
のフォトリソグラフィ工程により多結晶シリコン膜３２
７をパターニングして、ストレージ・ノード電極３２
８，多結晶シリコン膜パターン３２９ａ，３２９ｂａ，
３２９ｂｂ，３２９ｂｃ，３２９ｃａ，３２９ｃｂ等を
形成する〔図１２〜図１５，図１７（ａ）〕。続いて、
例えば稀弗酸による等方性のウェット・エッチングによ
り、スペーサ絶縁膜３２２を除去する〔図１２〜図１
５，図１７（ｂ）〕。その後、例えば窒化シリコン膜を
含んでなる容量絶縁膜３３１，Ｎ型多結晶シリコン膜か
らなるセル・プレート電極３３２等の形成が行なわれ、
所望のＴＥＧを有したＤＲＡＭが得られる〔図１２〜図
１５〕。
【００１６】
【発明が解決しようとする課題】上記従来のＤＲＡＭで
は、同一層の（導電体膜である）多結晶シリコン膜３２
７により（第１の導電体膜パターンである）ストレージ
・ノード電極３２８および（第２の導電体膜パターンで
ある）ＴＥＧを構成する多結晶シリコン膜パターン３２
９ａ等を形成した後、スペーサ絶縁膜３２２を等方性エ
ッチングにより除去している。
は、同一層の（導電体膜である）多結晶シリコン膜３２
７により（第１の導電体膜パターンである）ストレージ
・ノード電極３２８および（第２の導電体膜パターンで
ある）ＴＥＧを構成する多結晶シリコン膜パターン３２
９ａ等を形成した後、スペーサ絶縁膜３２２を等方性エ
ッチングにより除去している。
【００１７】スペーサ絶縁膜３２２を等方性エッチング
により除去する際に、多結晶シリコン膜パターン３２９
ｂａ，３２９ｂｂ等の幅の狭い多結晶シリコン膜パター
ンでは、直下のスペーサ絶縁膜３２２が完全に除去され
る。なお、これら多結晶シリコン膜パターン３２９ｂ
ａ，３２９ｂｂの両端に設けられたパッドの部分では
（これらのパッドの幅が充分に広いため）パッド周辺部
を除いてスペーサ絶縁膜が残置する。同様にそれぞれ周
辺部を除いて、多結晶シリコン膜パターン３２９ｂｃ直
下にはスペーサ絶縁膜３２３ｂが残置し、多結晶シリコ
ン膜パターン３２９ｃａ，３２９ｃｂ直下にはスペーサ
絶縁膜３２３ｃが残置する。多結晶シリコン膜パターン
３２９ｂａのように幅の狭いパターンでは、完全な欠落
部３３９が生じる。多結晶シリコン膜パターン３２９ｂ
ｂのように幅がある程度広い場合，あるいは多結晶シリ
コン膜パターン３２９ａのようにコンタクト孔３２５Ａ
を介してＰ型シリコン基板３０１に接続されたパターン
の場合には、完全な欠落部の発生は多少低減される。し
かしながら、多結晶シリコン膜パターン３２９ａ，３２
９ｂｂ，３２９ｂｃ，３２９ｃａ，３２９ｃｂにおいて
も、これらのパターンの周辺部での部分的な欠落を抑止
することは困難である。これらの欠落部を除いて、それ
ぞれ容量絶縁膜３３１を介して、多結晶シリコン膜パタ
ーン３２９ａの底面と層間絶縁膜３２１の上面との間に
はセル・プレート電極３３２と同層の多結晶シリコン膜
３３２ａが残置し、多結晶シリコン膜パターン３２９ｂ
ｂ，３２９ｂｃの底面と層間絶縁膜３２１の上面との間
にはそれぞれ多結晶シリコン膜３３２ｂが残置し、多結
晶シリコン膜パターン３２９ｃａ，３２９ｃｂの底面と
層間絶縁膜３２１の上面との間にはそれぞれ多結晶シリ
コン膜３３２ｃが残置する（図１４，図１５（ｃ），図
１５（ｄ）および図１７（ｂ）参照）。
により除去する際に、多結晶シリコン膜パターン３２９
ｂａ，３２９ｂｂ等の幅の狭い多結晶シリコン膜パター
ンでは、直下のスペーサ絶縁膜３２２が完全に除去され
る。なお、これら多結晶シリコン膜パターン３２９ｂ
ａ，３２９ｂｂの両端に設けられたパッドの部分では
（これらのパッドの幅が充分に広いため）パッド周辺部
を除いてスペーサ絶縁膜が残置する。同様にそれぞれ周
辺部を除いて、多結晶シリコン膜パターン３２９ｂｃ直
下にはスペーサ絶縁膜３２３ｂが残置し、多結晶シリコ
ン膜パターン３２９ｃａ，３２９ｃｂ直下にはスペーサ
絶縁膜３２３ｃが残置する。多結晶シリコン膜パターン
３２９ｂａのように幅の狭いパターンでは、完全な欠落
部３３９が生じる。多結晶シリコン膜パターン３２９ｂ
ｂのように幅がある程度広い場合，あるいは多結晶シリ
コン膜パターン３２９ａのようにコンタクト孔３２５Ａ
を介してＰ型シリコン基板３０１に接続されたパターン
の場合には、完全な欠落部の発生は多少低減される。し
かしながら、多結晶シリコン膜パターン３２９ａ，３２
９ｂｂ，３２９ｂｃ，３２９ｃａ，３２９ｃｂにおいて
も、これらのパターンの周辺部での部分的な欠落を抑止
することは困難である。これらの欠落部を除いて、それ
ぞれ容量絶縁膜３３１を介して、多結晶シリコン膜パタ
ーン３２９ａの底面と層間絶縁膜３２１の上面との間に
はセル・プレート電極３３２と同層の多結晶シリコン膜
３３２ａが残置し、多結晶シリコン膜パターン３２９ｂ
ｂ，３２９ｂｃの底面と層間絶縁膜３２１の上面との間
にはそれぞれ多結晶シリコン膜３３２ｂが残置し、多結
晶シリコン膜パターン３２９ｃａ，３２９ｃｂの底面と
層間絶縁膜３２１の上面との間にはそれぞれ多結晶シリ
コン膜３３２ｃが残置する（図１４，図１５（ｃ），図
１５（ｄ）および図１７（ｂ）参照）。
【００１８】上記記載の事象に基くと、本発明の課題は
以下のとおりになる。
以下のとおりになる。
【００１９】まず、第１の問題点としては、ＴＥＧ（特
にシート抵抗測定用ＴＥＧ，短絡チェック用ＴＥＧ）自
体が充分に機能しないことにある。シート抵抗測定用の
ＴＥＧ（例えば、ＴＥＧ３０７Ｂ）の導電体膜パターン
（例えば、多結晶シリコン膜パターン３２９ｂａ）にお
いて、完全な欠落部が生じるとシート抵抗の測定は不可
能になる。また部分的な欠落が生じると、測定されたシ
ート抵抗の値は実際のシート抵抗の値より高くなる。ま
た、短絡チェック用のＴＥＧ（例えば、ＴＥＧ３０７
Ｃ）における部分的な欠落が生じた場合、短絡してない
方向にデータがシフトすることになる。
にシート抵抗測定用ＴＥＧ，短絡チェック用ＴＥＧ）自
体が充分に機能しないことにある。シート抵抗測定用の
ＴＥＧ（例えば、ＴＥＧ３０７Ｂ）の導電体膜パターン
（例えば、多結晶シリコン膜パターン３２９ｂａ）にお
いて、完全な欠落部が生じるとシート抵抗の測定は不可
能になる。また部分的な欠落が生じると、測定されたシ
ート抵抗の値は実際のシート抵抗の値より高くなる。ま
た、短絡チェック用のＴＥＧ（例えば、ＴＥＧ３０７
Ｃ）における部分的な欠落が生じた場合、短絡してない
方向にデータがシフトすることになる。
【００２０】第２の問題点は、上記の欠落による導電体
膜片（例えば、多結晶シリコン片）の再付着により生じ
る問題点である。これらの導電体膜片は、何れのＴＥＧ
からも発生する。これらの導電体膜片がストレージ・ノ
ード電極間に付着してメモリ・セルの短絡が生じやすく
なる。また、これらの導電体膜片が短絡チェック用のＴ
ＥＧ（例えば、ＴＥＧ３０７Ｃ）の２つの導電体膜パタ
ーン間に付着した場合にも、同様である。
膜片（例えば、多結晶シリコン片）の再付着により生じ
る問題点である。これらの導電体膜片は、何れのＴＥＧ
からも発生する。これらの導電体膜片がストレージ・ノ
ード電極間に付着してメモリ・セルの短絡が生じやすく
なる。また、これらの導電体膜片が短絡チェック用のＴ
ＥＧ（例えば、ＴＥＧ３０７Ｃ）の２つの導電体膜パタ
ーン間に付着した場合にも、同様である。
【００２１】したがって本発明の目的は、ストレージ・
ノード電極を構成する導電体膜に係わるＴＥＧを有し，
ＣＯＢ構造かつフィン構造でスタックド型のストレージ
・ノード電極を有するＤＲＡＭにおいて、ＴＥＧが充分
に機能してメモリ・セル間の短絡が生じにくい構造のＤ
ＲＡＭとその製造方法とを提供することにある。
ノード電極を構成する導電体膜に係わるＴＥＧを有し，
ＣＯＢ構造かつフィン構造でスタックド型のストレージ
・ノード電極を有するＤＲＡＭにおいて、ＴＥＧが充分
に機能してメモリ・セル間の短絡が生じにくい構造のＤ
ＲＡＭとその製造方法とを提供することにある。
【００２２】
【課題を解決するための手段】本発明の半導体記憶装置
は、ゲート酸化膜を介してＰ型シリコン基板上に設けら
れたワード線を兼るゲート電極およびこのＰ型シリコン
基板表面に設けられたＮ型ソース・ドレイン領域からな
る１つのＭＯＳトランジスタと、第１の導電体膜パター
ンを含んでなるストレージ・ノード電極，容量絶縁膜お
よびセル・プレート電極からなる１つのスタックド型の
容量素子とから１つのメモリ・セルが構成され、さらに
この第１の導電体膜パターンを構成する導電体膜と同層
の第２の導電体膜パターンを含んでなる特性測定専用素
子がこのＰ型シリコン基板上に設けられた半導体記憶装
置であって、上記ＭＯＳトランジスタの表面を覆い，上
記Ｎ型ソース・ドレイン領域の一方に達するノード・コ
ンタクト孔が設けられた第１の層間絶縁膜を有し、上記
第１の層間絶縁膜上には、上記ノード・コンタクト孔を
介して上記Ｎ型ソース・ドレイン領域の一方に接続され
るビット線が設けられ、少なくとも上面が酸化シリコン
膜もしくは窒化シリコン膜からなる第２の層間絶縁膜に
より、上記ビット線および第１の層間絶縁膜が覆われ、
上記ストレージ・ノード電極が上記第２および第１の層
間絶縁膜を貫通して設けられたノード・コンタクト孔を
介して上記Ｎ型ソース・ドレイン領域の他方に接続さ
れ、上記ストレージ・ノード電極の底面と上記第２の層
間絶縁膜の上面との間には、隣接する２つのストレージ
・ノード電極の間隔より狭い間隔の空隙部を有し、上記
第２の導電体膜パターンが上記第２の層間絶縁膜の上面
に直接に接触して設けられている。
は、ゲート酸化膜を介してＰ型シリコン基板上に設けら
れたワード線を兼るゲート電極およびこのＰ型シリコン
基板表面に設けられたＮ型ソース・ドレイン領域からな
る１つのＭＯＳトランジスタと、第１の導電体膜パター
ンを含んでなるストレージ・ノード電極，容量絶縁膜お
よびセル・プレート電極からなる１つのスタックド型の
容量素子とから１つのメモリ・セルが構成され、さらに
この第１の導電体膜パターンを構成する導電体膜と同層
の第２の導電体膜パターンを含んでなる特性測定専用素
子がこのＰ型シリコン基板上に設けられた半導体記憶装
置であって、上記ＭＯＳトランジスタの表面を覆い，上
記Ｎ型ソース・ドレイン領域の一方に達するノード・コ
ンタクト孔が設けられた第１の層間絶縁膜を有し、上記
第１の層間絶縁膜上には、上記ノード・コンタクト孔を
介して上記Ｎ型ソース・ドレイン領域の一方に接続され
るビット線が設けられ、少なくとも上面が酸化シリコン
膜もしくは窒化シリコン膜からなる第２の層間絶縁膜に
より、上記ビット線および第１の層間絶縁膜が覆われ、
上記ストレージ・ノード電極が上記第２および第１の層
間絶縁膜を貫通して設けられたノード・コンタクト孔を
介して上記Ｎ型ソース・ドレイン領域の他方に接続さ
れ、上記ストレージ・ノード電極の底面と上記第２の層
間絶縁膜の上面との間には、隣接する２つのストレージ
・ノード電極の間隔より狭い間隔の空隙部を有し、上記
第２の導電体膜パターンが上記第２の層間絶縁膜の上面
に直接に接触して設けられている。
【００２３】好ましくは、上記第１および第２の導電体
膜パターンの側面にはそれぞれ導電体膜スペーサが設け
られている。また、上記第２の導電体膜パターンの少な
くとも１つが、上記第２および第１の層間絶縁膜を貫通
して設けられたコンタクト孔を介して、前上記型シリコ
ン基板の表面に設けられたＮ型拡散層に接続されてい
る。
膜パターンの側面にはそれぞれ導電体膜スペーサが設け
られている。また、上記第２の導電体膜パターンの少な
くとも１つが、上記第２および第１の層間絶縁膜を貫通
して設けられたコンタクト孔を介して、前上記型シリコ
ン基板の表面に設けられたＮ型拡散層に接続されてい
る。
【００２４】本発明の半導体記憶装置の製造方法の第１
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、素子形成領域にゲート酸化膜
を形成し、ワード線を兼るゲート電極を形成し、これら
の素子形成領域のメモリ・セル・アレイ形成予定領域に
Ｎ型ソース・ドレイン領域を形成するとともにこれらの
素子形成領域の特性測定専用素子形成予定領域に少なく
とも１つのＮ型拡散層を形成し、全面に第１の層間絶縁
膜を形成し、これらのＮ型ソース・ドレイン領域の一方
に達するビット・コンタクト孔をこの第１の層間絶縁膜
に形成し、これらのビット・コンタクト孔を介してこれ
らのＮ型ソース・ドレイン領域の一方に接続されるビッ
ト線を形成する工程と、上記ビット線および上記第１の
層間絶縁膜を覆い，少なくとも上面が酸化シリコン膜も
しくは窒化シリコン膜からなる第２の層間絶縁膜を全面
に形成する工程と、上記第２の層間絶縁膜を覆い，所定
の膜厚を有し，ＰＳＧ膜もしくはＢＰＳＧ膜からなるス
ペーサ絶縁膜を形成する工程と、上記特性測定専用素子
形成予定領域の上記スペーサ絶縁膜を選択的に除去し、
上記メモリ・セル・アレイ形成予定領域にこのスペーサ
絶縁膜を残置する工程と、上記スペーサ絶縁膜，第２の
層間絶縁膜および第１の層間絶縁膜を貫通して上記Ｎ型
ソース・ドレイン領域の他方に達するノード・コンタク
ト孔を形成するとともにこの第２の層間絶縁膜および第
１の層間絶縁膜を貫通して少なくとも上記Ｎ型拡散層に
達するコンタクト孔を形成する工程と、全面に導電体膜
を形成し、この導電体膜をパターニングして上記ノード
・コンタクト孔を介して上記Ｎ型ソース・ドレイン領域
の他方に接続される第１の導電体膜パターンからなるス
トレージ・ノード電極を形成するとともに少なくとも１
つが上記コンタクト孔を介して上記Ｎ型拡散層に接続さ
れる第２の導電体膜パターンを形成する工程と、等方性
エッチングにより、残置された上記スペーサ絶縁膜を選
択的に除去する工程と、容量絶縁膜を形成し、さらにセ
ル・プレート電極を形成する工程とを有する。
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、素子形成領域にゲート酸化膜
を形成し、ワード線を兼るゲート電極を形成し、これら
の素子形成領域のメモリ・セル・アレイ形成予定領域に
Ｎ型ソース・ドレイン領域を形成するとともにこれらの
素子形成領域の特性測定専用素子形成予定領域に少なく
とも１つのＮ型拡散層を形成し、全面に第１の層間絶縁
膜を形成し、これらのＮ型ソース・ドレイン領域の一方
に達するビット・コンタクト孔をこの第１の層間絶縁膜
に形成し、これらのビット・コンタクト孔を介してこれ
らのＮ型ソース・ドレイン領域の一方に接続されるビッ
ト線を形成する工程と、上記ビット線および上記第１の
層間絶縁膜を覆い，少なくとも上面が酸化シリコン膜も
しくは窒化シリコン膜からなる第２の層間絶縁膜を全面
に形成する工程と、上記第２の層間絶縁膜を覆い，所定
の膜厚を有し，ＰＳＧ膜もしくはＢＰＳＧ膜からなるス
ペーサ絶縁膜を形成する工程と、上記特性測定専用素子
形成予定領域の上記スペーサ絶縁膜を選択的に除去し、
上記メモリ・セル・アレイ形成予定領域にこのスペーサ
絶縁膜を残置する工程と、上記スペーサ絶縁膜，第２の
層間絶縁膜および第１の層間絶縁膜を貫通して上記Ｎ型
ソース・ドレイン領域の他方に達するノード・コンタク
ト孔を形成するとともにこの第２の層間絶縁膜および第
１の層間絶縁膜を貫通して少なくとも上記Ｎ型拡散層に
達するコンタクト孔を形成する工程と、全面に導電体膜
を形成し、この導電体膜をパターニングして上記ノード
・コンタクト孔を介して上記Ｎ型ソース・ドレイン領域
の他方に接続される第１の導電体膜パターンからなるス
トレージ・ノード電極を形成するとともに少なくとも１
つが上記コンタクト孔を介して上記Ｎ型拡散層に接続さ
れる第２の導電体膜パターンを形成する工程と、等方性
エッチングにより、残置された上記スペーサ絶縁膜を選
択的に除去する工程と、容量絶縁膜を形成し、さらにセ
ル・プレート電極を形成する工程とを有する。
【００２５】好ましくは、上記第２の層間絶縁膜の上面
が化学機械研磨法により平坦化される。さらに好ましく
は、上記第２の層間絶縁膜の上面が酸化シリコン膜から
なり，上記導電体膜が多結晶シリコン膜からなり，さら
に上記容量絶縁膜の形成が窒化シリコン膜の気相成長と
この窒化シリコン膜表面の熱酸化とからなるとき、上記
第１および第２の導電体膜パターンを形成した後、全面
にこの窒化シリコン膜を形成し、上記特性測定専用素子
形成予定領域のこの窒化シリコン膜を選択的に除去し、
熱酸化を行なう。
が化学機械研磨法により平坦化される。さらに好ましく
は、上記第２の層間絶縁膜の上面が酸化シリコン膜から
なり，上記導電体膜が多結晶シリコン膜からなり，さら
に上記容量絶縁膜の形成が窒化シリコン膜の気相成長と
この窒化シリコン膜表面の熱酸化とからなるとき、上記
第１および第２の導電体膜パターンを形成した後、全面
にこの窒化シリコン膜を形成し、上記特性測定専用素子
形成予定領域のこの窒化シリコン膜を選択的に除去し、
熱酸化を行なう。
【００２６】本発明の半導体記憶装置の製造方法の第２
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、素子形成領域にゲート酸化膜
を形成し、ワード線を兼るゲート電極を形成し、これら
の素子形成領域のメモリ・セル・アレイ形成予定領域に
Ｎ型ソース・ドレイン領域を形成するとともにこれらの
素子形成領域の特性測定専用素子形成予定領域に少なく
とも１つのＮ型拡散層を形成し、全面に第１の層間絶縁
膜を形成し、これらのＮ型ソース・ドレイン領域の一方
に達するビット・コンタクト孔をこの第１の層間絶縁膜
に形成し、これらのビット・コンタクト孔を介してこれ
らのＮ型ソース・ドレイン領域の一方に接続されるビッ
ト線を形成する工程と、上記ビット線および上記第１の
層間絶縁膜を覆い，少なくとも上面が酸化シリコン膜も
しくは窒化シリコン膜からなる第２の層間絶縁膜を全面
に形成する工程と、上記第２の層間絶縁膜を覆い，所定
の膜厚を有し，ＰＳＧ膜もしくはＢＰＳＧ膜からなる第
１のスペーサ絶縁膜を形成する工程と、上記特性測定専
用素子形成予定領域の上記第１のスペーサ絶縁膜を選択
的に除去し、上記メモリ・セル・アレイ形成予定領域に
この第１のスペーサ絶縁膜を残置する工程と、上記第１
のスペーサ絶縁膜，第２の層間絶縁膜および第１の層間
絶縁膜を貫通して上記Ｎ型ソース・ドレイン領域の他方
に達するノード・コンタクト孔を形成するとともにこの
第２の層間絶縁膜および第１の層間絶縁膜を貫通して少
なくとも上記Ｎ型拡散層に達するコンタクト孔を形成す
る工程と、全面に第１の導電体膜を形成し、ＰＳＧ膜も
しくはＢＰＳＧ膜からなる第２のスペーサ絶縁膜を形成
する工程と、上記第２のスペーサ絶縁膜および第１の導
電体膜を順次パターニングして、上記ノード・コンタク
ト孔を介して上記Ｎ型ソース・ドレイン領域の他方に接
続されて上面がこの第２のスペーサ絶縁膜に覆われた第
１の導電体膜パターンと、少なくとも１つが上記コンタ
クト孔を介して上記Ｎ型拡散層に接続されて上面がこの
第２のスペーサ絶縁膜に覆われた第２の導電体膜パター
ンとを形成する工程と、全面に第２の導電体膜を形成
し、この第２の導電体膜をエッチ・バックして第１およ
び第２の導電体膜パターンの側面に導電体膜スペーサを
残置する工程と、等方性エッチングにより、上記第１お
よび第２の導電体膜パターンの上面を覆う上記第２のス
ペーサ絶縁膜と上記メモリ・セル・アレイ形成予定領域
に残置された上記第１のスペーサ絶縁膜とを選択的に除
去して、これらの第１の導電体膜パターンおよび上記導
電体膜スペーサからなるストレージ・ノード電極を形成
するとともにこれらの第２の導電体膜スペーサの側面に
導電体膜スペーサが接続された姿態に加工する工程と、
容量絶縁膜を形成し、さらにセル・プレート電極を形成
する工程とを有する。
の態様は、Ｐ型シリコン基板の表面の素子分離領域にフ
ィールド酸化膜を形成し、素子形成領域にゲート酸化膜
を形成し、ワード線を兼るゲート電極を形成し、これら
の素子形成領域のメモリ・セル・アレイ形成予定領域に
Ｎ型ソース・ドレイン領域を形成するとともにこれらの
素子形成領域の特性測定専用素子形成予定領域に少なく
とも１つのＮ型拡散層を形成し、全面に第１の層間絶縁
膜を形成し、これらのＮ型ソース・ドレイン領域の一方
に達するビット・コンタクト孔をこの第１の層間絶縁膜
に形成し、これらのビット・コンタクト孔を介してこれ
らのＮ型ソース・ドレイン領域の一方に接続されるビッ
ト線を形成する工程と、上記ビット線および上記第１の
層間絶縁膜を覆い，少なくとも上面が酸化シリコン膜も
しくは窒化シリコン膜からなる第２の層間絶縁膜を全面
に形成する工程と、上記第２の層間絶縁膜を覆い，所定
の膜厚を有し，ＰＳＧ膜もしくはＢＰＳＧ膜からなる第
１のスペーサ絶縁膜を形成する工程と、上記特性測定専
用素子形成予定領域の上記第１のスペーサ絶縁膜を選択
的に除去し、上記メモリ・セル・アレイ形成予定領域に
この第１のスペーサ絶縁膜を残置する工程と、上記第１
のスペーサ絶縁膜，第２の層間絶縁膜および第１の層間
絶縁膜を貫通して上記Ｎ型ソース・ドレイン領域の他方
に達するノード・コンタクト孔を形成するとともにこの
第２の層間絶縁膜および第１の層間絶縁膜を貫通して少
なくとも上記Ｎ型拡散層に達するコンタクト孔を形成す
る工程と、全面に第１の導電体膜を形成し、ＰＳＧ膜も
しくはＢＰＳＧ膜からなる第２のスペーサ絶縁膜を形成
する工程と、上記第２のスペーサ絶縁膜および第１の導
電体膜を順次パターニングして、上記ノード・コンタク
ト孔を介して上記Ｎ型ソース・ドレイン領域の他方に接
続されて上面がこの第２のスペーサ絶縁膜に覆われた第
１の導電体膜パターンと、少なくとも１つが上記コンタ
クト孔を介して上記Ｎ型拡散層に接続されて上面がこの
第２のスペーサ絶縁膜に覆われた第２の導電体膜パター
ンとを形成する工程と、全面に第２の導電体膜を形成
し、この第２の導電体膜をエッチ・バックして第１およ
び第２の導電体膜パターンの側面に導電体膜スペーサを
残置する工程と、等方性エッチングにより、上記第１お
よび第２の導電体膜パターンの上面を覆う上記第２のス
ペーサ絶縁膜と上記メモリ・セル・アレイ形成予定領域
に残置された上記第１のスペーサ絶縁膜とを選択的に除
去して、これらの第１の導電体膜パターンおよび上記導
電体膜スペーサからなるストレージ・ノード電極を形成
するとともにこれらの第２の導電体膜スペーサの側面に
導電体膜スペーサが接続された姿態に加工する工程と、
容量絶縁膜を形成し、さらにセル・プレート電極を形成
する工程とを有する。
【００２７】好ましくは、上記第２の層間絶縁膜の上面
が化学機械研磨法により平坦化される。さらに好ましく
は、上記第２の層間絶縁膜の上面が酸化シリコン膜から
なり，上記第１および第２の導電体膜が多結晶シリコン
膜からなり，さらに上記容量絶縁膜の形成が窒化シリコ
ン膜の気相成長とこの窒化シリコン膜表面の熱酸化とか
らなるとき、上記第１および第２の導電体膜パターンを
形成して上記導電体膜スペーサを形成した後、全面にこ
の窒化シリコン膜を形成し、上記特性測定専用素子形成
予定領域のこの窒化シリコン膜を選択的に除去し、熱酸
化を行なう。
が化学機械研磨法により平坦化される。さらに好ましく
は、上記第２の層間絶縁膜の上面が酸化シリコン膜から
なり，上記第１および第２の導電体膜が多結晶シリコン
膜からなり，さらに上記容量絶縁膜の形成が窒化シリコ
ン膜の気相成長とこの窒化シリコン膜表面の熱酸化とか
らなるとき、上記第１および第２の導電体膜パターンを
形成して上記導電体膜スペーサを形成した後、全面にこ
の窒化シリコン膜を形成し、上記特性測定専用素子形成
予定領域のこの窒化シリコン膜を選択的に除去し、熱酸
化を行なう。
【００２８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２９】ＤＲＡＭの平面模式図である図１と、ＤＲ
ＡＭの部分拡大された平面模式図である図２と、図１の
ＡＡ線での断面模式図である図３と、図２のＢＢ線，Ｃ
Ｃ線，ＤＤ線およびＥＥ線での断面模式図である図４と
を併せて参照すると、本発明の第１の実施例のＤＲＡＭ
はストレージ・ノード電極を構成する導電体膜に係わる
ＴＥＧを有し，フィン構造のスタックド型のストレージ
・ノード電極を有したＣＯＢ構造の従来のＤＲＡＭであ
り、次のとおりになっている。
ＡＭの部分拡大された平面模式図である図２と、図１の
ＡＡ線での断面模式図である図３と、図２のＢＢ線，Ｃ
Ｃ線，ＤＤ線およびＥＥ線での断面模式図である図４と
を併せて参照すると、本発明の第１の実施例のＤＲＡＭ
はストレージ・ノード電極を構成する導電体膜に係わる
ＴＥＧを有し，フィン構造のスタックド型のストレージ
・ノード電極を有したＣＯＢ構造の従来のＤＲＡＭであ
り、次のとおりになっている。
【００３０】Ｐ型シリコン基板１０１には、メモリ・セ
ル・アレイ１０２が設けられている。メモリ・セル・ア
レイ１０２は、行列状に配置されたメモリ・セル１０３
からなり、Ｘデコーダ１０４，Ｙデコーダ１０４等の周
辺回路により駆動される。さらにＰ型シリコン基板１０
１には、ＴＥＧ１０７Ａ，１０７Ｂ，１０７Ｃ等が設け
られている〔図１〕。
ル・アレイ１０２が設けられている。メモリ・セル・ア
レイ１０２は、行列状に配置されたメモリ・セル１０３
からなり、Ｘデコーダ１０４，Ｙデコーダ１０４等の周
辺回路により駆動される。さらにＰ型シリコン基板１０
１には、ＴＥＧ１０７Ａ，１０７Ｂ，１０７Ｃ等が設け
られている〔図１〕。
【００３１】メモリ・セル１０３は、１つのＭＯＳトラ
ンジスタと１つの容量素子とからなる。メモリ・セル１
０３のセル・サイズは０．９μｍ×１．８μｍである。
１つのＭＯＳトランジスタは、膜厚１０ｎｍ程度のゲー
ト酸化膜１１２を介してＰ型シリコン基板１０１上に設
けられたワード線１１３をゲート電極とし、Ｐ型シリコ
ン基板１０１表面に設けられたＮ型ソース・ドレイン領
域１１４Ａ，１１４Ｂを有している。このＭＯＳトラン
ジスタのゲート長，ゲート幅はそれぞれ０．４μｍ，
０．５μｍである。ワード線１１３は膜厚１００ｎｍ程
度のＮ型の多結晶シリコン膜に膜厚１００ｎｍ程度のタ
ングステン・シリサイド膜が積層されたタングステン・
ポリサイド膜からなる。Ｎ型ソース・ドレイン領域１１
４Ａ，１１４ＢはそれぞれＬＤＤ構造をなし、これらの
接合の深さは０．１５μｍ程度である。それぞれのＭＯ
Ｓトランジスタは、Ｐ型シリコン基板１０１表面に設け
られた膜厚３００ｎｍ程度のフィールド酸化膜１１１に
より素子分離がなされている。ワード線１１３は、Ｘデ
コーダ１０４に接続されている。
ンジスタと１つの容量素子とからなる。メモリ・セル１
０３のセル・サイズは０．９μｍ×１．８μｍである。
１つのＭＯＳトランジスタは、膜厚１０ｎｍ程度のゲー
ト酸化膜１１２を介してＰ型シリコン基板１０１上に設
けられたワード線１１３をゲート電極とし、Ｐ型シリコ
ン基板１０１表面に設けられたＮ型ソース・ドレイン領
域１１４Ａ，１１４Ｂを有している。このＭＯＳトラン
ジスタのゲート長，ゲート幅はそれぞれ０．４μｍ，
０．５μｍである。ワード線１１３は膜厚１００ｎｍ程
度のＮ型の多結晶シリコン膜に膜厚１００ｎｍ程度のタ
ングステン・シリサイド膜が積層されたタングステン・
ポリサイド膜からなる。Ｎ型ソース・ドレイン領域１１
４Ａ，１１４ＢはそれぞれＬＤＤ構造をなし、これらの
接合の深さは０．１５μｍ程度である。それぞれのＭＯ
Ｓトランジスタは、Ｐ型シリコン基板１０１表面に設け
られた膜厚３００ｎｍ程度のフィールド酸化膜１１１に
より素子分離がなされている。ワード線１１３は、Ｘデ
コーダ１０４に接続されている。
【００３２】ＭＯＳトランジスタは、膜厚１００ｎｍ程
度の酸化シリコン膜１１５，膜厚３００ｎｍ程度のリフ
ローされたＢＰＳＧ膜からなる（第１の）層間絶縁膜１
１６により覆われている。酸化シリコン膜１１５は、層
間絶縁膜１１６からのボロンがＮ型ソース・ドレイン領
域１１４Ａ，１１４Ｂに拡散するのを防ぐために設けて
ある。層間絶縁膜１１６および酸化シリコン膜１１５を
貫通するビット・コンタクト孔１１７を介して、層間絶
縁膜１１６上に設けられたビット線１１８は、Ｎ型ソー
ス・ドレイン領域１１４Ａに接続されている。ビット・
コンタクト孔１１７の設計上のサイズは０．４μｍ□で
あるが、出来あがりのサイズは０．２μｍ□程度であ
る。ビット線１１８の線幅は０．４μｍ程度であり、こ
れらのビット線１１８は膜厚１５０ｎｍ程度のＮ型の多
結晶シリコン膜に膜厚１００ｎｍ程度のタングステン・
シリサイド膜が積層されたタングステン・ポリサイド膜
からなる。さらにこれらのビット線１１８は、Ｙデコー
ダ１０５に接続されている〔図１，図２（ａ），図３，
図４（ａ）〜（ｂ）〕。
度の酸化シリコン膜１１５，膜厚３００ｎｍ程度のリフ
ローされたＢＰＳＧ膜からなる（第１の）層間絶縁膜１
１６により覆われている。酸化シリコン膜１１５は、層
間絶縁膜１１６からのボロンがＮ型ソース・ドレイン領
域１１４Ａ，１１４Ｂに拡散するのを防ぐために設けて
ある。層間絶縁膜１１６および酸化シリコン膜１１５を
貫通するビット・コンタクト孔１１７を介して、層間絶
縁膜１１６上に設けられたビット線１１８は、Ｎ型ソー
ス・ドレイン領域１１４Ａに接続されている。ビット・
コンタクト孔１１７の設計上のサイズは０．４μｍ□で
あるが、出来あがりのサイズは０．２μｍ□程度であ
る。ビット線１１８の線幅は０．４μｍ程度であり、こ
れらのビット線１１８は膜厚１５０ｎｍ程度のＮ型の多
結晶シリコン膜に膜厚１００ｎｍ程度のタングステン・
シリサイド膜が積層されたタングステン・ポリサイド膜
からなる。さらにこれらのビット線１１８は、Ｙデコー
ダ１０５に接続されている〔図１，図２（ａ），図３，
図４（ａ）〜（ｂ）〕。
【００３３】層間絶縁膜１１６は（第２の）層間絶縁膜
１２１により覆われている。層間絶縁膜１２１は、膜厚
４００ｎｍ程度のリフローされたＢＰＳＧ膜に膜厚１０
０ｎｍ程度の窒化シリコン膜が積層された膜からなる。
層間絶縁膜１２１上に設けられた記憶素子は、膜厚６０
０ｎｍ程度の（導電体膜である）Ｎ型の多結晶シリコン
膜（のパターン）からなる（第１の導電体膜パターンで
ある）ストレージ・ノード電極１２８，容量絶縁膜１３
１および膜厚２００ｎｍ程度のＮ型の多結晶シリコン膜
からなるセル・プレート電極１３２から構成される。ス
トレージ・ノード電極１２８の（平面射影での）サイズ
は、０．４μｍ×１．３μｍであり、２つのストレージ
・ノード電極１２８の間隔は０．５μｍである。層間絶
縁膜１２１，層間絶縁膜１１６および酸化シリコン膜１
１５を貫通するノード・コンタクト孔１２５Ａを介し
て、ストレージ・ノード電極１２８はＮ型ソース・ドレ
イン領域１１４Ｂに接続される。ノード・コンタクト孔
１２５Ａの設計上のサイズも０．４μｍ□であるが、出
来あがりのサイズも０．２μｍ□程度である。これらの
ストレージ・ノード電極１２８の底面と（ノード・コン
タクト孔１２５Ａの部分を除いて）層間絶縁膜１２１の
上面とは、（フィン構造故に）直接には接触せずに０．
４μｍ程度の間隔の空隙部が形成されている。この間隔
は、隣接する２つのストレージ・ノード電極１２８の間
隔より狭くなっている。これらの空隙部は、容量絶縁膜
１３１およびセル・プレート電極１３２により充填され
ている〔図１，図２（ａ），図３，図４（ａ）〜
（ｂ）〕。
１２１により覆われている。層間絶縁膜１２１は、膜厚
４００ｎｍ程度のリフローされたＢＰＳＧ膜に膜厚１０
０ｎｍ程度の窒化シリコン膜が積層された膜からなる。
層間絶縁膜１２１上に設けられた記憶素子は、膜厚６０
０ｎｍ程度の（導電体膜である）Ｎ型の多結晶シリコン
膜（のパターン）からなる（第１の導電体膜パターンで
ある）ストレージ・ノード電極１２８，容量絶縁膜１３
１および膜厚２００ｎｍ程度のＮ型の多結晶シリコン膜
からなるセル・プレート電極１３２から構成される。ス
トレージ・ノード電極１２８の（平面射影での）サイズ
は、０．４μｍ×１．３μｍであり、２つのストレージ
・ノード電極１２８の間隔は０．５μｍである。層間絶
縁膜１２１，層間絶縁膜１１６および酸化シリコン膜１
１５を貫通するノード・コンタクト孔１２５Ａを介し
て、ストレージ・ノード電極１２８はＮ型ソース・ドレ
イン領域１１４Ｂに接続される。ノード・コンタクト孔
１２５Ａの設計上のサイズも０．４μｍ□であるが、出
来あがりのサイズも０．２μｍ□程度である。これらの
ストレージ・ノード電極１２８の底面と（ノード・コン
タクト孔１２５Ａの部分を除いて）層間絶縁膜１２１の
上面とは、（フィン構造故に）直接には接触せずに０．
４μｍ程度の間隔の空隙部が形成されている。この間隔
は、隣接する２つのストレージ・ノード電極１２８の間
隔より狭くなっている。これらの空隙部は、容量絶縁膜
１３１およびセル・プレート電極１３２により充填され
ている〔図１，図２（ａ），図３，図４（ａ）〜
（ｂ）〕。
【００３４】ＴＥＧ１０７Ａは、ノード・コンタクト孔
１２５Ａとストレージ・ノード電極１２８との位置ずれ
を測定するためのＴＥＧであり、ノード・コンタクト孔
１２５Ａと同時に形成された複数のコンタクト孔１２５
Ｂとストレージ・ノード電極１２８と同層の（第２の導
電体膜パターンである）複数の多結晶シリコン膜パター
ン１２９ａとからなる。コンタクト孔１２５Ｂおよび多
結晶シリコン膜パターン１２９ａは、それぞれ所要の間
隔を有して配置されている。コンタクト孔１２５Ｂは層
間絶縁膜１２１，層間絶縁膜１１６，酸化シリコン膜１
１５およびフィールド酸化膜１１１を貫通してＰ型シリ
コン基板１０１表面に達しているが、場合によってはコ
ンタクト孔１２５Ｂの底部がフィールド酸化膜１１１中
にあることもある。多結晶シリコン膜パターン１２９ａ
が層間絶縁膜１２１上を覆う部分では、従来の構造（例
えば、図１４における多結晶シリコン膜パターン３２９
ａの形状を参照のこと）と異なり、多結晶シリコン膜パ
ターン１２９ａの底面は層間絶縁膜１２１の上面に直接
に接触しており、これらの間には空隙部が設けられてい
ない。コンタクト孔１２５Ｂのサイズはノード・コンタ
クト孔１２５Ａのサイズより充分に大きく、コンタクト
孔１２５Ｂの短辺の長さの設計値はストレージ・ノード
電極１２８の幅（０．４μｍ）と一致し、コンタクト孔
１２５Ｂの長辺の長さはストレージ・ノード電極１２８
の長さ（１．３μｍ）より充分に長い。多結晶シリコン
膜パターン１２９ａの幅はストレージ・ノード電極１２
８の幅と一致し、多結晶シリコン膜パターン１２９ａの
長さはコンタクト孔１２５Ｂの長辺の長さと一致する
〔図１，図２（ｂ），図３〕。
１２５Ａとストレージ・ノード電極１２８との位置ずれ
を測定するためのＴＥＧであり、ノード・コンタクト孔
１２５Ａと同時に形成された複数のコンタクト孔１２５
Ｂとストレージ・ノード電極１２８と同層の（第２の導
電体膜パターンである）複数の多結晶シリコン膜パター
ン１２９ａとからなる。コンタクト孔１２５Ｂおよび多
結晶シリコン膜パターン１２９ａは、それぞれ所要の間
隔を有して配置されている。コンタクト孔１２５Ｂは層
間絶縁膜１２１，層間絶縁膜１１６，酸化シリコン膜１
１５およびフィールド酸化膜１１１を貫通してＰ型シリ
コン基板１０１表面に達しているが、場合によってはコ
ンタクト孔１２５Ｂの底部がフィールド酸化膜１１１中
にあることもある。多結晶シリコン膜パターン１２９ａ
が層間絶縁膜１２１上を覆う部分では、従来の構造（例
えば、図１４における多結晶シリコン膜パターン３２９
ａの形状を参照のこと）と異なり、多結晶シリコン膜パ
ターン１２９ａの底面は層間絶縁膜１２１の上面に直接
に接触しており、これらの間には空隙部が設けられてい
ない。コンタクト孔１２５Ｂのサイズはノード・コンタ
クト孔１２５Ａのサイズより充分に大きく、コンタクト
孔１２５Ｂの短辺の長さの設計値はストレージ・ノード
電極１２８の幅（０．４μｍ）と一致し、コンタクト孔
１２５Ｂの長辺の長さはストレージ・ノード電極１２８
の長さ（１．３μｍ）より充分に長い。多結晶シリコン
膜パターン１２９ａの幅はストレージ・ノード電極１２
８の幅と一致し、多結晶シリコン膜パターン１２９ａの
長さはコンタクト孔１２５Ｂの長辺の長さと一致する
〔図１，図２（ｂ），図３〕。
【００３５】ＴＥＧ１０７Ｂは、ストレージ・ノード電
極１２８を構成する多結晶シリコン膜のシート抵抗を測
定するためのＴＥＧであり、ストレージ・ノード電極１
２８と同層の例えば３種類の幅の（第２の導電体膜パタ
ーンである）多結晶シリコン膜パターン１２９ｂａ，１
２９ｂｂ，１２９ｂｃから構成されている。多結晶シリ
コン膜パターン１２９ｂａ，１２９ｂｂ，１２９ｂｃの
両端には、それぞれ数十μｍ□の多結晶シリコン膜パタ
ーンからなる探針用のパッドが設けられている。多結晶
シリコン膜パターン１２９ｂａの幅は、ストレージ・ノ
ード電極１２８の幅と一致する。多結晶シリコン膜１２
９ｂｂ，１２９ｂｃの幅は、例えばストレージ・ノード
電極１２８の幅の２倍，４倍になっている。多結晶シリ
コン膜パターン１２９ｂａ，１２９ｂｂ，１２９ｂｃも
従来の構造（例えば、図１５（ｃ）における多結晶シリ
コン膜パターン３２９ｂａ，３２９ｂｂ，３２９ｂｃの
形状を参照のこと）とは異なり、これらの底面もそれぞ
れ層間絶縁膜１２１の上面に直接に接触しており、これ
らの間には空隙部が設けられていない。シート抵抗の測
定は、容量絶縁膜１３１を形成する前（ストレージ・ノ
ード電極１２８等が形成された直後）に行なうのが好ま
しい〔図１，図２（ｃ），図４（ｃ）〕。
極１２８を構成する多結晶シリコン膜のシート抵抗を測
定するためのＴＥＧであり、ストレージ・ノード電極１
２８と同層の例えば３種類の幅の（第２の導電体膜パタ
ーンである）多結晶シリコン膜パターン１２９ｂａ，１
２９ｂｂ，１２９ｂｃから構成されている。多結晶シリ
コン膜パターン１２９ｂａ，１２９ｂｂ，１２９ｂｃの
両端には、それぞれ数十μｍ□の多結晶シリコン膜パタ
ーンからなる探針用のパッドが設けられている。多結晶
シリコン膜パターン１２９ｂａの幅は、ストレージ・ノ
ード電極１２８の幅と一致する。多結晶シリコン膜１２
９ｂｂ，１２９ｂｃの幅は、例えばストレージ・ノード
電極１２８の幅の２倍，４倍になっている。多結晶シリ
コン膜パターン１２９ｂａ，１２９ｂｂ，１２９ｂｃも
従来の構造（例えば、図１５（ｃ）における多結晶シリ
コン膜パターン３２９ｂａ，３２９ｂｂ，３２９ｂｃの
形状を参照のこと）とは異なり、これらの底面もそれぞ
れ層間絶縁膜１２１の上面に直接に接触しており、これ
らの間には空隙部が設けられていない。シート抵抗の測
定は、容量絶縁膜１３１を形成する前（ストレージ・ノ
ード電極１２８等が形成された直後）に行なうのが好ま
しい〔図１，図２（ｃ），図４（ｃ）〕。
【００３６】ＴＥＧ１０７Ｃは、ストレージ・ノード電
極１２８間の短絡をチェックするためのＴＥＧであり、
Ｎ型ソース・ドレイン領域１１４Ａ，１１４Ｂと同時に
形成されたＮ型拡散層１１４Ｃとノード・コンタクト孔
１２５Ａと同時に形成された複数のコンタクト孔１２５
Ｃとストレージ・ノード電極１２８と同層の（第２の導
電体膜パターンである）多結晶シリコン膜パターン１２
９ｃａ，１２９ｃｂとから構成されている。多結晶シリ
コン膜パターン１２９ｃａ，１２９ｃｂの幅はストレー
ジ・ノード電極１２８の幅等に比べて広く、多結晶シリ
コン膜パターン１２９ｃａと多結晶シリコン膜パターン
１２９ｃｂとの間隔は隣接する２つのストレージ・ノー
ド電極１２８の間隔と等しい。多結晶シリコン膜パター
ン１２９ｃａ，１２９ｃｂの長さは、充分に長く、１ｍ
ｍ台に設定されていることもある。多結晶シリコン膜パ
ターン１２９ｃａ，１２９ｃｂも従来の構造（例えば、
図１５（ｄ）における多結晶シリコン膜パターン３２９
ｃａ，３２９ｃｂの形状を参照のこと）とは異なり、こ
れらの底面もそれぞれ層間絶縁膜１２１の上面に直接に
接触しており、これらの間には空隙部が設けられていな
い。コンタクト孔１２５Ｃのサイズはストレージ・ノー
ド電極１２８のサイズに等しい。ＴＥＧ１０７Ｃの目的
からは、多結晶シリコン膜パターン１２９ｃｂもコンタ
クト孔を介してＮ型拡散層に接続されているのが好まし
いが、このような構造にするとＮ型拡散層間の短絡チェ
ックなのかストレージ・ノード電極１２８間の短絡チェ
ックなのか区別がつかなくなる。ストレージ・ノード電
極１２８間の短絡チェックも、容量絶縁膜１３１を形成
する前（ストレージ・ノード電極１２８等が形成された
直後）に行なわれる〔図１，図２（ｄ），図４
（ｄ）〕。
極１２８間の短絡をチェックするためのＴＥＧであり、
Ｎ型ソース・ドレイン領域１１４Ａ，１１４Ｂと同時に
形成されたＮ型拡散層１１４Ｃとノード・コンタクト孔
１２５Ａと同時に形成された複数のコンタクト孔１２５
Ｃとストレージ・ノード電極１２８と同層の（第２の導
電体膜パターンである）多結晶シリコン膜パターン１２
９ｃａ，１２９ｃｂとから構成されている。多結晶シリ
コン膜パターン１２９ｃａ，１２９ｃｂの幅はストレー
ジ・ノード電極１２８の幅等に比べて広く、多結晶シリ
コン膜パターン１２９ｃａと多結晶シリコン膜パターン
１２９ｃｂとの間隔は隣接する２つのストレージ・ノー
ド電極１２８の間隔と等しい。多結晶シリコン膜パター
ン１２９ｃａ，１２９ｃｂの長さは、充分に長く、１ｍ
ｍ台に設定されていることもある。多結晶シリコン膜パ
ターン１２９ｃａ，１２９ｃｂも従来の構造（例えば、
図１５（ｄ）における多結晶シリコン膜パターン３２９
ｃａ，３２９ｃｂの形状を参照のこと）とは異なり、こ
れらの底面もそれぞれ層間絶縁膜１２１の上面に直接に
接触しており、これらの間には空隙部が設けられていな
い。コンタクト孔１２５Ｃのサイズはストレージ・ノー
ド電極１２８のサイズに等しい。ＴＥＧ１０７Ｃの目的
からは、多結晶シリコン膜パターン１２９ｃｂもコンタ
クト孔を介してＮ型拡散層に接続されているのが好まし
いが、このような構造にするとＮ型拡散層間の短絡チェ
ックなのかストレージ・ノード電極１２８間の短絡チェ
ックなのか区別がつかなくなる。ストレージ・ノード電
極１２８間の短絡チェックも、容量絶縁膜１３１を形成
する前（ストレージ・ノード電極１２８等が形成された
直後）に行なわれる〔図１，図２（ｄ），図４
（ｄ）〕。
【００３７】図１乃至図４と図１のＦＦ線での製造工程
の断面模式図である図５および図６とを併せて参照する
と、上記第１の実施例のＤＲＡＭは、次のとおりに形成
される。
の断面模式図である図５および図６とを併せて参照する
と、上記第１の実施例のＤＲＡＭは、次のとおりに形成
される。
【００３８】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域にＬＯＣＯＳ型で膜厚３０ｎｍ程度のフィー
ルド酸化膜１１１を形成し、素子形成領域に熱酸化によ
り膜厚１０ｎｍ程度のゲート酸化膜１１２を形成する。
全面に膜厚１００ｎｍ程度のＮ型の多結晶シリコン膜と
膜厚１００ｎｍ程度のタングステン・シリサイド膜とを
順次形成した後、公知のフォトリソグラフィ技術により
この積層膜をパターニングしてゲート電極を兼たワード
線１１３を形成する。燐のイオン注入，ワード線１１３
側面への酸化シリコン膜スペーサ（図示せず）の形成お
よび砒素のイオン注入等により、素子形成領域のメモリ
・セル・アレイ１０２の形成予定領域にＮ型ソース・ド
レイン領域１１４Ａ，１１４Ｂを形成するとともに素子
形成領域のＴＥＧ１０７Ｃ形成予定領域にＮ型拡散層１
１４Ｃを形成する。段差被覆性のよいシラン（Ｓｉ
Ｈ4 ）と亜酸化窒素（Ｎ2 Ｏ）とを原料ガスとた８００
℃程度での減圧気相成長法（ＬＰＣＶＤ）により膜厚１
００ｎｍ程度の酸化シリコン膜（ＨＴＯ膜）１１５を全
面に形成した後、膜厚３００ｎｍ程度のＢＰＳＧ膜の堆
積，リフロー等により層間絶縁膜１１６を形成する。Ｂ
ＰＳＧ膜の堆積は、ＴＥＯＳとホスフィン（ＰＨ3 ）と
トリ・メチル・ボレイト（Ｂ（ＯＣＨ3 ）3 ）と酸素
（Ｏ2 ）とを原料ガスとしたＬＰＣＶＤもしくはＴＥＯ
Ｓとトリ・メチル・ホスファイト（Ｐ（ＯＣＨ3 ）3 ）
とトリ・メチル・ボレイト（もしくはトリ・エチル・ボ
レイト（Ｂ（ＯＣ2 Ｈ5 ）3 ）とオゾン（Ｏ3 ）とを原
料ガスとした常圧気相成長法（ＡＰＣＶＤ）により行な
われる。ＢＰＳＧ膜のリフローは、７５０℃〜９００℃
の温度範囲で行なわれる。なお、ＢＰＳＧ膜の代りにＰ
ＳＧ膜を用いてもよい。
子分離領域にＬＯＣＯＳ型で膜厚３０ｎｍ程度のフィー
ルド酸化膜１１１を形成し、素子形成領域に熱酸化によ
り膜厚１０ｎｍ程度のゲート酸化膜１１２を形成する。
全面に膜厚１００ｎｍ程度のＮ型の多結晶シリコン膜と
膜厚１００ｎｍ程度のタングステン・シリサイド膜とを
順次形成した後、公知のフォトリソグラフィ技術により
この積層膜をパターニングしてゲート電極を兼たワード
線１１３を形成する。燐のイオン注入，ワード線１１３
側面への酸化シリコン膜スペーサ（図示せず）の形成お
よび砒素のイオン注入等により、素子形成領域のメモリ
・セル・アレイ１０２の形成予定領域にＮ型ソース・ド
レイン領域１１４Ａ，１１４Ｂを形成するとともに素子
形成領域のＴＥＧ１０７Ｃ形成予定領域にＮ型拡散層１
１４Ｃを形成する。段差被覆性のよいシラン（Ｓｉ
Ｈ4 ）と亜酸化窒素（Ｎ2 Ｏ）とを原料ガスとた８００
℃程度での減圧気相成長法（ＬＰＣＶＤ）により膜厚１
００ｎｍ程度の酸化シリコン膜（ＨＴＯ膜）１１５を全
面に形成した後、膜厚３００ｎｍ程度のＢＰＳＧ膜の堆
積，リフロー等により層間絶縁膜１１６を形成する。Ｂ
ＰＳＧ膜の堆積は、ＴＥＯＳとホスフィン（ＰＨ3 ）と
トリ・メチル・ボレイト（Ｂ（ＯＣＨ3 ）3 ）と酸素
（Ｏ2 ）とを原料ガスとしたＬＰＣＶＤもしくはＴＥＯ
Ｓとトリ・メチル・ホスファイト（Ｐ（ＯＣＨ3 ）3 ）
とトリ・メチル・ボレイト（もしくはトリ・エチル・ボ
レイト（Ｂ（ＯＣ2 Ｈ5 ）3 ）とオゾン（Ｏ3 ）とを原
料ガスとした常圧気相成長法（ＡＰＣＶＤ）により行な
われる。ＢＰＳＧ膜のリフローは、７５０℃〜９００℃
の温度範囲で行なわれる。なお、ＢＰＳＧ膜の代りにＰ
ＳＧ膜を用いてもよい。
【００３９】次に、テトラ・フルオロ・メタン（Ｃ
Ｆ4 ）をエッチングガスに用いたＲＩＥ等の公知のフォ
トリソグラフィ工程により、層間絶縁膜１１６，酸化シ
リコン膜１１５を順次エッチングしてＮ型ソース・ドレ
イン領域１１４Ａに達するビット・コンタクト孔１１７
を形成する。その後、（図示は省略するが）全面に１０
０ｎｍ〜１５０ｎｍ程度のＨＴＯ膜を形成してこのＨＴ
Ｏ膜をエッチ・バックし、ビット・コンタクト孔１１７
の側面に酸化シリコン膜スペーサを形成する。全面に膜
厚１５０ｎｍ程度のＮ型の多結晶シリコン膜と膜厚１０
０ｎｍ程度のタングステン・シリサイド膜とを順次形成
した後、公知のフォトリソグラフィ技術によりこの積層
膜をパターニングして、層間絶縁膜１１６上にビット線
１１８を形成する。膜厚４００ｎｍ程度のＢＰＳＧ膜
（もしくはＰＳＧ膜）の堆積，リフローおよび膜厚１０
０ｎｍ程度の窒化シリコン膜の堆積等により層間絶縁膜
１２１を形成する。この窒化シリコン膜の堆積は、ジ・
クロル・シラン（ＳｉＨ2 Ｃｌ2）とアンモニア（ＮＨ
3 ）とを原料ガスとするＬＰＣＶＤによる。なお、この
窒化シリコン膜の代りに、ＡＰＣＶＤによる酸化シリコ
ン膜（ＮＳＧ膜）を用いてもよい。さらに、全面に膜厚
４００ｎｍ程度のＰＳＧ膜（あるいばＢＰＳＧ膜）から
なるスペーサ絶縁膜１２２を形成する〔図１〜図４，図
５（ａ）〕。
Ｆ4 ）をエッチングガスに用いたＲＩＥ等の公知のフォ
トリソグラフィ工程により、層間絶縁膜１１６，酸化シ
リコン膜１１５を順次エッチングしてＮ型ソース・ドレ
イン領域１１４Ａに達するビット・コンタクト孔１１７
を形成する。その後、（図示は省略するが）全面に１０
０ｎｍ〜１５０ｎｍ程度のＨＴＯ膜を形成してこのＨＴ
Ｏ膜をエッチ・バックし、ビット・コンタクト孔１１７
の側面に酸化シリコン膜スペーサを形成する。全面に膜
厚１５０ｎｍ程度のＮ型の多結晶シリコン膜と膜厚１０
０ｎｍ程度のタングステン・シリサイド膜とを順次形成
した後、公知のフォトリソグラフィ技術によりこの積層
膜をパターニングして、層間絶縁膜１１６上にビット線
１１８を形成する。膜厚４００ｎｍ程度のＢＰＳＧ膜
（もしくはＰＳＧ膜）の堆積，リフローおよび膜厚１０
０ｎｍ程度の窒化シリコン膜の堆積等により層間絶縁膜
１２１を形成する。この窒化シリコン膜の堆積は、ジ・
クロル・シラン（ＳｉＨ2 Ｃｌ2）とアンモニア（ＮＨ
3 ）とを原料ガスとするＬＰＣＶＤによる。なお、この
窒化シリコン膜の代りに、ＡＰＣＶＤによる酸化シリコ
ン膜（ＮＳＧ膜）を用いてもよい。さらに、全面に膜厚
４００ｎｍ程度のＰＳＧ膜（あるいばＢＰＳＧ膜）から
なるスペーサ絶縁膜１２２を形成する〔図１〜図４，図
５（ａ）〕。
【００４０】次に、メモリ・セル・アレイ１０２の形成
予定領域を覆い，少なくともＴＥＧ１０７Ａ，１０７
Ｂ，１０７Ｃの形成予定領域に開口部を有するフォトレ
ジスト膜（図示せず）をマスクにして、オクタ・フルオ
ロ・シクロ・ブタン（Ｃ4 Ｆ8）（もしくはトリ・フル
オロ・メタン（ＣＨＦ3 ））に一酸化炭素（ＣＯ）を添
加したエッチング・ガスを用いたＲＩＥにより、スペー
サ絶縁膜１２２をエッチング除去する。このとき、少な
くともメモリ・セル・アレイ１０２の形成予定領域に
は、スペーサ絶縁膜１２２ａが残置される。なお、層間
絶縁膜１２１の上面がＮＳＧ膜からなる場合には、上記
フォトレジスト膜をマスクにして、バッファード弗酸
（ＨＦ：ＮＨ4 Ｆが１：３０程度のものが好ましい）を
用いた等方性のウェット・エッチングを採用すればよ
い。次に、（上記ビット・コンタクト孔１１７の形成と
同様の方法により）メモリ・セル・アレイ１０２の形成
予定領域ではスペーサ絶縁膜１２２ａ，層間絶縁膜１２
１，層間絶縁膜１１６および酸化シリコン膜１１５を順
次エッチングしてＮ型ソース・ドレイン領域１１４Ｂに
達するノード・コンタクト孔１２５Ａを形成し、ＴＥＧ
１０７Ｂの形成予定領域では層間絶縁膜１２１，層間絶
縁膜１１６，酸化シリコン膜１１５およびフィールド酸
化膜１１１を順次エッチングしてＰ型シリコン基板１０
１に達するコンタクト孔１２５Ｂを形成し、ＴＥＧ１０
７Ｃの形成予定領域では層間絶縁膜１２１，層間絶縁膜
１１６および酸化シリコン膜１１５を順次エッチングし
てＮ型拡散層１１４Ｃに達するコンタクト孔１２５Ｃを
形成する。その後、ビット・コンタクト孔１１７と同様
に、ノード・コンタクト孔１２５Ａ，コンタクト孔１２
５Ｂ，１２５Ｃの側面に酸化シリコン膜スペーサを形成
する〔図１〜図４，図５（ｂ）〕。
予定領域を覆い，少なくともＴＥＧ１０７Ａ，１０７
Ｂ，１０７Ｃの形成予定領域に開口部を有するフォトレ
ジスト膜（図示せず）をマスクにして、オクタ・フルオ
ロ・シクロ・ブタン（Ｃ4 Ｆ8）（もしくはトリ・フル
オロ・メタン（ＣＨＦ3 ））に一酸化炭素（ＣＯ）を添
加したエッチング・ガスを用いたＲＩＥにより、スペー
サ絶縁膜１２２をエッチング除去する。このとき、少な
くともメモリ・セル・アレイ１０２の形成予定領域に
は、スペーサ絶縁膜１２２ａが残置される。なお、層間
絶縁膜１２１の上面がＮＳＧ膜からなる場合には、上記
フォトレジスト膜をマスクにして、バッファード弗酸
（ＨＦ：ＮＨ4 Ｆが１：３０程度のものが好ましい）を
用いた等方性のウェット・エッチングを採用すればよ
い。次に、（上記ビット・コンタクト孔１１７の形成と
同様の方法により）メモリ・セル・アレイ１０２の形成
予定領域ではスペーサ絶縁膜１２２ａ，層間絶縁膜１２
１，層間絶縁膜１１６および酸化シリコン膜１１５を順
次エッチングしてＮ型ソース・ドレイン領域１１４Ｂに
達するノード・コンタクト孔１２５Ａを形成し、ＴＥＧ
１０７Ｂの形成予定領域では層間絶縁膜１２１，層間絶
縁膜１１６，酸化シリコン膜１１５およびフィールド酸
化膜１１１を順次エッチングしてＰ型シリコン基板１０
１に達するコンタクト孔１２５Ｂを形成し、ＴＥＧ１０
７Ｃの形成予定領域では層間絶縁膜１２１，層間絶縁膜
１１６および酸化シリコン膜１１５を順次エッチングし
てＮ型拡散層１１４Ｃに達するコンタクト孔１２５Ｃを
形成する。その後、ビット・コンタクト孔１１７と同様
に、ノード・コンタクト孔１２５Ａ，コンタクト孔１２
５Ｂ，１２５Ｃの側面に酸化シリコン膜スペーサを形成
する〔図１〜図４，図５（ｂ）〕。
【００４１】次に、シラン（もしくはジ・シラン（Ｓｉ
2 Ｈ6 ））とホスフィンとを原料ガスとするＬＰＣＶＤ
により、全面に膜厚６００ｎｍ程度のＮ型の多結晶シリ
コン膜１２７を形成する。この多結晶シリコン膜１２７
の不純物濃度は、１．５×１０20ｃｍ-3程度である〔図
５（ｃ）〕。次に、臭化水素（ＨＢｒ）等をエッチング
・ガスに用いたＲＩＥにより多結晶シリコン膜１２７の
パターニングを行ない、ストレージ・ノード電極１２
８，多結晶シリコン膜パターン１２９ａ，１２９ｂａ，
１２９ｂｂ，１２９ｂｃ，１２９ｃａ，１２９ｃｂ等を
形成する〔図１〜図４，図５（ｃ）〕。続いて、例えば
稀弗酸による等方性のウェット・エッチングにより、ス
ペーサ絶縁膜１２２ａを除去する〔図１〜図４，図６
（ａ）〕。なお、多結晶シリコン膜１２７の代りに、ｉ
ｎ−ｓｉｔｕでＮ型の非晶質シリコン膜を形成してもよ
い。この場合には、ストレージ・ノード電極１２８のシ
ート抵抗の測定を考慮すると、この膜をパターニングし
て非晶質シリコン膜パターンを形成するまではよいが、
容量絶縁膜１３１を形成する前に、多結晶シリコン膜パ
ターンに変換することが好ましい。さらになお、ストレ
ージ・ノード電極１２８等を構成する導電体膜は、多結
晶シリコン膜（もしくは非晶質シリコン膜）の代りに、
タングステン膜等の高融点金属膜，タングステン・シリ
サイド膜等の高融点金属シリサイド膜あるいは窒化チタ
ン膜等を用いてもよい。
2 Ｈ6 ））とホスフィンとを原料ガスとするＬＰＣＶＤ
により、全面に膜厚６００ｎｍ程度のＮ型の多結晶シリ
コン膜１２７を形成する。この多結晶シリコン膜１２７
の不純物濃度は、１．５×１０20ｃｍ-3程度である〔図
５（ｃ）〕。次に、臭化水素（ＨＢｒ）等をエッチング
・ガスに用いたＲＩＥにより多結晶シリコン膜１２７の
パターニングを行ない、ストレージ・ノード電極１２
８，多結晶シリコン膜パターン１２９ａ，１２９ｂａ，
１２９ｂｂ，１２９ｂｃ，１２９ｃａ，１２９ｃｂ等を
形成する〔図１〜図４，図５（ｃ）〕。続いて、例えば
稀弗酸による等方性のウェット・エッチングにより、ス
ペーサ絶縁膜１２２ａを除去する〔図１〜図４，図６
（ａ）〕。なお、多結晶シリコン膜１２７の代りに、ｉ
ｎ−ｓｉｔｕでＮ型の非晶質シリコン膜を形成してもよ
い。この場合には、ストレージ・ノード電極１２８のシ
ート抵抗の測定を考慮すると、この膜をパターニングし
て非晶質シリコン膜パターンを形成するまではよいが、
容量絶縁膜１３１を形成する前に、多結晶シリコン膜パ
ターンに変換することが好ましい。さらになお、ストレ
ージ・ノード電極１２８等を構成する導電体膜は、多結
晶シリコン膜（もしくは非晶質シリコン膜）の代りに、
タングステン膜等の高融点金属膜，タングステン・シリ
サイド膜等の高融点金属シリサイド膜あるいは窒化チタ
ン膜等を用いてもよい。
【００４２】続いて、全面に膜厚７ｎｍ程度の窒化シリ
コン膜を形成し、さらに８００℃程度００℃の水蒸気雰
囲気でのパイロジェニック酸化を行ない、酸化シリコン
膜換算膜厚が５ｎｍ程度の（窒化シリコン膜に酸化シリ
コン膜が積層された構造の）容量絶縁膜１３１を形成す
る。なお、容量絶縁膜１３１としては、この組成構造に
限定されるものではなく、例えばタンタル・オキサイド
（Ｔａ2 Ｏ5 ）膜を採用してもよい。続いて、上記多結
晶シリコン膜１２７の形成と同様の方法により、膜厚２
００ｎｍ程度のＮ型の多結晶シリコン膜を全面に形成
し、この膜をパターニングしてセル・プレート電極１３
２を形成する〔図１〜図４〕。なお、セル・プレート電
極１３２を構成する導電体膜としては、上記多結晶シリ
コン膜に限定されるものではなく、ｉｎ−ｓｉｔｕでＮ
型の非晶質シリコン膜あるいは窒化チタン膜等の段差被
覆性に優れた膜を用いてもよい。但し、容量絶縁膜１３
１がタンタル・オキサイド膜からなる場合には、ストレ
ージ・ノード電極１２８は高融点金属膜もしくは窒化チ
タン膜から形成し、セル・プレート電極１３２は窒化チ
タン膜から形成することが好ましい。その後、さらに公
知の製造工程を経て、本実施例によるＤＲＡＭが完成す
る。
コン膜を形成し、さらに８００℃程度００℃の水蒸気雰
囲気でのパイロジェニック酸化を行ない、酸化シリコン
膜換算膜厚が５ｎｍ程度の（窒化シリコン膜に酸化シリ
コン膜が積層された構造の）容量絶縁膜１３１を形成す
る。なお、容量絶縁膜１３１としては、この組成構造に
限定されるものではなく、例えばタンタル・オキサイド
（Ｔａ2 Ｏ5 ）膜を採用してもよい。続いて、上記多結
晶シリコン膜１２７の形成と同様の方法により、膜厚２
００ｎｍ程度のＮ型の多結晶シリコン膜を全面に形成
し、この膜をパターニングしてセル・プレート電極１３
２を形成する〔図１〜図４〕。なお、セル・プレート電
極１３２を構成する導電体膜としては、上記多結晶シリ
コン膜に限定されるものではなく、ｉｎ−ｓｉｔｕでＮ
型の非晶質シリコン膜あるいは窒化チタン膜等の段差被
覆性に優れた膜を用いてもよい。但し、容量絶縁膜１３
１がタンタル・オキサイド膜からなる場合には、ストレ
ージ・ノード電極１２８は高融点金属膜もしくは窒化チ
タン膜から形成し、セル・プレート電極１３２は窒化チ
タン膜から形成することが好ましい。その後、さらに公
知の製造工程を経て、本実施例によるＤＲＡＭが完成す
る。
【００４３】上記第１の実施例では、ノード・コンタク
ト孔１２５Ａ（およびコンタクト孔１２５Ｂ，１２５
Ｃ）の形成と（第１の導電体膜パターンである）ストレ
ージ・ノード電極１２８および（ＴＥＧを構成する第２
の導電体膜パターンである）多結晶シリコン膜パターン
１２９ａ等を構成する（導電体膜である）多結晶シリコ
ン膜１２７の形成とに先だって、（第２の層間絶縁膜で
ある）層間絶縁膜１２１上に形成されたスペーサ絶縁膜
１２２のうち、ＴＥＧ１０７Ａ等の形成予定領域に形成
されれいる部分を除去しておく。そのため、（ＴＥＧを
構成する第２の導電体膜パターンである）多結晶シリコ
ン膜パターン１２９ａ等の底面は層間絶縁膜１２１の上
面に直接に接触する姿態を有することになり、これら多
結晶シリコン膜パターン１２９ａ等の形成以降におい
て、これら多結晶シリコン膜パターン１２９ａ等の欠落
の発生は抑制される。その結果、ＴＥＧ１０７Ａ，１０
７Ｂ，１０７Ｃ等の機能は充分に果せることなる。さら
に、これら多結晶シリコン膜パターン１２９ａ等の欠落
による多結晶シリコン片（導電体膜片）に帰因したメモ
リ・セル間の短絡不良の発生も大幅に抑制される。
ト孔１２５Ａ（およびコンタクト孔１２５Ｂ，１２５
Ｃ）の形成と（第１の導電体膜パターンである）ストレ
ージ・ノード電極１２８および（ＴＥＧを構成する第２
の導電体膜パターンである）多結晶シリコン膜パターン
１２９ａ等を構成する（導電体膜である）多結晶シリコ
ン膜１２７の形成とに先だって、（第２の層間絶縁膜で
ある）層間絶縁膜１２１上に形成されたスペーサ絶縁膜
１２２のうち、ＴＥＧ１０７Ａ等の形成予定領域に形成
されれいる部分を除去しておく。そのため、（ＴＥＧを
構成する第２の導電体膜パターンである）多結晶シリコ
ン膜パターン１２９ａ等の底面は層間絶縁膜１２１の上
面に直接に接触する姿態を有することになり、これら多
結晶シリコン膜パターン１２９ａ等の形成以降におい
て、これら多結晶シリコン膜パターン１２９ａ等の欠落
の発生は抑制される。その結果、ＴＥＧ１０７Ａ，１０
７Ｂ，１０７Ｃ等の機能は充分に果せることなる。さら
に、これら多結晶シリコン膜パターン１２９ａ等の欠落
による多結晶シリコン片（導電体膜片）に帰因したメモ
リ・セル間の短絡不良の発生も大幅に抑制される。
【００４４】ＤＲＡＭの製造工程の断面模式図である図
７を参照すると、以下に示すような上記第１の実施例の
応用例がある。この応用例は、上記第２の層間絶縁膜の
上面が酸化シリコン膜からなり，ストレージ・ノード電
極等を構成する導電体膜が多結晶シリコン膜からなり，
さらに容量絶縁膜の形成が窒化シリコン膜の気相成長と
この窒化シリコン膜表面の熱酸化とからなる場合に適用
される。
７を参照すると、以下に示すような上記第１の実施例の
応用例がある。この応用例は、上記第２の層間絶縁膜の
上面が酸化シリコン膜からなり，ストレージ・ノード電
極等を構成する導電体膜が多結晶シリコン膜からなり，
さらに容量絶縁膜の形成が窒化シリコン膜の気相成長と
この窒化シリコン膜表面の熱酸化とからなる場合に適用
される。
【００４５】まず、上記第１の実施例と同様の方法によ
り、ビット線までを形成した後、上面がＮＳＧ膜からな
る（第２の）層間絶縁膜１２１ａを形成する。その上記
第１の実施例と同様に、この層間絶縁膜１２１ａを覆う
スペーサ絶縁膜を形成する。少なくともＴＥＧ１０７
Ａ，１０７Ｂ，１０７Ｃの形成予定領域のスペーサ絶縁
膜をエッチング除去して少なくともメモリ・セル・アレ
イ１０２の形成予定領域にスペーサ絶縁膜１２２ａを残
置し、ノード・コンタクト孔１２５Ａ，コンタクト孔１
２５Ｂ，１２５Ｃを形成し、（導電体膜である）多結晶
シリコン膜を堆積，パターニングしてストレージ・ノー
ド電極および多結晶シリコン膜パターン１２９ｂｃ等を
形成する。上記第１の実施例と同様に膜厚７ｎｍ程度の
窒化シリコン膜１３１ａａを形成する〔図７（ａ）〕。
り、ビット線までを形成した後、上面がＮＳＧ膜からな
る（第２の）層間絶縁膜１２１ａを形成する。その上記
第１の実施例と同様に、この層間絶縁膜１２１ａを覆う
スペーサ絶縁膜を形成する。少なくともＴＥＧ１０７
Ａ，１０７Ｂ，１０７Ｃの形成予定領域のスペーサ絶縁
膜をエッチング除去して少なくともメモリ・セル・アレ
イ１０２の形成予定領域にスペーサ絶縁膜１２２ａを残
置し、ノード・コンタクト孔１２５Ａ，コンタクト孔１
２５Ｂ，１２５Ｃを形成し、（導電体膜である）多結晶
シリコン膜を堆積，パターニングしてストレージ・ノー
ド電極および多結晶シリコン膜パターン１２９ｂｃ等を
形成する。上記第１の実施例と同様に膜厚７ｎｍ程度の
窒化シリコン膜１３１ａａを形成する〔図７（ａ）〕。
【００４６】次に、テトラ・フルオロ・メタンに酸素
（Ｏ2 ）を添加したエッチングガスによるＲＩＥによ
り、ＴＥＧ１０７Ａ，１０７Ｂ，１０７Ｃの形成予定領
域の窒化シリコン膜１３１ａａを除去し、メモリ・セル
・アレイ１０２の形成予定領域に窒化シリコン膜１３１
ａｂを残置させる〔図７（ｂ）〕。
（Ｏ2 ）を添加したエッチングガスによるＲＩＥによ
り、ＴＥＧ１０７Ａ，１０７Ｂ，１０７Ｃの形成予定領
域の窒化シリコン膜１３１ａａを除去し、メモリ・セル
・アレイ１０２の形成予定領域に窒化シリコン膜１３１
ａｂを残置させる〔図７（ｂ）〕。
【００４７】続いて、上記第１の実施例と同様のパイロ
ジェニック酸化を行ない、上記第１の実施例と同じ組成
構造の容量絶縁膜１３１ａをメモリ・セル・アレイ１０
２の形成予定領域に形成する。この酸化により、多結晶
シリコン膜パターン１２９ｂｃ等の表面に１０ｎｍ以上
の膜厚の酸化シリコン膜１３４が形成される〔図７
（ｃ）〕。
ジェニック酸化を行ない、上記第１の実施例と同じ組成
構造の容量絶縁膜１３１ａをメモリ・セル・アレイ１０
２の形成予定領域に形成する。この酸化により、多結晶
シリコン膜パターン１２９ｂｃ等の表面に１０ｎｍ以上
の膜厚の酸化シリコン膜１３４が形成される〔図７
（ｃ）〕。
【００４８】本応用例は上記第１の実施例の有する効果
を有する。さらに本応用例は、セル・プレート電極のエ
ッチング加工に際して、ＴＥＧを構成する多結晶シリコ
ン膜パターンの表面が容量絶縁膜より厚い酸化シリコン
膜により覆われていることから、エッチング・ガスの選
択，エッチング時間の制御等に対して自由度が高くなる
という利点がある。
を有する。さらに本応用例は、セル・プレート電極のエ
ッチング加工に際して、ＴＥＧを構成する多結晶シリコ
ン膜パターンの表面が容量絶縁膜より厚い酸化シリコン
膜により覆われていることから、エッチング・ガスの選
択，エッチング時間の制御等に対して自由度が高くなる
という利点がある。
【００４９】ＤＲＡＭの平面模式図である図８と、メモ
リ・セルの平面模式図である図９（ａ）と、図９（ａ）
のＧＧ線，ＢＢ線およびＣＣ線での断面模式図である図
９（ｂ），（ｃ）および（ｄ）とを併せて参照すると、
本発明の第２の実施例のＤＲＡＭは、ストレージ・ノー
ド電極等の形状と第１および第２の層間絶縁膜の形状と
が上記第１の実施例と異なっており、次のとおりになっ
ている。
リ・セルの平面模式図である図９（ａ）と、図９（ａ）
のＧＧ線，ＢＢ線およびＣＣ線での断面模式図である図
９（ｂ），（ｃ）および（ｄ）とを併せて参照すると、
本発明の第２の実施例のＤＲＡＭは、ストレージ・ノー
ド電極等の形状と第１および第２の層間絶縁膜の形状と
が上記第１の実施例と異なっており、次のとおりになっ
ている。
【００５０】Ｐ型シリコン基板２０１には、上記第１の
実施例と同様に、行列状に配置されたメモリ・セル２０
３からなるメモリ・セル・アレイ２０２と、Ｘデコーダ
２０４，Ｙデコーダ２０４等の周辺回路と、ＴＥＧ２０
７Ａ，２０７Ｂ，２０７Ｃ等とが設けられている。ＴＥ
Ｇ２０７Ａ，２０７Ｂ，２０７Ｃはそれぞれノード・コ
ンタクト孔２２５Ａとストレージ・ノード電極２２８と
の位置ずれを測定するためのＴＥＧ，ストレージ・ノー
ド電極２２８のシート抵抗を測定するためのＴＥＧ，ス
トレージ・ノード電極２２８間の短絡を測定するための
ＴＥＧである〔図８〕。
実施例と同様に、行列状に配置されたメモリ・セル２０
３からなるメモリ・セル・アレイ２０２と、Ｘデコーダ
２０４，Ｙデコーダ２０４等の周辺回路と、ＴＥＧ２０
７Ａ，２０７Ｂ，２０７Ｃ等とが設けられている。ＴＥ
Ｇ２０７Ａ，２０７Ｂ，２０７Ｃはそれぞれノード・コ
ンタクト孔２２５Ａとストレージ・ノード電極２２８と
の位置ずれを測定するためのＴＥＧ，ストレージ・ノー
ド電極２２８のシート抵抗を測定するためのＴＥＧ，ス
トレージ・ノード電極２２８間の短絡を測定するための
ＴＥＧである〔図８〕。
【００５１】メモリ・セル２０３のセル・サイズは（上
記第１の実施例と同じで）０．９μｍ×１．８μｍであ
る。１つのＭＯＳトランジスタは、膜厚１０ｎｍ程度の
ゲート酸化膜２１２を介してＰ型シリコン基板２０１上
に設けられたワード線２１３をゲート電極とし、Ｐ型シ
リコン基板２０１表面に設けられたＮ型ソース・ドレイ
ン領域２１４Ａ，２１４Ｂを有している。このＭＯＳト
ランジスタのゲート長，ゲート幅もそれぞれ０．４μ
ｍ，０．５μｍである。ワード線２１３も膜厚１００ｎ
ｍ程度のＮ型の多結晶シリコン膜に膜厚１００ｎｍ程度
のタングステン・シリサイド膜が積層されたタングステ
ン・ポリサイド膜からなる。Ｎ型ソース・ドレイン領域
２１４Ａ，２１４Ｂの接合の深さは０．１５μｍ程度で
ある。それぞれのＭＯＳトランジスタは、Ｐ型シリコン
基板２０１表面に設けられた膜厚３００ｎｍ程度のフィ
ールド酸化膜２１１により素子分離がなされている。
記第１の実施例と同じで）０．９μｍ×１．８μｍであ
る。１つのＭＯＳトランジスタは、膜厚１０ｎｍ程度の
ゲート酸化膜２１２を介してＰ型シリコン基板２０１上
に設けられたワード線２１３をゲート電極とし、Ｐ型シ
リコン基板２０１表面に設けられたＮ型ソース・ドレイ
ン領域２１４Ａ，２１４Ｂを有している。このＭＯＳト
ランジスタのゲート長，ゲート幅もそれぞれ０．４μ
ｍ，０．５μｍである。ワード線２１３も膜厚１００ｎ
ｍ程度のＮ型の多結晶シリコン膜に膜厚１００ｎｍ程度
のタングステン・シリサイド膜が積層されたタングステ
ン・ポリサイド膜からなる。Ｎ型ソース・ドレイン領域
２１４Ａ，２１４Ｂの接合の深さは０．１５μｍ程度で
ある。それぞれのＭＯＳトランジスタは、Ｐ型シリコン
基板２０１表面に設けられた膜厚３００ｎｍ程度のフィ
ールド酸化膜２１１により素子分離がなされている。
【００５２】ＭＯＳトランジスタは、膜厚１００ｎｍ程
度の酸化シリコン膜２１５，化学機械研磨（ＣＭＰ）に
より平坦化された（第１の）層間絶縁膜２１６により覆
われている。層間絶縁膜２１６および酸化シリコン膜２
１５を貫通するビット・コンタクト孔２１７を介して、
層間絶縁膜２１６上に設けられたビット線２１８は、Ｎ
型ソース・ドレイン領域２１４Ａに接続されている。ビ
ット・コンタクト孔２１７の出来あがりのサイズは０．
２μｍ□程度である。ビット線２１８の線幅は０．４μ
ｍ程度であり、これらのビット線２１８は膜厚１５０ｎ
ｍ程度のＮ型の多結晶シリコン膜に膜厚１００ｎｍ程度
のタングステン・シリサイド膜が積層されたタングステ
ン・ポリサイド膜からなる。〔図８，図９（ａ），図９
（ｃ）〜（ｄ）〕。
度の酸化シリコン膜２１５，化学機械研磨（ＣＭＰ）に
より平坦化された（第１の）層間絶縁膜２１６により覆
われている。層間絶縁膜２１６および酸化シリコン膜２
１５を貫通するビット・コンタクト孔２１７を介して、
層間絶縁膜２１６上に設けられたビット線２１８は、Ｎ
型ソース・ドレイン領域２１４Ａに接続されている。ビ
ット・コンタクト孔２１７の出来あがりのサイズは０．
２μｍ□程度である。ビット線２１８の線幅は０．４μ
ｍ程度であり、これらのビット線２１８は膜厚１５０ｎ
ｍ程度のＮ型の多結晶シリコン膜に膜厚１００ｎｍ程度
のタングステン・シリサイド膜が積層されたタングステ
ン・ポリサイド膜からなる。〔図８，図９（ａ），図９
（ｃ）〜（ｄ）〕。
【００５３】層間絶縁膜２１６は（第２の）層間絶縁膜
２２１により覆われている。層間絶縁膜２２１は、膜厚
６００ｎｍ程度のリフローされたＢＰＳＧ膜（もしくは
ＰＳＧ膜）がＣＭＰにより平坦化されその上に膜厚１０
０ｎｍ程度の窒化シリコン膜（あるいはＮＳＧ膜）が積
層された膜からなる。層間絶縁膜２２１上に設けられた
記憶素子は、膜厚６００ｎｍ程度の（第１の導電体膜で
ある）Ｎ型の多結晶シリコン膜からなる（第１の導電体
膜パターンである）多結晶シリコン膜パターン２２７ａ
とこれらの側面に設けられた（第２の導電体膜から形成
された）多結晶シリコン膜スペーサ２３８とからなるス
トレージ・ノード電極２２８，容量絶縁膜２３１および
膜厚１００ｎｍ程度のＮ型の多結晶シリコン膜からなる
セル・プレート電極２３２から構成される。多結晶シリ
コン膜スペーサ２３８の幅は１００ｎｍ程度であり、高
さは９００ｎｍ程度である。ストレージ・ノード電極２
２８の（平面射影での）サイズは、０．６μｍ×１．５
μｍであり、２つのストレージ・ノード電極２２８の間
隔は０．３μｍである。層間絶縁膜２２１，層間絶縁膜
２１６および酸化シリコン膜２１５を貫通するノード・
コンタクト孔２２５Ａを介して、ストレージ・ノード電
極２２８はＮ型ソース・ドレイン領域２１４Ｂに接続さ
れる。ノード・コンタクト孔２２５Ａの出来あがりのサ
イズも０．２μｍ□程度である。これらのストレージ・
ノード電極２２８の底面と層間絶縁膜２２１の上面と
は、（フィン構造故に）直接には接触せずに０．２μｍ
程度の間隔の空隙部が形成されている。この間隔は、隣
接する２つのストレージ・ノード電極２２８の間隔より
狭くなっている。これらの空隙部は、容量絶縁膜２３１
およびセル・プレート電極２３２により充填されている
〔図８，図９（ａ）〜（ｄ）〕。
２２１により覆われている。層間絶縁膜２２１は、膜厚
６００ｎｍ程度のリフローされたＢＰＳＧ膜（もしくは
ＰＳＧ膜）がＣＭＰにより平坦化されその上に膜厚１０
０ｎｍ程度の窒化シリコン膜（あるいはＮＳＧ膜）が積
層された膜からなる。層間絶縁膜２２１上に設けられた
記憶素子は、膜厚６００ｎｍ程度の（第１の導電体膜で
ある）Ｎ型の多結晶シリコン膜からなる（第１の導電体
膜パターンである）多結晶シリコン膜パターン２２７ａ
とこれらの側面に設けられた（第２の導電体膜から形成
された）多結晶シリコン膜スペーサ２３８とからなるス
トレージ・ノード電極２２８，容量絶縁膜２３１および
膜厚１００ｎｍ程度のＮ型の多結晶シリコン膜からなる
セル・プレート電極２３２から構成される。多結晶シリ
コン膜スペーサ２３８の幅は１００ｎｍ程度であり、高
さは９００ｎｍ程度である。ストレージ・ノード電極２
２８の（平面射影での）サイズは、０．６μｍ×１．５
μｍであり、２つのストレージ・ノード電極２２８の間
隔は０．３μｍである。層間絶縁膜２２１，層間絶縁膜
２１６および酸化シリコン膜２１５を貫通するノード・
コンタクト孔２２５Ａを介して、ストレージ・ノード電
極２２８はＮ型ソース・ドレイン領域２１４Ｂに接続さ
れる。ノード・コンタクト孔２２５Ａの出来あがりのサ
イズも０．２μｍ□程度である。これらのストレージ・
ノード電極２２８の底面と層間絶縁膜２２１の上面と
は、（フィン構造故に）直接には接触せずに０．２μｍ
程度の間隔の空隙部が形成されている。この間隔は、隣
接する２つのストレージ・ノード電極２２８の間隔より
狭くなっている。これらの空隙部は、容量絶縁膜２３１
およびセル・プレート電極２３２により充填されている
〔図８，図９（ａ）〜（ｄ）〕。
【００５４】上記第１の実施例に比べて、本実施例では
ストレージ・ノード電極２２８の間隔が狭くなっている
ため、ストレージ・ノード電極２２８間の短絡の存否が
重要になる。其故、図８のＨＨ線での製造工程の断面模
式図である図１０および図１１を参照して、ＴＥＧ２０
７Ｃの形成に着目しながら本実施例の製造方法を説明す
る。
ストレージ・ノード電極２２８の間隔が狭くなっている
ため、ストレージ・ノード電極２２８間の短絡の存否が
重要になる。其故、図８のＨＨ線での製造工程の断面模
式図である図１０および図１１を参照して、ＴＥＧ２０
７Ｃの形成に着目しながら本実施例の製造方法を説明す
る。
【００５５】まず、Ｐ型シリコン基板２０１の表面の素
子分離領域にＬＯＣＯＳ型で膜厚３００ｎｍ程度のフィ
ールド酸化膜２１１を形成し、素子形成領域に熱酸化に
より膜厚１０ｎｍ程度のゲート酸化膜２１２を形成す
る。全面に膜厚１００ｎｍ程度のＮ型の多結晶シリコン
膜と膜厚１００ｎｍ程度のタングステン・シリサイド膜
とを順次形成した後、この積層膜をパターニングしてゲ
ート電極を兼たワード線３１３を形成する。素子形成領
域のメモリ・セル・アレイ２０２の形成予定領域にＮ型
ソース・ドレイン領域２１４Ａ，２１４Ｂを形成すると
ともに素子形成領域のＴＥＧ２０７Ｃ形成予定領域にＮ
型拡散層２１４Ｃを形成する。膜厚１００ｎｍ程度の酸
化シリコン膜（ＨＴＯ膜）２１５を全面に形成する。そ
の後、膜厚６００ｎｍ程度のＢＰＳＧ膜もしくはＰＳＧ
膜の堆積，リフローおよびＣＭＰにより層間絶縁膜２１
６を形成する。ゲート電極２１３がフィールド酸化膜２
１１上ある部分では層間絶縁膜２１６の膜厚は最も薄く
２５０ｎｍ程度となる。Ｎ型ソース・ドレイン領域２１
４Ａ，２１４Ｂのある部分では層間絶縁膜２１６の膜厚
は最も厚く６００ｎｍ程度となる。なお、層間絶縁膜２
１６の構成材料，形成工程はこれに限定されるものでは
なく、ＢＰＳＧ膜もしくはＰＳＧ膜を堆積してこれをリ
フローした後ＮＳＧ膜を堆積してＣＭＰを行なってもよ
く、ＮＳＧ膜の堆積とこれのＣＭＰのみでもよい。
子分離領域にＬＯＣＯＳ型で膜厚３００ｎｍ程度のフィ
ールド酸化膜２１１を形成し、素子形成領域に熱酸化に
より膜厚１０ｎｍ程度のゲート酸化膜２１２を形成す
る。全面に膜厚１００ｎｍ程度のＮ型の多結晶シリコン
膜と膜厚１００ｎｍ程度のタングステン・シリサイド膜
とを順次形成した後、この積層膜をパターニングしてゲ
ート電極を兼たワード線３１３を形成する。素子形成領
域のメモリ・セル・アレイ２０２の形成予定領域にＮ型
ソース・ドレイン領域２１４Ａ，２１４Ｂを形成すると
ともに素子形成領域のＴＥＧ２０７Ｃ形成予定領域にＮ
型拡散層２１４Ｃを形成する。膜厚１００ｎｍ程度の酸
化シリコン膜（ＨＴＯ膜）２１５を全面に形成する。そ
の後、膜厚６００ｎｍ程度のＢＰＳＧ膜もしくはＰＳＧ
膜の堆積，リフローおよびＣＭＰにより層間絶縁膜２１
６を形成する。ゲート電極２１３がフィールド酸化膜２
１１上ある部分では層間絶縁膜２１６の膜厚は最も薄く
２５０ｎｍ程度となる。Ｎ型ソース・ドレイン領域２１
４Ａ，２１４Ｂのある部分では層間絶縁膜２１６の膜厚
は最も厚く６００ｎｍ程度となる。なお、層間絶縁膜２
１６の構成材料，形成工程はこれに限定されるものでは
なく、ＢＰＳＧ膜もしくはＰＳＧ膜を堆積してこれをリ
フローした後ＮＳＧ膜を堆積してＣＭＰを行なってもよ
く、ＮＳＧ膜の堆積とこれのＣＭＰのみでもよい。
【００５６】次に、上記第１の実施例と同様の方法によ
り、Ｎ型ソース・ドレイン領域２１４Ａに達するビット
・コンタクト孔２１７を形成し、全面に膜厚１５０ｎｍ
程度のＮ型の多結晶シリコン膜と膜厚１００ｎｍ程度の
タングステン・シリサイド膜とを順次形成した後、この
積層膜をパターニングして層間絶縁膜２１６上にビット
線２１８を形成する。膜厚６００ｎｍ程度のＢＰＳＧ膜
（もしくはＰＳＧ膜）の堆積，リフローおよびＣＭＰを
行ない，さらに膜厚１００ｎｍ程度の窒化シリコン膜
（もしくはＮＳＧ膜）の堆積等により層間絶縁膜２２１
を形成する。ビット線２１８の部分での層間絶縁膜２１
１の膜厚は４００ｎｍ程度であり、他の部分での膜厚は
６５０ｎｍ程度である。なお、層間絶縁膜２１１も、こ
れらの構成材料，形成工程に限定されるものではなく、
例えば１００ｎｍ程度のＨＴＯ膜を形成してから５００
ｎｍ程度のＮＳＧ膜を形成し、ＣＭＰを行ない、さらに
１００ｎｍ程度の窒化シリコン膜もしくはＮＳＧ膜を形
成してもよい。次に、全面に膜厚２００ｎｍ程度のＰＳ
Ｇ膜（あるいはＢＰＳＧ膜）からなる第１のスペーサ絶
縁膜２２２を形成する〔図９，図１０（ａ）〕。
り、Ｎ型ソース・ドレイン領域２１４Ａに達するビット
・コンタクト孔２１７を形成し、全面に膜厚１５０ｎｍ
程度のＮ型の多結晶シリコン膜と膜厚１００ｎｍ程度の
タングステン・シリサイド膜とを順次形成した後、この
積層膜をパターニングして層間絶縁膜２１６上にビット
線２１８を形成する。膜厚６００ｎｍ程度のＢＰＳＧ膜
（もしくはＰＳＧ膜）の堆積，リフローおよびＣＭＰを
行ない，さらに膜厚１００ｎｍ程度の窒化シリコン膜
（もしくはＮＳＧ膜）の堆積等により層間絶縁膜２２１
を形成する。ビット線２１８の部分での層間絶縁膜２１
１の膜厚は４００ｎｍ程度であり、他の部分での膜厚は
６５０ｎｍ程度である。なお、層間絶縁膜２１１も、こ
れらの構成材料，形成工程に限定されるものではなく、
例えば１００ｎｍ程度のＨＴＯ膜を形成してから５００
ｎｍ程度のＮＳＧ膜を形成し、ＣＭＰを行ない、さらに
１００ｎｍ程度の窒化シリコン膜もしくはＮＳＧ膜を形
成してもよい。次に、全面に膜厚２００ｎｍ程度のＰＳ
Ｇ膜（あるいはＢＰＳＧ膜）からなる第１のスペーサ絶
縁膜２２２を形成する〔図９，図１０（ａ）〕。
【００５７】次に、メモリ・セル・アレイ２０２の形成
予定領域を覆い，少なくともＴＥＧ２０７Ａ，２０７
Ｂ，２０７Ｃの形成予定領域に開口部を有するフォトレ
ジスト膜（図示せず）をマスクにして、（第１の）スペ
ーサ絶縁膜２２２をエッチング除去する。このとき、少
なくともメモリ・セル・アレイ２０２の形成予定領域に
は、スペーサ絶縁膜２２２ａが残置される。次に、Ｎ型
ソース・ドレイン領域１１４Ｂに達するノード・コンタ
クト孔１２５Ａ，Ｎ型拡散層２１４Ｃに達するコンタク
ト孔２２５Ｃ等を形成する〔図８，図９，図１０
（ｂ）〕。
予定領域を覆い，少なくともＴＥＧ２０７Ａ，２０７
Ｂ，２０７Ｃの形成予定領域に開口部を有するフォトレ
ジスト膜（図示せず）をマスクにして、（第１の）スペ
ーサ絶縁膜２２２をエッチング除去する。このとき、少
なくともメモリ・セル・アレイ２０２の形成予定領域に
は、スペーサ絶縁膜２２２ａが残置される。次に、Ｎ型
ソース・ドレイン領域１１４Ｂに達するノード・コンタ
クト孔１２５Ａ，Ｎ型拡散層２１４Ｃに達するコンタク
ト孔２２５Ｃ等を形成する〔図８，図９，図１０
（ｂ）〕。
【００５８】次に、上記第１の実施例と同様の方法によ
り、全面に膜厚６００ｎｍ程度の（第１の導電体膜であ
る）Ｎ型の多結晶シリコン膜２２７を形成する。さら
に、膜厚３００ｎｍ程度のＰＳＧ膜（もしくはＢＰＳＧ
膜）からなる第２のスペーサ絶縁膜２３０を全面に形成
する〔図１０（ｃ）〕。
り、全面に膜厚６００ｎｍ程度の（第１の導電体膜であ
る）Ｎ型の多結晶シリコン膜２２７を形成する。さら
に、膜厚３００ｎｍ程度のＰＳＧ膜（もしくはＢＰＳＧ
膜）からなる第２のスペーサ絶縁膜２３０を全面に形成
する〔図１０（ｃ）〕。
【００５９】異方性エッチングによりスペーサ絶縁膜２
３０，多結晶シリコン膜２２７のパターニングを順次行
ない、（第１の導電体膜パターンである）多結晶シリコ
ン膜パターン２２７ａ，（第２の導電体膜パターンであ
る）多結晶シリコン膜パターン２２９ｃａ，２２９ｃｂ
等を形成する。多結晶シリコン膜パターン２２７ａおよ
び多結晶シリコン膜パターン２２９ｃａ，２２９ｃｂ等
の上面には、それぞれスペーサ絶縁膜２３０ａが残置さ
れる。続いて、多結晶シリコン膜２２７の形成と同様の
方法により、全面に膜厚１００ｎｍ程度の（第２の導電
体膜である）Ｎ型の多結晶シリコン膜２３７を形成する
〔図１１（ａ）〕。上記多結晶シリコン膜２２７のパタ
ーニングに用いたのと同様のＲＩＥにより多結晶シリコ
ン膜２３７をエッチバックして、多結晶シリコン膜スペ
ーサ２３８を形成する〔図１１（ｂ）〕。
３０，多結晶シリコン膜２２７のパターニングを順次行
ない、（第１の導電体膜パターンである）多結晶シリコ
ン膜パターン２２７ａ，（第２の導電体膜パターンであ
る）多結晶シリコン膜パターン２２９ｃａ，２２９ｃｂ
等を形成する。多結晶シリコン膜パターン２２７ａおよ
び多結晶シリコン膜パターン２２９ｃａ，２２９ｃｂ等
の上面には、それぞれスペーサ絶縁膜２３０ａが残置さ
れる。続いて、多結晶シリコン膜２２７の形成と同様の
方法により、全面に膜厚１００ｎｍ程度の（第２の導電
体膜である）Ｎ型の多結晶シリコン膜２３７を形成する
〔図１１（ａ）〕。上記多結晶シリコン膜２２７のパタ
ーニングに用いたのと同様のＲＩＥにより多結晶シリコ
ン膜２３７をエッチバックして、多結晶シリコン膜スペ
ーサ２３８を形成する〔図１１（ｂ）〕。
【００６０】続いて、例えば稀弗酸による等方性のウェ
ット・エッチングにより、スペーサ絶縁膜２２２ａ，２
３０ａを除去する。これにより、多結晶シリコン膜パタ
ーン２２７ａと多結晶シリコン膜スペーサ２３８とから
なるストレージ・ノード電極２２８が形成され、同時
に、ＴＥＧ２０７Ｃ等を構成する第２の導電体膜パター
ンである多結晶シリコン膜パターン２２９ｃａ，２２９
ｃｂ等の側面にも多結晶シリコン膜スペーサ２３８が接
続された姿態を有することになる〔図８，図９，図１１
（ｃ）〕。なお、本実施例も上記第１の実施例と同様
に、多結晶シリコン膜２２７，２３７の代りに、ｉｎ−
ｓｉｔｕでＮ型の非晶質シリコン膜を形成してもよい。
この場合にも、ストレージ・ノード電極２２８のシート
抵抗の測定を考慮すると、この膜をパターニングして非
晶質シリコン膜パターンを形成するまではよいが、容量
絶縁膜２３１を形成する前に、多結晶シリコン膜パター
ンに変換することが好ましい。さらになお、ストレージ
・ノード電極２２８等および導電体膜スペーサである多
結晶シリコン膜スペーサ２３８を構成する導電体膜とし
ては、多結晶シリコン膜（もしくは非晶質シリコン膜）
の代りに、タングステン膜等の高融点金属膜，タングス
テン・シリサイド膜等の高融点金属シリサイド膜あるい
は窒化チタン膜等を用いてもよい。
ット・エッチングにより、スペーサ絶縁膜２２２ａ，２
３０ａを除去する。これにより、多結晶シリコン膜パタ
ーン２２７ａと多結晶シリコン膜スペーサ２３８とから
なるストレージ・ノード電極２２８が形成され、同時
に、ＴＥＧ２０７Ｃ等を構成する第２の導電体膜パター
ンである多結晶シリコン膜パターン２２９ｃａ，２２９
ｃｂ等の側面にも多結晶シリコン膜スペーサ２３８が接
続された姿態を有することになる〔図８，図９，図１１
（ｃ）〕。なお、本実施例も上記第１の実施例と同様
に、多結晶シリコン膜２２７，２３７の代りに、ｉｎ−
ｓｉｔｕでＮ型の非晶質シリコン膜を形成してもよい。
この場合にも、ストレージ・ノード電極２２８のシート
抵抗の測定を考慮すると、この膜をパターニングして非
晶質シリコン膜パターンを形成するまではよいが、容量
絶縁膜２３１を形成する前に、多結晶シリコン膜パター
ンに変換することが好ましい。さらになお、ストレージ
・ノード電極２２８等および導電体膜スペーサである多
結晶シリコン膜スペーサ２３８を構成する導電体膜とし
ては、多結晶シリコン膜（もしくは非晶質シリコン膜）
の代りに、タングステン膜等の高融点金属膜，タングス
テン・シリサイド膜等の高融点金属シリサイド膜あるい
は窒化チタン膜等を用いてもよい。
【００６１】続いて、全面に膜厚７ｎｍ程度の窒化シリ
コン膜を形成し、パイロジェニック酸化を行ない、酸化
シリコン膜換算膜厚が５ｎｍ程度の（窒化シリコン膜に
酸化シリコン膜が積層された構造の）容量絶縁膜２３１
を形成する。なお、本実施例も上記第１の実施例と同様
に、容量絶縁膜２３１としては、この組成構造に限定さ
れるものではなく、例えばタンタル・オキサイド膜を採
用してもよい。続いて、上記多結晶シリコン膜２２７の
形成と同様の方法により、膜厚１００ｎｍ程度のＮ型の
多結晶シリコン膜を全面に形成し、この膜をパターニン
グしてセル・プレート電極２３２を形成する〔図９〕。
なお、セル・プレート電極２３２を構成する導電体膜も
上記多結晶シリコン膜に限定されるものではなく、ｉｎ
−ｓｉｔｕでＮ型の非晶質シリコン膜あるいは窒化チタ
ン膜等の段差被覆性に優れた膜を用いてもよい。その
後、さらに公知の製造工程を経て、本実施例によるＤＲ
ＡＭが完成する。
コン膜を形成し、パイロジェニック酸化を行ない、酸化
シリコン膜換算膜厚が５ｎｍ程度の（窒化シリコン膜に
酸化シリコン膜が積層された構造の）容量絶縁膜２３１
を形成する。なお、本実施例も上記第１の実施例と同様
に、容量絶縁膜２３１としては、この組成構造に限定さ
れるものではなく、例えばタンタル・オキサイド膜を採
用してもよい。続いて、上記多結晶シリコン膜２２７の
形成と同様の方法により、膜厚１００ｎｍ程度のＮ型の
多結晶シリコン膜を全面に形成し、この膜をパターニン
グしてセル・プレート電極２３２を形成する〔図９〕。
なお、セル・プレート電極２３２を構成する導電体膜も
上記多結晶シリコン膜に限定されるものではなく、ｉｎ
−ｓｉｔｕでＮ型の非晶質シリコン膜あるいは窒化チタ
ン膜等の段差被覆性に優れた膜を用いてもよい。その
後、さらに公知の製造工程を経て、本実施例によるＤＲ
ＡＭが完成する。
【００６２】上記第２の実施例も、上記第１の実施例の
有する効果を有している。具体的に説明すると、つぎの
とおりになる。ノード・コンタクト孔２２５Ａ（および
コンタクト孔２２５Ｃ等）の形成と（ストレージ・ノー
ド電極を構成する第１の導電体膜パターンである）多結
晶シリコン膜パターン２２７ａおよび（ＴＥＧを構成す
る第２の導電体膜パターンである）多結晶シリコン膜パ
ターン２２９ｃａ，２２９ｃｂ等を構成する（第１の導
電体膜である）多結晶シリコン膜２２７の形成とに先だ
って、（第２の層間絶縁膜である）層間絶縁膜２２１上
に形成された（第１の）スペーサ絶縁膜２２２のうち、
ＴＥＧ２０７Ｃ等の形成予定領域に形成されれいる部分
を除去しておく。そのため、（ＴＥＧを構成する第２の
導電体膜パターンである）多結晶シリコン膜パターン２
２９ｃａ，２２９ｃｂ等の底面は層間絶縁膜２２１の上
面に直接に接触する姿態を有して形成されることにな
り、これら多結晶シリコン膜パターン２２９ｃａ，２２
９ｃｂ等の形成以降において、これら多結晶シリコン膜
パターン２２９ｃａ，２２９ｃｂ等の欠落の発生は抑制
される。その結果、ＴＥＧ２０７Ｃ等の機能は充分に果
せることなる。さらに、これら第２の導電体膜パターン
である多結晶シリコン膜パターンの欠落による多結晶シ
リコン片（導電体膜片）に帰因したメモリ・セル間の短
絡不良の発生も大幅に抑制される。
有する効果を有している。具体的に説明すると、つぎの
とおりになる。ノード・コンタクト孔２２５Ａ（および
コンタクト孔２２５Ｃ等）の形成と（ストレージ・ノー
ド電極を構成する第１の導電体膜パターンである）多結
晶シリコン膜パターン２２７ａおよび（ＴＥＧを構成す
る第２の導電体膜パターンである）多結晶シリコン膜パ
ターン２２９ｃａ，２２９ｃｂ等を構成する（第１の導
電体膜である）多結晶シリコン膜２２７の形成とに先だ
って、（第２の層間絶縁膜である）層間絶縁膜２２１上
に形成された（第１の）スペーサ絶縁膜２２２のうち、
ＴＥＧ２０７Ｃ等の形成予定領域に形成されれいる部分
を除去しておく。そのため、（ＴＥＧを構成する第２の
導電体膜パターンである）多結晶シリコン膜パターン２
２９ｃａ，２２９ｃｂ等の底面は層間絶縁膜２２１の上
面に直接に接触する姿態を有して形成されることにな
り、これら多結晶シリコン膜パターン２２９ｃａ，２２
９ｃｂ等の形成以降において、これら多結晶シリコン膜
パターン２２９ｃａ，２２９ｃｂ等の欠落の発生は抑制
される。その結果、ＴＥＧ２０７Ｃ等の機能は充分に果
せることなる。さらに、これら第２の導電体膜パターン
である多結晶シリコン膜パターンの欠落による多結晶シ
リコン片（導電体膜片）に帰因したメモリ・セル間の短
絡不良の発生も大幅に抑制される。
【００６３】さらに本実施例は、上記第１の実施例より
容量値の大きな容量素子が得られる。また、層間絶縁膜
２２１，２１６の上面が平坦化されていることから、ノ
ード・コンタクト孔２２５Ａ等の形成は、上記第１の実
施例のノード・コンタクト孔の形成より容易になる。
容量値の大きな容量素子が得られる。また、層間絶縁膜
２２１，２１６の上面が平坦化されていることから、ノ
ード・コンタクト孔２２５Ａ等の形成は、上記第１の実
施例のノード・コンタクト孔の形成より容易になる。
【００６４】なお、上記第２の実施例の層間絶縁膜の上
面を平坦化することは、上記第１の実施例にも適用でき
る。さらに、多結晶シリコン膜スペーサを有するストレ
ージ・ノード電極も、上記第１の実施例に適用できる。
面を平坦化することは、上記第１の実施例にも適用でき
る。さらに、多結晶シリコン膜スペーサを有するストレ
ージ・ノード電極も、上記第１の実施例に適用できる。
【００６５】
【発明の効果】以上説明したように本発明では、フィン
構造のストレージ・ノード電極の形成に先だって、層間
絶縁膜の上面に形成されたＰＳＧ膜等からなるスペーサ
絶縁膜をＴＥＧの形成予定領域では除去し，メモリ・セ
ル・アレイの形成予定領域にのみ残置させておくことに
より、導電体膜を形成してこれをパターニングしてスト
レージ・ノード電極に含まれる第１の導電体膜パターン
とＴＥＧを構成する第２の導電体膜パターンとを形成し
たとき、第２の導電体膜パターンの底面は層間絶縁膜の
上面に直接に接触することになる。このため、残置され
たスペーサ絶縁膜を等方性エッチングにより除去する際
に、第２の導電体膜パターンが欠けて導電体膜片が発生
することが抑制される。
構造のストレージ・ノード電極の形成に先だって、層間
絶縁膜の上面に形成されたＰＳＧ膜等からなるスペーサ
絶縁膜をＴＥＧの形成予定領域では除去し，メモリ・セ
ル・アレイの形成予定領域にのみ残置させておくことに
より、導電体膜を形成してこれをパターニングしてスト
レージ・ノード電極に含まれる第１の導電体膜パターン
とＴＥＧを構成する第２の導電体膜パターンとを形成し
たとき、第２の導電体膜パターンの底面は層間絶縁膜の
上面に直接に接触することになる。このため、残置され
たスペーサ絶縁膜を等方性エッチングにより除去する際
に、第２の導電体膜パターンが欠けて導電体膜片が発生
することが抑制される。
【００６６】この結果、本発明によれば、ストレージ・
ノード電極を構成する導電体膜に係わるＴＥＧを有し，
ＣＯＢ構造かつフィン構造でスタックド型のストレージ
・ノード電極を有するＤＲＡＭにおいて、ＴＥＧが充分
に機能してメモリ・セル間の短絡が生じにくい構造のＤ
ＲＡＭとその製造方法とが得られることになる。
ノード電極を構成する導電体膜に係わるＴＥＧを有し，
ＣＯＢ構造かつフィン構造でスタックド型のストレージ
・ノード電極を有するＤＲＡＭにおいて、ＴＥＧが充分
に機能してメモリ・セル間の短絡が生じにくい構造のＤ
ＲＡＭとその製造方法とが得られることになる。
【図１】本発明の第１の実施例の平面模式図である。
【図２】上記第１の実施例の部分拡大された平面模式図
である。
である。
【図３】上記第１の実施例の断面模式図であり、図１の
ＡＡ線での断面模式図である。
ＡＡ線での断面模式図である。
【図４】上記第１の実施例の断面模式図であり、図２の
ＢＢ線，ＣＣ線，ＤＤ線およびＥＥ線での断面模式図で
ある。
ＢＢ線，ＣＣ線，ＤＤ線およびＥＥ線での断面模式図で
ある。
【図５】上記第１の実施例の製造工程の断面模式図であ
り、図１のＦＦ線での断面模式図である。
り、図１のＦＦ線での断面模式図である。
【図６】上記第１の実施例の製造工程の断面模式図であ
り、図１のＦＦ線での断面模式図である。
り、図１のＦＦ線での断面模式図である。
【図７】上記第１の応用例を説明するための製造工程の
断面模式図である。
断面模式図である。
【図８】本発明の第２の実施例の平面模式図である。
【図９】上記第２の実施例のメモリ・セルの平面模式図
および断面模式図である。
および断面模式図である。
【図１０】上記第２の実施例の製造工程の断面模式図で
あり、図８のＨＨ線での断面模式図である。
あり、図８のＨＨ線での断面模式図である。
【図１１】上記第２の実施例の製造工程の断面模式図で
あり、図８のＨＨ線での断面模式図である。
あり、図８のＨＨ線での断面模式図である。
【図１２】従来のＤＲＡＭの平面模式図である。
【図１３】上記従来のＤＲＡＭの部分拡大された平面模
式図である。
式図である。
【図１４】上記従来のＤＲＡＭの断面模式図であり、図
１２のＡＡ線での断面模式図である。
１２のＡＡ線での断面模式図である。
【図１５】上記従来のＤＲＡＭの断面模式図であり、図
１３のＢＢ線，ＣＣ線，ＤＤ線およびＥＥ線での断面模
式図である。
１３のＢＢ線，ＣＣ線，ＤＤ線およびＥＥ線での断面模
式図である。
【図１６】上記従来のＤＲＡＭの製造工程の断面模式図
であり、図１２のＦＦ線での断面模式図である。
であり、図１２のＦＦ線での断面模式図である。
【図１７】上記従来のＤＲＡＭの製造工程の断面模式図
であり、図１２のＦＦ線での断面模式図である。
であり、図１２のＦＦ線での断面模式図である。
１０１，２０１，３０１ Ｐ型シリコン基板 １０２，２０２，３０２ メモリ・セル・アレイ １０３，２０３，３０３ メモリ・セル １０４，２０４，３０４ Ｘデコーダ １０５，２０５，３０５ Ｙデコーダ １０７Ａ〜１０７Ｃ，２０７Ａ〜２０７Ｃ，３０７Ａ〜
３０７Ｃ ＴＥＧ １１１，２１１，３１１ フィールド酸化膜 １１２，２１２，３１２ ゲート酸化膜 １１３，２１３，３１３ ワード線 １１４Ａ，１１４Ｂ，２１４Ａ，２１４Ｂ，３１４Ａ，
３１４Ｂ Ｎ型ソース・ドレイン領域 １１４Ｃ，２１４Ｃ，３１４Ｃ Ｎ型拡散層 １１５，１３４，２１５，３１５ 酸化シリコン膜 １１６，１２１，１２１ａ，２１６，２２１，３１６，
３２１ 層間絶縁膜 １１７，２１７，３１７ ビット・コンタクト孔 １１８，２１８，３１８ ビット線 １２２，１２２ａ，２２２，２２２ａ，２３０，２３０
ａ，３２２，３２３ｂ，３２３ｃ スペーサ絶縁膜 １２５Ａ，２２５Ａ，３２５Ａ ノード・コンタクト
孔 １２５Ｂ，１２５Ｃ，２２５Ｂ，２２５Ｃ，３２５Ｂ，
３２５Ｃ コンタクト孔 １２７，２２７，２３７，３２７，３３２ａ〜３３２ｃ
多結晶シリコン膜 １２８，２２８，３２８ ストレージ・ノード電極 １２９ａ，１２９ｂａ，１２９ｂｂ，１２９ｂｃ，１２
９ｃａ，１２９ｃｂ，２２７ａ，２２９ｃａ，２２９ｃ
ｂ，３２９ａ，３２９ｂａ，３２９ｂｂ，３２９ｂｃ，
３２９ｃａ，３２９ｃｂ 多結晶シリコン膜パターン １３１，１３１ａ，２３１，３３１ 容量絶縁膜 １３１ａａ，１３１ａｂ 窒化シリコン膜 ２３８ 多結晶シリコン膜スペーサ ３３９ 消失部
３０７Ｃ ＴＥＧ １１１，２１１，３１１ フィールド酸化膜 １１２，２１２，３１２ ゲート酸化膜 １１３，２１３，３１３ ワード線 １１４Ａ，１１４Ｂ，２１４Ａ，２１４Ｂ，３１４Ａ，
３１４Ｂ Ｎ型ソース・ドレイン領域 １１４Ｃ，２１４Ｃ，３１４Ｃ Ｎ型拡散層 １１５，１３４，２１５，３１５ 酸化シリコン膜 １１６，１２１，１２１ａ，２１６，２２１，３１６，
３２１ 層間絶縁膜 １１７，２１７，３１７ ビット・コンタクト孔 １１８，２１８，３１８ ビット線 １２２，１２２ａ，２２２，２２２ａ，２３０，２３０
ａ，３２２，３２３ｂ，３２３ｃ スペーサ絶縁膜 １２５Ａ，２２５Ａ，３２５Ａ ノード・コンタクト
孔 １２５Ｂ，１２５Ｃ，２２５Ｂ，２２５Ｃ，３２５Ｂ，
３２５Ｃ コンタクト孔 １２７，２２７，２３７，３２７，３３２ａ〜３３２ｃ
多結晶シリコン膜 １２８，２２８，３２８ ストレージ・ノード電極 １２９ａ，１２９ｂａ，１２９ｂｂ，１２９ｂｃ，１２
９ｃａ，１２９ｃｂ，２２７ａ，２２９ｃａ，２２９ｃ
ｂ，３２９ａ，３２９ｂａ，３２９ｂｂ，３２９ｂｃ，
３２９ｃａ，３２９ｃｂ 多結晶シリコン膜パターン １３１，１３１ａ，２３１，３３１ 容量絶縁膜 １３１ａａ，１３１ａｂ 窒化シリコン膜 ２３８ 多結晶シリコン膜スペーサ ３３９ 消失部
Claims (9)
- 【請求項１】 ゲート酸化膜を介してＰ型シリコン基板
上に設けられたワード線を兼るゲート電極および該Ｐ型
シリコン基板表面に設けられたＮ型ソース・ドレイン領
域からなる１つのＭＯＳトランジスタと、第１の導電体
膜パターンを含んでなるストレージ・ノード電極，容量
絶縁膜およびセル・プレート電極からなる１つのスタッ
クド型の容量素子とから１つのメモリ・セルが構成さ
れ、さらに該第１の導電体膜パターンを構成する導電体
膜と同層の第２の導電体膜パターンを含んでなる特性測
定専用素子が該Ｐ型シリコン基板上に設けられた半導体
記憶装置であって、 前記ＭＯＳトランジスタの表面を覆い，前記Ｎ型ソース
・ドレイン領域の一方に達するノード・コンタクト孔が
設けられた第１の層間絶縁膜を有し、 前記第１の層間絶縁膜上には、前記ノード・コンタクト
孔を介して前記Ｎ型ソース・ドレイン領域の一方に接続
されるビット線が設けられ、 少なくとも上面が酸化シリコン膜もしくは窒化シリコン
膜からなる第２の層間絶縁膜により、前記ビット線およ
び第１の層間絶縁膜が覆われ、 前記ストレージ・ノード電極が前記第２および第１の層
間絶縁膜を貫通して設けられたノード・コンタクト孔を
介して前記Ｎ型ソース・ドレイン領域の他方に接続さ
れ、 前記ストレージ・ノード電極の底面と前記第２の層間絶
縁膜の上面との間には、隣接する２つの該ストレージ・
ノード電極の間隔より狭い間隔の空隙部を有し、 前記第２の導電体膜パターンが前記第２の層間絶縁膜の
上面に直接に接触して設けられていることを特徴とする
半導体記憶装置。 - 【請求項２】 前記第１および第２の導電体膜パターン
の側面にはそれぞれ導電体膜スペーサが設けられている
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記第２の導電体膜パターンの少なくと
も１つが、前記第２および第１の層間絶縁膜を貫通して
設けられたコンタクト孔を介して、前記Ｐ型シリコン基
板の表面に設けられたＮ型拡散層に接続されていること
を特徴とする請求項１あるいは請求項２記載の半導体記
憶装置。 - 【請求項４】 Ｐ型シリコン基板の表面の素子分離領域
にフィールド酸化膜を形成し、素子形成領域にゲート酸
化膜を形成し、ワード線を兼るゲート電極を形成し、該
素子形成領域のメモリ・セル・アレイ形成予定領域にＮ
型ソース・ドレイン領域を形成するとともに該素子形成
領域の特性測定専用素子形成予定領域に少なくとも１つ
のＮ型拡散層を形成し、全面に第１の層間絶縁膜を形成
し、該Ｎ型ソース・ドレイン領域の一方に達するビット
・コンタクト孔を該第１の層間絶縁膜に形成し、該ビッ
ト・コンタクト孔を介して該Ｎ型ソース・ドレイン領域
の一方に接続されるビット線を形成する工程と、 前記ビット線および前記第１の層間絶縁膜を覆い，少な
くとも上面が酸化シリコン膜もしくは窒化シリコン膜か
らなる第２の層間絶縁膜を全面に形成する工程と、 前記第２の層間絶縁膜を覆い，所定の膜厚を有し，ＰＳ
Ｇ膜もしくはＢＰＳＧ膜からなるスペーサ絶縁膜を形成
する工程と、 前記特性測定専用素子形成予定領域の前記スペーサ絶縁
膜を選択的に除去し、前記メモリ・セル・アレイ形成予
定領域に該スペーサ絶縁膜を残置する工程と、 前記スペーサ絶縁膜，第２の層間絶縁膜および第１の層
間絶縁膜を貫通して前記Ｎ型ソース・ドレイン領域の他
方に達するノード・コンタクト孔を形成するとともに該
第２の層間絶縁膜および第１の層間絶縁膜を貫通して少
なくとも前記Ｎ型拡散層に達するコンタクト孔を形成す
る工程と、 全面に導電体膜を形成し、該導電体膜をパターニングし
て前記ノード・コンタクト孔を介して前記Ｎ型ソース・
ドレイン領域の他方に接続される第１の導電体膜パター
ンからなるストレージ・ノード電極を形成するとともに
少なくとも１つが前記コンタクト孔を介して前記Ｎ型拡
散層に接続される第２の導電体膜パターンを形成する工
程と、 等方性エッチングにより、残置された前記スペーサ絶縁
膜を選択的に除去する工程と、 容量絶縁膜を形成し、さらにセル・プレート電極を形成
する工程とを有することを特徴とする半導体記憶装置の
製造方法。 - 【請求項５】 前記第２の層間絶縁膜の上面が化学機械
研磨法により平坦化されることを特徴とする請求項４記
載の半導体記憶装置の製造方法。 - 【請求項６】 前記第２の層間絶縁膜の上面が酸化シリ
コン膜からなり，前記導電体膜が多結晶シリコン膜から
なり，さらに前記容量絶縁膜の形成が窒化シリコン膜の
気相成長と該窒化シリコン膜表面の熱酸化とからなると
き、前記第１および第２の導電体膜パターンを形成した
後、全面に該窒化シリコン膜を形成し、前記特性測定専
用素子形成予定領域の該窒化シリコン膜を選択的に除去
し、熱酸化を行なうことを特徴とする請求項４あるいは
請求項５記載の半導体記憶装置の製造方法。 - 【請求項７】 Ｐ型シリコン基板の表面の素子分離領域
にフィールド酸化膜を形成し、素子形成領域にゲート酸
化膜を形成し、ワード線を兼るゲート電極を形成し、該
素子形成領域のメモリ・セル・アレイ形成予定領域にＮ
型ソース・ドレイン領域を形成するとともに該素子形成
領域の特性測定専用素子形成予定領域に少なくとも１つ
のＮ型拡散層を形成し、全面に第１の層間絶縁膜を形成
し、該Ｎ型ソース・ドレイン領域の一方に達するビット
・コンタクト孔を該第１の層間絶縁膜に形成し、該ビッ
ト・コンタクト孔を介して該Ｎ型ソース・ドレイン領域
の一方に接続されるビット線を形成する工程と、 前記ビット線および前記第１の層間絶縁膜を覆い，少な
くとも上面が酸化シリコン膜もしくは窒化シリコン膜か
らなる第２の層間絶縁膜を全面に形成する工程と、 前記第２の層間絶縁膜を覆い，所定の膜厚を有し，ＰＳ
Ｇ膜もしくはＢＰＳＧ膜からなる第１のスペーサ絶縁膜
を形成する工程と、 前記特性測定専用素子形成予定領域の前記第１のスペー
サ絶縁膜を選択的に除去し、前記メモリ・セル・アレイ
形成予定領域に該第１のスペーサ絶縁膜を残置する工程
と、 前記第１のスペーサ絶縁膜，第２の層間絶縁膜および第
１の層間絶縁膜を貫通して前記Ｎ型ソース・ドレイン領
域の他方に達するノード・コンタクト孔を形成するとと
もに該第２の層間絶縁膜および第１の層間絶縁膜を貫通
して少なくとも前記Ｎ型拡散層に達するコンタクト孔を
形成する工程と、 全面に第１の導電体膜を形成し、ＰＳＧ膜もしくはＢＰ
ＳＧ膜からなる第２のスペーサ絶縁膜を形成する工程
と、 前記第２のスペーサ絶縁膜および第１の導電体膜を順次
パターニングして、前記ノード・コンタクト孔を介して
前記Ｎ型ソース・ドレイン領域の他方に接続されて上面
が該第２のスペーサ絶縁膜に覆われた第１の導電体膜パ
ターンと、少なくとも１つが前記コンタクト孔を介して
前記Ｎ型拡散層に接続されて上面が該第２のスペーサ絶
縁膜に覆われた第２の導電体膜パターンとを形成する工
程と、 全面に第２の導電体膜を形成し、該第２の導電体膜をエ
ッチ・バックして第１および第２の導電体膜パターンの
側面に導電体膜スペーサを残置する工程と、 等方性エッチングにより、前記第１および第２の導電体
膜パターンの上面を覆う前記第２のスペーサ絶縁膜と前
記メモリ・セル・アレイ形成予定領域に残置された前記
第１のスペーサ絶縁膜とを選択的に除去して、該第１の
導電体膜パターンおよび前記導電体膜スペーサからなる
ストレージ・ノード電極を形成するとともに該第２の導
電体膜スペーサの側面に該導電体膜スペーサが接続され
た姿態に加工する工程と、 容量絶縁膜を形成し、さらにセル・プレート電極を形成
する工程とを有することを特徴とする半導体記憶装置の
製造方法。 - 【請求項８】 前記第２の層間絶縁膜の上面が化学機械
研磨法により平坦化されることを特徴とする請求項７記
載の半導体記憶装置の製造方法。 - 【請求項９】 前記第２の層間絶縁膜の上面が酸化シリ
コン膜からなり，前記第１および第２の導電体膜が多結
晶シリコン膜からなり，さらに前記容量絶縁膜の形成が
窒化シリコン膜の気相成長と該窒化シリコン膜表面の熱
酸化とからなるとき、前記第１および第２の導電体膜パ
ターンを形成して前記導電体膜スペーサを形成した後、
全面に該窒化シリコン膜を形成し、前記特性測定専用素
子形成予定領域の該窒化シリコン膜を選択的に除去し、
熱酸化を行なうことを特徴とする請求項７あるいは請求
項８記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193568A JP2871543B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193568A JP2871543B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945875A true JPH0945875A (ja) | 1997-02-14 |
| JP2871543B2 JP2871543B2 (ja) | 1999-03-17 |
Family
ID=16310190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7193568A Expired - Lifetime JP2871543B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871543B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534786B2 (en) | 2000-11-28 | 2003-03-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a test element, and method of manufacturing the same |
| KR100855037B1 (ko) * | 2002-06-27 | 2008-08-29 | 매그나칩 반도체 유한회사 | 디램 셀의 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218663A (ja) * | 1989-11-01 | 1991-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0461265A (ja) * | 1990-06-29 | 1992-02-27 | Miyagi Oki Denki Kk | 半導体記憶装置の製造方法 |
| JPH06151748A (ja) * | 1992-10-30 | 1994-05-31 | Nec Corp | 半導体装置の製造方法 |
| JPH06209084A (ja) * | 1993-01-11 | 1994-07-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH07130198A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体記憶装置 |
-
1995
- 1995-07-28 JP JP7193568A patent/JP2871543B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH07130198A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体記憶装置 |
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| KR100855037B1 (ko) * | 2002-06-27 | 2008-08-29 | 매그나칩 반도체 유한회사 | 디램 셀의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2871543B2 (ja) | 1999-03-17 |
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