JPH07130876A - スタティック記憶セル - Google Patents
スタティック記憶セルInfo
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- JPH07130876A JPH07130876A JP5276939A JP27693993A JPH07130876A JP H07130876 A JPH07130876 A JP H07130876A JP 5276939 A JP5276939 A JP 5276939A JP 27693993 A JP27693993 A JP 27693993A JP H07130876 A JPH07130876 A JP H07130876A
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- word
- gates
- gate
- transistor
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Abstract
(57)【要約】
【目的】ビット線のライン・スペースが広くとれ、ビッ
ト線間容量、ビット線抵抗増大を抑止でき、ビット線を
Ａｌを形成したときの細いＡｌ配線の加工が容易で、配
線の信頼性向上を図れるスタティック記憶セルを実現す
る。 【構成】ＳＲＡＭセルにおいて、ワードトランジスタＷ
Ｔ1 ，ＷＴ2 のゲートＧＴWTとドライバートランジスタ
のゲートＧＴDT1 ，ＧＴDT2 とを概平行に配置し、これ
ら各ゲートＧＴWT，ＧＴDT1 ，ＧＴDT2 をビット線方向
とは概垂直に配置し、さらにワードトランジスタＷ
Ｔ1 ，ＷＴ2 のゲートＧＴWTとドライバートランジスタ
のゲートＧＴDT1 ，ＧＴDT2 とを別の導電層で形成す
る。これにより、ビット線間容量、ビット線抵抗の増大
を抑止でき、ビット線ＢＬ，ＢＬ の加工も容易とな
り、配線信頼性の向上を図れる。
ト線間容量、ビット線抵抗増大を抑止でき、ビット線を
Ａｌを形成したときの細いＡｌ配線の加工が容易で、配
線の信頼性向上を図れるスタティック記憶セルを実現す
る。 【構成】ＳＲＡＭセルにおいて、ワードトランジスタＷ
Ｔ1 ，ＷＴ2 のゲートＧＴWTとドライバートランジスタ
のゲートＧＴDT1 ，ＧＴDT2 とを概平行に配置し、これ
ら各ゲートＧＴWT，ＧＴDT1 ，ＧＴDT2 をビット線方向
とは概垂直に配置し、さらにワードトランジスタＷ
Ｔ1 ，ＷＴ2 のゲートＧＴWTとドライバートランジスタ
のゲートＧＴDT1 ，ＧＴDT2 とを別の導電層で形成す
る。これにより、ビット線間容量、ビット線抵抗の増大
を抑止でき、ビット線ＢＬ，ＢＬ の加工も容易とな
り、配線信頼性の向上を図れる。
Description
【０００１】
【産業上の利用分野】本発明は、スタティックランダム
アクセスメモリ（ＳＲＡＭ；Static RandomAccess Memo
ry ）などのスタティック記憶セルのセルパターン構造
に関するものである。
アクセスメモリ（ＳＲＡＭ；Static RandomAccess Memo
ry ）などのスタティック記憶セルのセルパターン構造
に関するものである。
【０００２】
【従来の技術】図１８は、ＴＦＴ負荷型ＳＲＡＭセルの
等価回路を示す図である。図１８において、ＷＬはワー
ド線、ＢＬ，ＢＬ はビット線、ＶDDは電源電圧、ＬＴ
1 ，ＬＴ2 はＰ型金属酸化膜半導体(MOS;Metal Oxide S
emiconductor) トランジスタからなる負荷用トランジス
タ、ＤＴ1 ，ＤＴ2 はＮ型ＭＯＳトランジスタからなる
ドライバトランジスタ、ＷＴ1 ，ＷＴ2 はＮ型ＭＯＳト
ランジスタからなるワードトランジスタをそれぞれ示し
ている。
等価回路を示す図である。図１８において、ＷＬはワー
ド線、ＢＬ，ＢＬ はビット線、ＶDDは電源電圧、ＬＴ
1 ，ＬＴ2 はＰ型金属酸化膜半導体(MOS;Metal Oxide S
emiconductor) トランジスタからなる負荷用トランジス
タ、ＤＴ1 ，ＤＴ2 はＮ型ＭＯＳトランジスタからなる
ドライバトランジスタ、ＷＴ1 ，ＷＴ2 はＮ型ＭＯＳト
ランジスタからなるワードトランジスタをそれぞれ示し
ている。
【０００３】本ＳＲＡＭでは、負荷用トランジスタＬＴ
1 とドライバトランジスタＤＴ1 のドレイン同士および
ゲート同士が接続されて第１のインバータが構成され、
負荷用トランジスタＬＴ2 とドライバトランジスタＤＴ
2 のドレイン同士およびゲート同士が接続されて第２の
インバータが構成され、第１のインバータの出力である
第１のノードｎ1 と第２のインバータの入力となるドラ
イバトランジスタＤＴ 2 のゲートとが接続され、第２の
インバータの出力である第２のノードｎ2 と第１のイン
バータの入力となるドライバトランジスタＤＴ1 のゲー
トとが接続されて、基本メモリセルが構成されている。
そして、本ＳＲＡＭでは、第１のノードｎ1 がビット線
ＢＬに対してワードトランジスタＷＬ1 により作動的に
接続され、第２のノードｎ2 がビット線ＢＬ に対してワ
ードトランジスタＷＬ2 により作動的に接続されてい
る。また、各ワードトランジスタＷＴ1 ，ＷＴ2 のゲー
トがワード線ＷＬに接続されている。
1 とドライバトランジスタＤＴ1 のドレイン同士および
ゲート同士が接続されて第１のインバータが構成され、
負荷用トランジスタＬＴ2 とドライバトランジスタＤＴ
2 のドレイン同士およびゲート同士が接続されて第２の
インバータが構成され、第１のインバータの出力である
第１のノードｎ1 と第２のインバータの入力となるドラ
イバトランジスタＤＴ 2 のゲートとが接続され、第２の
インバータの出力である第２のノードｎ2 と第１のイン
バータの入力となるドライバトランジスタＤＴ1 のゲー
トとが接続されて、基本メモリセルが構成されている。
そして、本ＳＲＡＭでは、第１のノードｎ1 がビット線
ＢＬに対してワードトランジスタＷＬ1 により作動的に
接続され、第２のノードｎ2 がビット線ＢＬ に対してワ
ードトランジスタＷＬ2 により作動的に接続されてい
る。また、各ワードトランジスタＷＴ1 ，ＷＴ2 のゲー
トがワード線ＷＬに接続されている。
【０００４】このようなＳＲＡＭセルでは、従来、スプ
リットワードラインセルというセルパターンレイアウト
がとられていた。
リットワードラインセルというセルパターンレイアウト
がとられていた。
【０００５】図１９は、このスピリットワードラインセ
ルのセルパターン構造を示すレイアウト図である。な
お、図１９において、ＤＵＦ1 ，ＤＵＦ2 は拡散層を示
している。
ルのセルパターン構造を示すレイアウト図である。な
お、図１９において、ＤＵＦ1 ，ＤＵＦ2 は拡散層を示
している。
【０００６】スピリットワードラインセルは、図１９に
示すように、ビット線ＢＬ，ＢＬ に垂直な方向に２本の
ワード線ＷＬ1 ，ＷＬ2 が配置されて、拡散層ＤＵ
Ｆ1 、ＤＵＦ2 との重ね合わせ領域にワードトランジス
タＷＬ1 ，ＷＬ2 が形成され、かつ、２本のワード線Ｗ
Ｌ1 とＷＬ2 との間におけるビット線ＢＬ，ＢＬ の配
置方向にドライバトランジスタＤＴ1 ，ＤＴ2 が配置さ
れている。すなわち、このメモリセルは、ワードトラン
ジスタＷＬ1 ，ＷＬ2 のゲートとドライバトランジスタ
ＤＴ1 ，ＤＴ2 のゲートとが概垂直に配置されており、
ビット線方向に長いにセルに構成されていた。これは、
ＴＦＴ型ＳＲＡＭに限らず、高抵抗負荷型ＳＲＡＭにお
いても同様である。
示すように、ビット線ＢＬ，ＢＬ に垂直な方向に２本の
ワード線ＷＬ1 ，ＷＬ2 が配置されて、拡散層ＤＵ
Ｆ1 、ＤＵＦ2 との重ね合わせ領域にワードトランジス
タＷＬ1 ，ＷＬ2 が形成され、かつ、２本のワード線Ｗ
Ｌ1 とＷＬ2 との間におけるビット線ＢＬ，ＢＬ の配
置方向にドライバトランジスタＤＴ1 ，ＤＴ2 が配置さ
れている。すなわち、このメモリセルは、ワードトラン
ジスタＷＬ1 ，ＷＬ2 のゲートとドライバトランジスタ
ＤＴ1 ，ＤＴ2 のゲートとが概垂直に配置されており、
ビット線方向に長いにセルに構成されていた。これは、
ＴＦＴ型ＳＲＡＭに限らず、高抵抗負荷型ＳＲＡＭにお
いても同様である。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のセルパターン構造では、図１９に示すように、
最小デザインルールをＦ( μm)とすると、メモリセルサ
イズの短辺長は約５Ｆ(μm)、長辺長は約１０Ｆ( μm)
となり、短辺長５Ｆ( μm)の中にビット線を２本通すた
めには、ビット線のラインスペースは、５Ｆ÷４＝１．
２５Ｆ( μm)と細くなってしまう。
た従来のセルパターン構造では、図１９に示すように、
最小デザインルールをＦ( μm)とすると、メモリセルサ
イズの短辺長は約５Ｆ(μm)、長辺長は約１０Ｆ( μm)
となり、短辺長５Ｆ( μm)の中にビット線を２本通すた
めには、ビット線のラインスペースは、５Ｆ÷４＝１．
２５Ｆ( μm)と細くなってしまう。
【０００８】たとえば、１６ＭＳＲＡＭ世代では、最小
デザインルールＦ＝０．４μｍであるから、 メモリセルサイズの短辺長 〜 ５Ｆ＝２．０μｍ メモリセルサイズの長辺長 〜 １０Ｆ＝４．０μｍ ビット線のライン・スペース 〜 １．２５Ｆ＝０．５
μｍ となり、ビット線のスペースが狭くなる。
デザインルールＦ＝０．４μｍであるから、 メモリセルサイズの短辺長 〜 ５Ｆ＝２．０μｍ メモリセルサイズの長辺長 〜 １０Ｆ＝４．０μｍ ビット線のライン・スペース 〜 １．２５Ｆ＝０．５
μｍ となり、ビット線のスペースが狭くなる。
【０００９】このようにスペースの狭いビット線では、
ビット線間容量の増加が問題となる。また、通常ビット
線はリソグラフィやエッチング等の加工技術を用いてＡ
ｌ層で形成されるが、これらの加工技術を用いて０．５
μｍという細いＡｌのパターンを形成することは困難
で、また、細いＡｌ配線の信頼性の低下が問題であっ
た。同時に、細いビット線の抵抗増大が問題であった。
ビット線間容量の増加が問題となる。また、通常ビット
線はリソグラフィやエッチング等の加工技術を用いてＡ
ｌ層で形成されるが、これらの加工技術を用いて０．５
μｍという細いＡｌのパターンを形成することは困難
で、また、細いＡｌ配線の信頼性の低下が問題であっ
た。同時に、細いビット線の抵抗増大が問題であった。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ビット線のライン・スペースが
広くとれ、ビット線間容量、ビット線抵抗増大を抑止で
き、ビット線の加工が容易で、配線の信頼性向上を図れ
るスタティック記憶セルを提供することにある。
のであり、その目的は、ビット線のライン・スペースが
広くとれ、ビット線間容量、ビット線抵抗増大を抑止で
き、ビット線の加工が容易で、配線の信頼性向上を図れ
るスタティック記憶セルを提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、負荷素子とドライバトランジスタとか
らなる第１および第２のインバータの入出力同士が接続
され、第１および第２のインバータの出力がそれぞれワ
ードトランジスタにより第１および第２のビット線に対
し作動的に接続されたスタティック記憶セルであって、
上記ドライバトランジスタのゲートと上記ワードトラン
ジスタのゲートとが概平行に配置され、かつ、これらゲ
ートがビット線方向とは概垂直に配置されている。
め、本発明では、負荷素子とドライバトランジスタとか
らなる第１および第２のインバータの入出力同士が接続
され、第１および第２のインバータの出力がそれぞれワ
ードトランジスタにより第１および第２のビット線に対
し作動的に接続されたスタティック記憶セルであって、
上記ドライバトランジスタのゲートと上記ワードトラン
ジスタのゲートとが概平行に配置され、かつ、これらゲ
ートがビット線方向とは概垂直に配置されている。
【００１２】また、本発明では、上記ドライバトランジ
スタのゲートと上記ワードトランジスタのゲートとがそ
れぞれ別の導電層で形成されている。
スタのゲートと上記ワードトランジスタのゲートとがそ
れぞれ別の導電層で形成されている。
【００１３】また、本発明では、１セル内の２個のワー
ドトランジスタのゲートは、そのゲートの層では分離さ
れ、さらに上層の導電層で接続されている。
ドトランジスタのゲートは、そのゲートの層では分離さ
れ、さらに上層の導電層で接続されている。
【００１４】
【作用】本発明によれば、たとえばＳＲＡＭセルパター
ンにおいて、ドライバトランジスタのゲートとワードト
ランジスタのゲートを別の導電層で形成し、かつこれら
ゲートをビット線方向とは概垂直に配置することによ
り、ワード線方向に長いセルパターンを実現できる。そ
の結果、ビット線のライン・スペースを広くすることが
できる。
ンにおいて、ドライバトランジスタのゲートとワードト
ランジスタのゲートを別の導電層で形成し、かつこれら
ゲートをビット線方向とは概垂直に配置することによ
り、ワード線方向に長いセルパターンを実現できる。そ
の結果、ビット線のライン・スペースを広くすることが
できる。
【００１５】また、本発明によれば、たとえばＳＲＡＭ
セルパターンにおいて、ドライバトランジスタのゲート
とワードトランジスタのゲートとを互いに概平行に、か
つビット線方向とは概垂直に配置し、またワード線をワ
ードトランジスタのゲートとは別の層で形成することに
よっても、ワード線方向に長いセルパターンを実現でき
る。その結果、ビット線のライン・スペースを広くする
ことができる。
セルパターンにおいて、ドライバトランジスタのゲート
とワードトランジスタのゲートとを互いに概平行に、か
つビット線方向とは概垂直に配置し、またワード線をワ
ードトランジスタのゲートとは別の層で形成することに
よっても、ワード線方向に長いセルパターンを実現でき
る。その結果、ビット線のライン・スペースを広くする
ことができる。
【００１６】
【実施例１】図１は、本発明に係るＳＲＡＭのセルパタ
ーン構造の第１の実施例を示すレイアウト図であって、
前述した図１８および図１９と同一構成部分は同一符号
をもって表す。すなわち、ＢＬ，ＢＬ はビット線、Ｄ
ＵＦ1 ，ＤＵＦ2 は拡散層、ＧＴDT1，ＧＴDT2 はドラ
イバトランジスタのゲート、ＷＴ1 ，ＷＴ2 はワードト
ランジスタ、ＧＴWTはワードトランジスタのゲートをそ
れぞれ示している。
ーン構造の第１の実施例を示すレイアウト図であって、
前述した図１８および図１９と同一構成部分は同一符号
をもって表す。すなわち、ＢＬ，ＢＬ はビット線、Ｄ
ＵＦ1 ，ＤＵＦ2 は拡散層、ＧＴDT1，ＧＴDT2 はドラ
イバトランジスタのゲート、ＷＴ1 ，ＷＴ2 はワードト
ランジスタ、ＧＴWTはワードトランジスタのゲートをそ
れぞれ示している。
【００１７】本実施例によるメモリセルは、図１に示す
ように、ワードトランジスタＷＴ1，ＷＴ2 のゲートＧ
ＴWTとドライバトランジスタのゲートＧＴDT1 ，ＧＴ
DT2 とが概平行に配置され、かつ、これら各ゲートＧＴ
WT，ＧＴDT1 ，ＧＴDT2 がビット線方向（図の縦方向）
とは垂直に配置されている。また、ワードトランジスタ
ＷＴ1 ，ＷＴ2 のゲートＧＴWTとドライバトランジスタ
のゲートＧＴDT1 ，ＧＴDT2 とが別の導電層で形成さ
れ、ワードトランジスタＷＴ1 ，ＷＴ2 のゲートＧＴWT
は分離されることなく、連続的に形成されている。
ように、ワードトランジスタＷＴ1，ＷＴ2 のゲートＧ
ＴWTとドライバトランジスタのゲートＧＴDT1 ，ＧＴ
DT2 とが概平行に配置され、かつ、これら各ゲートＧＴ
WT，ＧＴDT1 ，ＧＴDT2 がビット線方向（図の縦方向）
とは垂直に配置されている。また、ワードトランジスタ
ＷＴ1 ，ＷＴ2 のゲートＧＴWTとドライバトランジスタ
のゲートＧＴDT1 ，ＧＴDT2 とが別の導電層で形成さ
れ、ワードトランジスタＷＴ1 ，ＷＴ2 のゲートＧＴWT
は分離されることなく、連続的に形成されている。
【００１８】このように本セルは、各ゲートＧＴWT，Ｇ
ＴDT1 ，ＧＴDT2 が互いに概平行に配置され、かつ、ビ
ット線方向とは垂直に配置されているので、図２に示す
ように、従来のメモリセルに比べてワード線方向（図の
横方向）のメモリセルサイズが５Ｆから１０Ｆと大きく
なっている。したがって、ワード線方向とは垂直になる
ビット線ＢＬ，ＢＬ のラインおよびスペースを広くと
ることができる。その結果、ビット線間容量、ビット線
抵抗の増大を抑止でき、ビット線ＢＬ，ＢＬ をＡｌを
形成したときの加工も容易で、配線信頼性の向上を図る
ことができる。
ＴDT1 ，ＧＴDT2 が互いに概平行に配置され、かつ、ビ
ット線方向とは垂直に配置されているので、図２に示す
ように、従来のメモリセルに比べてワード線方向（図の
横方向）のメモリセルサイズが５Ｆから１０Ｆと大きく
なっている。したがって、ワード線方向とは垂直になる
ビット線ＢＬ，ＢＬ のラインおよびスペースを広くと
ることができる。その結果、ビット線間容量、ビット線
抵抗の増大を抑止でき、ビット線ＢＬ，ＢＬ をＡｌを
形成したときの加工も容易で、配線信頼性の向上を図る
ことができる。
【００１９】また、本セルでは、図２に示すように、ビ
ット線方向のセルサイズを従来の１０Ｆから５Ｆと小さ
くすることができるので、メモリセル面積は従来のもの
より大きくなることはない。さらに、ワードトランジス
タＷＴ1 ，ＷＴ2 のゲートＧＴWTとドライバトランジス
タのゲートＧＴDT1 ，ＧＴDT2 とが別の導電層で形成さ
れているので、セルサイズを小さくできる。
ット線方向のセルサイズを従来の１０Ｆから５Ｆと小さ
くすることができるので、メモリセル面積は従来のもの
より大きくなることはない。さらに、ワードトランジス
タＷＴ1 ，ＷＴ2 のゲートＧＴWTとドライバトランジス
タのゲートＧＴDT1 ，ＧＴDT2 とが別の導電層で形成さ
れているので、セルサイズを小さくできる。
【００２０】次に、図１のメモリセルの構成方法を図３
〜図９を用いて説明する。まず始めに、図３に示すよう
に、拡散層ＤＵＦ1 ，ＤＵＦ2 の領域を形成する。次
に、図４に示すように、ドライバトランジスタのゲート
ＧＴDT1 ，ＧＴDT2を形成する。このときのゲート材料
は、ポリシリコン単層でも良い。次に、図５に示すよう
に、ワードトランジスタのゲートＧＴWTを形成する。こ
のときのゲート材料は、ポリサイド構造とするのが望ま
しい。なお、ドライバトランジスタのゲートＧＴDT1 ，
ＧＴDT2 形成前にワードトランジスタのゲートＧＴWTを
形成することも可能である。
〜図９を用いて説明する。まず始めに、図３に示すよう
に、拡散層ＤＵＦ1 ，ＤＵＦ2 の領域を形成する。次
に、図４に示すように、ドライバトランジスタのゲート
ＧＴDT1 ，ＧＴDT2を形成する。このときのゲート材料
は、ポリシリコン単層でも良い。次に、図５に示すよう
に、ワードトランジスタのゲートＧＴWTを形成する。こ
のときのゲート材料は、ポリサイド構造とするのが望ま
しい。なお、ドライバトランジスタのゲートＧＴDT1 ，
ＧＴDT2 形成前にワードトランジスタのゲートＧＴWTを
形成することも可能である。
【００２１】次に、拡散層形成用のイオン注入を行った
後、図６に示すように、ＴＦＴゲート、すなわち負荷用
トランジスタＬＴ1 ，ＬＴ2 のゲート、ＶSSコンタクト
パッドへのコンタクトホールＣＮＴLT1 ，ＣＮＴLT2 ，
ＣＮＴVSS およびポリシリコン層ＧＴLT1 ，ＧＴLT2 ，
ＰＡＤVSS を形成する。次に、図７に示すように、
ＶDD、ＴＦＴチャネルへのコンタクトホールＣＮ
Ｔ CH1 ，ＣＮＴCH2 およびポリシリコン層ＣＨＰ1 ，Ｃ
ＨＰ2 を形成する。次に、図８に示すように、ＶSS、ビ
ットコンタクトパッドへのコンタクトホールＣＮ
ＴVSS ，ＣＮＴBLP およびポリサイド層ＰＯＬVSS ，Ｐ
ＡＤBLを形成する。次に、図９に示すように、ビット線
ＢＬ，ＢＬ へのコンタクトＣＮＴBL，ＣＮＴ BL およ
びビット線ＢＬ，ＢＬ を形成する。以上の各工程を経
て、図１のメモリセルの構成が完了する。
後、図６に示すように、ＴＦＴゲート、すなわち負荷用
トランジスタＬＴ1 ，ＬＴ2 のゲート、ＶSSコンタクト
パッドへのコンタクトホールＣＮＴLT1 ，ＣＮＴLT2 ，
ＣＮＴVSS およびポリシリコン層ＧＴLT1 ，ＧＴLT2 ，
ＰＡＤVSS を形成する。次に、図７に示すように、
ＶDD、ＴＦＴチャネルへのコンタクトホールＣＮ
Ｔ CH1 ，ＣＮＴCH2 およびポリシリコン層ＣＨＰ1 ，Ｃ
ＨＰ2 を形成する。次に、図８に示すように、ＶSS、ビ
ットコンタクトパッドへのコンタクトホールＣＮ
ＴVSS ，ＣＮＴBLP およびポリサイド層ＰＯＬVSS ，Ｐ
ＡＤBLを形成する。次に、図９に示すように、ビット線
ＢＬ，ＢＬ へのコンタクトＣＮＴBL，ＣＮＴ BL およ
びビット線ＢＬ，ＢＬ を形成する。以上の各工程を経
て、図１のメモリセルの構成が完了する。
【００２２】以上説明したように、本実施例によれば、
ＳＲＡＭセルにおいて、ワードトランジスタＷＴ1 ，Ｗ
Ｔ2 のゲートＧＴWTとドライバトランジスタのゲートＧ
ＴDT 1 ，ＧＴDT2 とを概平行に配置し、これら各ゲート
ＧＴWT，ＧＴDT1 ，ＧＴDT2をビット線方向とは概垂直
に配置し、さらにワードトランジスタＷＴ1 ，ＷＴ2の
ゲートＧＴWTとドライバトランジスタのゲートＧ
ＴDT1 ，ＧＴDT2 とを別の導電層で形成したので、ワー
ド線方向のセルサイズが大きくなり（〜１０Ｆ）、ビッ
ト線のライン・スペースを約２倍にすることができる
（〜２．５Ｆ）。また、これらのゲートを別の層で形成
することによりビット線方向のセルサイズは小さくなり
（〜５Ｆ）、メモリセル面積は、従来のものより大きく
なることはない（〜５０Ｆ2 ）。以上により、ビット線
間容量は１／４、ビット線抵抗も１／４に低減できる。
その結果、ビット線間容量、ビット線抵抗の増大を抑止
でき、ビット線ＢＬ，ＢＬ の加工も容易で、配線信頼
性の向上を図ることができる。
ＳＲＡＭセルにおいて、ワードトランジスタＷＴ1 ，Ｗ
Ｔ2 のゲートＧＴWTとドライバトランジスタのゲートＧ
ＴDT 1 ，ＧＴDT2 とを概平行に配置し、これら各ゲート
ＧＴWT，ＧＴDT1 ，ＧＴDT2をビット線方向とは概垂直
に配置し、さらにワードトランジスタＷＴ1 ，ＷＴ2の
ゲートＧＴWTとドライバトランジスタのゲートＧ
ＴDT1 ，ＧＴDT2 とを別の導電層で形成したので、ワー
ド線方向のセルサイズが大きくなり（〜１０Ｆ）、ビッ
ト線のライン・スペースを約２倍にすることができる
（〜２．５Ｆ）。また、これらのゲートを別の層で形成
することによりビット線方向のセルサイズは小さくなり
（〜５Ｆ）、メモリセル面積は、従来のものより大きく
なることはない（〜５０Ｆ2 ）。以上により、ビット線
間容量は１／４、ビット線抵抗も１／４に低減できる。
その結果、ビット線間容量、ビット線抵抗の増大を抑止
でき、ビット線ＢＬ，ＢＬ の加工も容易で、配線信頼
性の向上を図ることができる。
【００２３】
【実施例２】図１０は、本発明に係るＳＲＡＭのセルパ
ターン構造の第２の実施例を示すレイアウト図である。
本実施例のメモリセルは、上述した実施例１のメモリセ
ルと同様に、ワードトランジスタＷＴ1 ，ＷＴ2 のゲー
トＧＴWTとドライバトランジスタのゲートＧＴ DT1 ，Ｇ
ＴDT2 とが概平行に配置され、かつ、１メモリセル内の
２個のワードトランジスタのゲートは、このゲートの層
ではＧＴWT1 とＧＴWT2 とに分離され、これらワードト
ランジスタのゲートＧＴWT1 、ＧＴWT2 が、さらに上層
のポリシリコン、ポリサイド、Ｗ、Ａｌ配線などから構
成される導電層で接続されている。なお、図１０におい
て、ＣＮＴWT1 ，ＣＮＴWT2 は、ワード線とのコンタク
トホールを示している。
ターン構造の第２の実施例を示すレイアウト図である。
本実施例のメモリセルは、上述した実施例１のメモリセ
ルと同様に、ワードトランジスタＷＴ1 ，ＷＴ2 のゲー
トＧＴWTとドライバトランジスタのゲートＧＴ DT1 ，Ｇ
ＴDT2 とが概平行に配置され、かつ、１メモリセル内の
２個のワードトランジスタのゲートは、このゲートの層
ではＧＴWT1 とＧＴWT2 とに分離され、これらワードト
ランジスタのゲートＧＴWT1 、ＧＴWT2 が、さらに上層
のポリシリコン、ポリサイド、Ｗ、Ａｌ配線などから構
成される導電層で接続されている。なお、図１０におい
て、ＣＮＴWT1 ，ＣＮＴWT2 は、ワード線とのコンタク
トホールを示している。
【００２４】次に、図１０のメモリセルの構成方法を図
１１〜図１７を用いて説明する。まず始めに、図１１に
示すように、拡散層ＤＵＦ1 ，ＤＵＦ2 の領域を形成す
る。次に、図１２に示すように、ドライバトランジスタ
のゲートＧＴDT1 ，ＧＴDT 2 、並びにワードトランジス
タのゲートＧＴWT1 ，ＧＴWT2 を形成する。次に、拡散
層形成用のイオン注入を行った後、図１３に示すよう
に、コンタクトホールＣＮＴLT1 ，ＣＮＴLT2 を通し
て、ＴＦＴゲート、すなわち負荷用トランジスタＬ
Ｔ1 ，ＬＴ2 を形成する（なお、ここでは負荷パターン
は示していない）。次に、図１４に示すように、ＶSSを
コンタクトホールＣＮＴVSS を通して形成する（なお、
ここではＶSS線のパターンは示していない）。
１１〜図１７を用いて説明する。まず始めに、図１１に
示すように、拡散層ＤＵＦ1 ，ＤＵＦ2 の領域を形成す
る。次に、図１２に示すように、ドライバトランジスタ
のゲートＧＴDT1 ，ＧＴDT 2 、並びにワードトランジス
タのゲートＧＴWT1 ，ＧＴWT2 を形成する。次に、拡散
層形成用のイオン注入を行った後、図１３に示すよう
に、コンタクトホールＣＮＴLT1 ，ＣＮＴLT2 を通し
て、ＴＦＴゲート、すなわち負荷用トランジスタＬ
Ｔ1 ，ＬＴ2 を形成する（なお、ここでは負荷パターン
は示していない）。次に、図１４に示すように、ＶSSを
コンタクトホールＣＮＴVSS を通して形成する（なお、
ここではＶSS線のパターンは示していない）。
【００２５】次に、図１５に示すように、ワードトラン
ジスタのゲートＧＴWT1 ，ＧＴWT2上に、ワード線との
コンタクトホールＣＮＴWL1 ，ＣＮＴWL2 を形成し、次
いで、図１６に示すように、ワードトランジスタのゲー
トＧＴWT1 とＧＴWT2 とをワード線ＷＬで接続する。そ
して、最後に、図１７に示すように、ビット線とのコン
タクトホールＣＮＴ BL，ＣＮＴ BL を形成した後、ビッ
ト線ＢＬ，ＢＬ を形成する。以上の各工程を経て、図
１０のメモリセルの構成が完了する。なお、以上のコン
タクトホールを空ける前には、すべて層間膜形成のプロ
セスがある。また、ＴＦＴ負荷、ＶSS線、ワード線の形
成順序は、必ずしもこの順番である必要はない。
ジスタのゲートＧＴWT1 ，ＧＴWT2上に、ワード線との
コンタクトホールＣＮＴWL1 ，ＣＮＴWL2 を形成し、次
いで、図１６に示すように、ワードトランジスタのゲー
トＧＴWT1 とＧＴWT2 とをワード線ＷＬで接続する。そ
して、最後に、図１７に示すように、ビット線とのコン
タクトホールＣＮＴ BL，ＣＮＴ BL を形成した後、ビッ
ト線ＢＬ，ＢＬ を形成する。以上の各工程を経て、図
１０のメモリセルの構成が完了する。なお、以上のコン
タクトホールを空ける前には、すべて層間膜形成のプロ
セスがある。また、ＴＦＴ負荷、ＶSS線、ワード線の形
成順序は、必ずしもこの順番である必要はない。
【００２６】本実施例においても、ドライバトランジス
タのゲートＧＴDT1 ，ＧＴDT2 とワードストランジスタ
のゲートＧＴWT1 ，ＧＴWT2 とをビット線方向とは垂直
に配置しているので、ワード線方向のセルサイズを大き
くでき（〜１０Ｆ）、ビット線のライン・スペースを広
くできる（〜２．５Ｆ）。また、ワード線ＷＬをワード
ストランジスタのゲートとは別に設けることにより、ビ
ット線方向のセルサイズは小さくなり（〜５Ｆ）、メモ
リセル面積は、従来のものより大きくなることはない
（〜５０Ｆ2 ）。
タのゲートＧＴDT1 ，ＧＴDT2 とワードストランジスタ
のゲートＧＴWT1 ，ＧＴWT2 とをビット線方向とは垂直
に配置しているので、ワード線方向のセルサイズを大き
くでき（〜１０Ｆ）、ビット線のライン・スペースを広
くできる（〜２．５Ｆ）。また、ワード線ＷＬをワード
ストランジスタのゲートとは別に設けることにより、ビ
ット線方向のセルサイズは小さくなり（〜５Ｆ）、メモ
リセル面積は、従来のものより大きくなることはない
（〜５０Ｆ2 ）。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
ワード線方向に長いセルを構成することができる。その
結果、ビット線のライン・スペースが広くとれ、ビット
線間容量、ビット線抵抗の増大を抑止でき、ビット線Ｂ
Ｌ，ＢＬ の加工も容易で、配線信頼性の向上を図るこ
とができる。また、素子分離のデザインルールに対する
制約も緩和できる。
ワード線方向に長いセルを構成することができる。その
結果、ビット線のライン・スペースが広くとれ、ビット
線間容量、ビット線抵抗の増大を抑止でき、ビット線Ｂ
Ｌ，ＢＬ の加工も容易で、配線信頼性の向上を図るこ
とができる。また、素子分離のデザインルールに対する
制約も緩和できる。
【図１】本発明に係るＳＲＡＭのセルパターン構造の第
１の実施例を示すレイアウト図である。
１の実施例を示すレイアウト図である。
【図２】本発明セルと従来セルとのセルサイズ、セル面
積、ビット線のライン、スペースを示す図である。
積、ビット線のライン、スペースを示す図である。
【図３】図１のメモリセルの構成方法の説明図で、拡散
層の形成工程を示す図である。
層の形成工程を示す図である。
【図４】図１のメモリセルの構成方法の説明図で、ドラ
イバトランジスタのゲートの形成工程を示す図である。
イバトランジスタのゲートの形成工程を示す図である。
【図５】図１のメモリセルの構成方法の説明図で、ワー
ドトランジスタのゲートの形成工程を示す図である。
ドトランジスタのゲートの形成工程を示す図である。
【図６】図１のメモリセルの構成方法の説明図で、ＴＦ
ＴゲートおよびＶSSコンタクトのパッドの形成工程を示
す図である。
ＴゲートおよびＶSSコンタクトのパッドの形成工程を示
す図である。
【図７】図１のメモリセルの構成方法の説明図で、ＶDD
およびＴＦＴチャネルの形成工程を示す図である。
およびＴＦＴチャネルの形成工程を示す図である。
【図８】図１のメモリセルの構成方法の説明図で、ＶSS
およびビットコンタクトのパッドの形成工程を示す図で
ある。
およびビットコンタクトのパッドの形成工程を示す図で
ある。
【図９】図１のメモリセルの構成方法の説明図で、ビッ
ト線の形成工程を示す図である。
ト線の形成工程を示す図である。
【図１０】本発明に係るＳＲＡＭのセルパターン構造の
第２の実施例を示すレイアウト図である。
第２の実施例を示すレイアウト図である。
【図１１】図１０のメモリセルの構成方法の説明図で、
拡散層の形成工程を示す図である。
拡散層の形成工程を示す図である。
【図１２】図１０のメモリセルの構成方法の説明図で、
ドライバトランジスタおよびワードトランジスタのゲー
トの形成工程を示す図である。
ドライバトランジスタおよびワードトランジスタのゲー
トの形成工程を示す図である。
【図１３】図１０のメモリセルの構成方法の説明図で、
ＴＦＴとのコンタクトホールの形成工程を示す図であ
る。
ＴＦＴとのコンタクトホールの形成工程を示す図であ
る。
【図１４】図１０のメモリセルの構成方法の説明図で、
ＶSSとのコンタクトホールの形成工程を示す図である。
ＶSSとのコンタクトホールの形成工程を示す図である。
【図１５】図１０のメモリセルの構成方法の説明図で、
ワード線とのコンタクトホールの形成工程を示す図であ
る。
ワード線とのコンタクトホールの形成工程を示す図であ
る。
【図１６】図１０のメモリセルの構成方法の説明図で、
ワード線の形成工程を示す図である。
ワード線の形成工程を示す図である。
【図１７】図１０のメモリセルの構成方法の説明図で、
ビット線の形成工程を示す図である。
ビット線の形成工程を示す図である。
【図１８】ＴＦＴ負荷型ＳＲＡＭセルの等価回路を示す
図である。
図である。
【図１９】スピリットワードラインセルのセルパターン
構造を示すレイアウト図である。
構造を示すレイアウト図である。
ＷＬ…ワード線 ＢＬ，ＢＬ …ビット線 ＤＴ1 ，ＤＴ2 …ドライバトランジスタ ＧＴDT1 ，ＧＴDT2 …ドライバトランジスタのゲート ＷＴ1 ，ＷＴ2 …ワードトランジスタ ＧＴWT1 ，ＧＴWT2 …ワードトランジスタのゲート ＤＵＦ1 ，ＤＵＦ2 …拡散層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年３月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】スピリットワードラインセルは、図１９に
示すように、ビット線ＢＬ，ＢＬ に垂直な方向に２本の
ワード線ＷＬ1 ，ＷＬ2 が配置されて、拡散層ＤＵ
Ｆ1 、ＤＵＦ2 との重ね合わせ領域にワードトランジス
タＷＬ1 ，ＷＬ2 が形成され、かつ、２本のワード線Ｗ
Ｌ1 とＷＬ2 との間におけるビット線ＢＬ，ＢＬ の配
置方向にドライバトランジスタＤＴ1 ，ＤＴ2 が配置さ
れている。すなわち、このメモリセルは、ワードトラン
ジスタＷＬ1 ，ＷＬ2 のゲートとドライバトランジスタ
ＤＴ1 ，ＤＴ2 のゲートとが概垂直に配置されており、
ビット線方向に長いセルに構成されていた。これは、Ｔ
ＦＴ型ＳＲＡＭに限らず、高抵抗負荷型ＳＲＡＭにおい
ても同様である。
示すように、ビット線ＢＬ，ＢＬ に垂直な方向に２本の
ワード線ＷＬ1 ，ＷＬ2 が配置されて、拡散層ＤＵ
Ｆ1 、ＤＵＦ2 との重ね合わせ領域にワードトランジス
タＷＬ1 ，ＷＬ2 が形成され、かつ、２本のワード線Ｗ
Ｌ1 とＷＬ2 との間におけるビット線ＢＬ，ＢＬ の配
置方向にドライバトランジスタＤＴ1 ，ＤＴ2 が配置さ
れている。すなわち、このメモリセルは、ワードトラン
ジスタＷＬ1 ，ＷＬ2 のゲートとドライバトランジスタ
ＤＴ1 ，ＤＴ2 のゲートとが概垂直に配置されており、
ビット線方向に長いセルに構成されていた。これは、Ｔ
ＦＴ型ＳＲＡＭに限らず、高抵抗負荷型ＳＲＡＭにおい
ても同様である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (3)
- 【請求項１】 負荷素子とドライバトランジスタとから
なる第１および第２のインバータの入出力同士が接続さ
れ、第１および第２のインバータの出力がそれぞれワー
ドトランジスタにより第１および第２のビット線に対し
作動的に接続されたスタティック記憶セルであって、 上記ドライバトランジスタのゲートと上記ワードトラン
ジスタのゲートとが概平行に配置され、かつ、これらゲ
ートがビット線方向とは概垂直に配置されていることを
特徴とするスタティック記憶セル。 - 【請求項２】 上記ドライバトランジスタのゲートと上
記ワードトランジスタのゲートとがそれぞれ別の導電層
で形成されている請求項１記載のスタティック記憶セ
ル。 - 【請求項３】 １セル内の２個のワードトランジスタの
ゲートは、そのゲートの層では分離され、さらに上層の
導電層で接続されている請求項１記載のスタテッィク記
憶セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276939A JPH07130876A (ja) | 1993-11-05 | 1993-11-05 | スタティック記憶セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276939A JPH07130876A (ja) | 1993-11-05 | 1993-11-05 | スタティック記憶セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130876A true JPH07130876A (ja) | 1995-05-19 |
Family
ID=17576518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5276939A Pending JPH07130876A (ja) | 1993-11-05 | 1993-11-05 | スタティック記憶セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130876A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998005070A1 (en) * | 1996-07-31 | 1998-02-05 | Micron Technology, Inc. | Static memory cell |
| US6384454B2 (en) | 1997-05-12 | 2002-05-07 | Micron Technology, Inc. | Process for manufacturing integrated circuit SRAM |
| US6465832B1 (en) | 1999-10-27 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6476424B1 (en) * | 1999-02-10 | 2002-11-05 | Sony Corporation | Semiconductor memory device |
| JP2006179964A (ja) * | 2006-03-30 | 2006-07-06 | Fujitsu Ltd | 半導体装置 |
-
1993
- 1993-11-05 JP JP5276939A patent/JPH07130876A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998005070A1 (en) * | 1996-07-31 | 1998-02-05 | Micron Technology, Inc. | Static memory cell |
| US5818750A (en) * | 1996-07-31 | 1998-10-06 | Micron Technology, Inc. | Static memory cell |
| US5940317A (en) * | 1996-07-31 | 1999-08-17 | Micron Technology, Inc. | Static memory cell |
| US6141239A (en) * | 1996-07-31 | 2000-10-31 | Micron Technology, Inc. | Static memory cell |
| US6319800B1 (en) | 1996-07-31 | 2001-11-20 | Micron Technology, Inc. | Static memory cell |
| US6384454B2 (en) | 1997-05-12 | 2002-05-07 | Micron Technology, Inc. | Process for manufacturing integrated circuit SRAM |
| US6476424B1 (en) * | 1999-02-10 | 2002-11-05 | Sony Corporation | Semiconductor memory device |
| US6465832B1 (en) | 1999-10-27 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2006179964A (ja) * | 2006-03-30 | 2006-07-06 | Fujitsu Ltd | 半導体装置 |
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