JP2000232168A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2000232168A JP2000232168A JP11033418A JP3341899A JP2000232168A JP 2000232168 A JP2000232168 A JP 2000232168A JP 11033418 A JP11033418 A JP 11033418A JP 3341899 A JP3341899 A JP 3341899A JP 2000232168 A JP2000232168 A JP 2000232168A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- word
- length
- transistors
- type active
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 レジストのパターニング時におけるコーナー
ラウンディングの発生を抑制することができ、セルサイ
ズを縮小して高集積化を図ることができる半導体記憶装
置を提供する。 【解決手段】 駆動トランジスタの長さＤＴ．Ｗ1 、駆
動トランジスタのチャネル長ＤＴ．Ｌ1 、ワードトラン
ジスタの長さＷＴ．Ｗ1 およびワードトランジスタのチ
ャネル長ＷＴ．Ｌ1 との間に、以下の関係が成立するよ
うにする。 （ＤＴ．Ｗ1 ／ＷＴ．Ｗ1 ）／（ＷＴ．Ｌ1 ／ＤＴ．Ｌ
1 ）＜１．２ 駆動トランジスタの長さＤＴ．Ｗ1 とワードトランジス
タの長さＷＴ．Ｗ1 とを等しくし、ｐ型能動領域１０１
ａ，１０１ｂのパターンにおける段差を低減させる一
方、ワードトランジスタのチャネル長ＷＴ．Ｌ1 を、駆
動トランジスタのチャネル長ＤＴ．Ｌ1 よりも大きく
（ＷＴ．Ｌ1 ／ＤＴ．Ｌ1 ＞１）する。
ラウンディングの発生を抑制することができ、セルサイ
ズを縮小して高集積化を図ることができる半導体記憶装
置を提供する。 【解決手段】 駆動トランジスタの長さＤＴ．Ｗ1 、駆
動トランジスタのチャネル長ＤＴ．Ｌ1 、ワードトラン
ジスタの長さＷＴ．Ｗ1 およびワードトランジスタのチ
ャネル長ＷＴ．Ｌ1 との間に、以下の関係が成立するよ
うにする。 （ＤＴ．Ｗ1 ／ＷＴ．Ｗ1 ）／（ＷＴ．Ｌ1 ／ＤＴ．Ｌ
1 ）＜１．２ 駆動トランジスタの長さＤＴ．Ｗ1 とワードトランジス
タの長さＷＴ．Ｗ1 とを等しくし、ｐ型能動領域１０１
ａ，１０１ｂのパターンにおける段差を低減させる一
方、ワードトランジスタのチャネル長ＷＴ．Ｌ1 を、駆
動トランジスタのチャネル長ＤＴ．Ｌ1 よりも大きく
（ＷＴ．Ｌ1 ／ＤＴ．Ｌ1 ＞１）する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば６トランジ
スタ構成のＳＲＡＭ（Static Random Access Memory ；
スタティック・ランダム・アクセス・メモリ）セル等の
半導体記憶装置に関する。
スタ構成のＳＲＡＭ（Static Random Access Memory ；
スタティック・ランダム・アクセス・メモリ）セル等の
半導体記憶装置に関する。
【０００２】ＳＲＡＭセルは、一般に、フリップフロッ
プと、ワード線の印加電圧に応じて導通／非導通が制御
され、フリップフロップの２つの記憶ノードそれぞれを
ビット線に接続するか否かを決める２つのトランジスタ
（ワードトランジスタ）とから構成されている。このＳ
ＲＡＭセルは、フリップフロップの負荷素子の違いによ
り、ＭＯＳトランジスタ負荷型と高抵抗負荷型との２つ
に大別できる。このうちＭＯＳトランジスタ負荷型は、
６つのトランジスタを有する構成となっており、負荷ト
ランジスタの種類に応じてｐチャネル型のＭＯＳトラン
ジスタ（以下，ｐＭＯＳという）負荷型、ＴＦＴ (Thin
Film Transistor）負荷型が知られている。
プと、ワード線の印加電圧に応じて導通／非導通が制御
され、フリップフロップの２つの記憶ノードそれぞれを
ビット線に接続するか否かを決める２つのトランジスタ
（ワードトランジスタ）とから構成されている。このＳ
ＲＡＭセルは、フリップフロップの負荷素子の違いによ
り、ＭＯＳトランジスタ負荷型と高抵抗負荷型との２つ
に大別できる。このうちＭＯＳトランジスタ負荷型は、
６つのトランジスタを有する構成となっており、負荷ト
ランジスタの種類に応じてｐチャネル型のＭＯＳトラン
ジスタ（以下，ｐＭＯＳという）負荷型、ＴＦＴ (Thin
Film Transistor）負荷型が知られている。
【０００３】図６は、従来のｐＭＯＳ負荷型ＳＲＡＭセ
ルの配置パターンの一例を表したものである。なお、こ
の図は、トランジスタのゲートを形成した後の様子を表
すもので、セル内部の接続線やビット線等の上層配線層
は省略されている。
ルの配置パターンの一例を表したものである。なお、こ
の図は、トランジスタのゲートを形成した後の様子を表
すもので、セル内部の接続線やビット線等の上層配線層
は省略されている。
【０００４】このｐＭＯＳ負荷型のＳＲＡＭセル１００
は、駆動トランジスタとしてのｎチャネル型ＭＯＳトラ
ンジスタ（以下、ｎＭＯＳという）が形成される２つの
ｐ型能動領域１０１ａ，１０１ｂ、負荷トランジスタと
してのｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯ
Ｓという）が形成される２つのｎ型能動領域１０２ａ，
１０２ｂを有している。これらｐ型能動領域１０１ａ，
１０１ｂおよびｎ型能動領域１０２ａ，１０２ｂの周囲
は、例えばＬＯＣＯＳ(Local Oxidation of Silicon)或
いはトレンチ構造の素子分離絶縁領域１０３となってい
る。
は、駆動トランジスタとしてのｎチャネル型ＭＯＳトラ
ンジスタ（以下、ｎＭＯＳという）が形成される２つの
ｐ型能動領域１０１ａ，１０１ｂ、負荷トランジスタと
してのｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯ
Ｓという）が形成される２つのｎ型能動領域１０２ａ，
１０２ｂを有している。これらｐ型能動領域１０１ａ，
１０１ｂおよびｎ型能動領域１０２ａ，１０２ｂの周囲
は、例えばＬＯＣＯＳ(Local Oxidation of Silicon)或
いはトレンチ構造の素子分離絶縁領域１０３となってい
る。
【０００５】この従来のＳＲＡＭセル１００において、
２つのｐ型能動領域１０１ａ，１０１ｂはそれぞれ段差
１０６を有し、図において上下に並行に配置されてい
る。一方のｐ型能動領域１０１ａでは、その段差１０６
を挟んで両側に駆動トランジスタＱｎ１とワードトラン
ジスタＱｎ３とが形成されている。他方のｐ型能動領域
１０１ｂでは、その段差１０６を挟んで両側にワードト
ランジスタＱｎ４と駆動トランジスタＱｎ２とが形成さ
れている。ワードトランジスタＱｎ３のゲート電極を兼
ねるワード線（ＷＬ）１０４ａがｐ型能動領域１０１ａ
に、また、ワードトランジスタＱｎ４のゲート電極を兼
ねるワード線（ＷＬ）１０４ｂがｐ型能動領域１０１ｂ
に対してそれぞれ直交するように配線されている。これ
に対して、駆動トランジスタＱｎ１のゲート電極を兼ね
る共通ゲート線１０５ａ（ＧＬ１）がｐ型能動領域１０
１ａに対して図６の縦方向に直交し、また同様な方向
に、共通ゲート線１０５ｂ（ＧＬ２）がｐ型能動領域１
０１ｂに対して直交している。なお、これら共通ゲート
線１０５ａ，１０５ｂおよびワード線１０４ａ，１０４
ｂは共に不純物含む第１層目のポリシリコン層により形
成されている。
２つのｐ型能動領域１０１ａ，１０１ｂはそれぞれ段差
１０６を有し、図において上下に並行に配置されてい
る。一方のｐ型能動領域１０１ａでは、その段差１０６
を挟んで両側に駆動トランジスタＱｎ１とワードトラン
ジスタＱｎ３とが形成されている。他方のｐ型能動領域
１０１ｂでは、その段差１０６を挟んで両側にワードト
ランジスタＱｎ４と駆動トランジスタＱｎ２とが形成さ
れている。ワードトランジスタＱｎ３のゲート電極を兼
ねるワード線（ＷＬ）１０４ａがｐ型能動領域１０１ａ
に、また、ワードトランジスタＱｎ４のゲート電極を兼
ねるワード線（ＷＬ）１０４ｂがｐ型能動領域１０１ｂ
に対してそれぞれ直交するように配線されている。これ
に対して、駆動トランジスタＱｎ１のゲート電極を兼ね
る共通ゲート線１０５ａ（ＧＬ１）がｐ型能動領域１０
１ａに対して図６の縦方向に直交し、また同様な方向
に、共通ゲート線１０５ｂ（ＧＬ２）がｐ型能動領域１
０１ｂに対して直交している。なお、これら共通ゲート
線１０５ａ，１０５ｂおよびワード線１０４ａ，１０４
ｂは共に不純物含む第１層目のポリシリコン層により形
成されている。
【０００６】共通ゲート線１０５ａはｎ型能動領域１０
２ａに対しても直交している。同様に、共通ゲート線１
０５ｂはｎ型能動領域１０２ｂに対しても直交してい
る。これにより、ｎ型能動領域１０２ａ，１０２ｂにそ
れぞれｐＭＯＳ（負荷トランジスタＱｐ１又はＱｐ２）
が形成されている。負荷トランジスタＱｐ１と駆動トラ
ンジスタＱｎ１とにより第１のインバータが構成され、
同様に、負荷トランジスタＱｐ２と駆動トランジスタＱ
ｎ２とにより第２のインバータが構成されている。これ
ら第１のインバータおよび第２のインバータによりフリ
ップフロップが構成される。なお、共通ゲート線１０５
ａとワード線１０４ｂ、また、共通ゲート線１０５ｂと
ワード線１０４ａとがそれぞれ同一直線状に配設されて
いる。なお、ｐ型能動領域１０１ａ，１０１ｂそれぞれ
はコンタクト１０７を介してビット線（図示せず）また
はＶSS（共通電位）の供給線（図示せず）にそれぞれ電
気的に接続されている。また、ｐ型能動領域１０１ａと
ｎ型能動領域１０２ａ、ｐ型能動領域１０１ｂとｎ型能
動領域１０２ｂは、それぞれ、コンタクト（図示せず）
を介して互いに電気的に接続されている。ｎ型能動領域
１２ａ，１２ｂはコンタクト（図示せず）を介してＶCC
（電源電圧）の供給線と共通に接続されている。
２ａに対しても直交している。同様に、共通ゲート線１
０５ｂはｎ型能動領域１０２ｂに対しても直交してい
る。これにより、ｎ型能動領域１０２ａ，１０２ｂにそ
れぞれｐＭＯＳ（負荷トランジスタＱｐ１又はＱｐ２）
が形成されている。負荷トランジスタＱｐ１と駆動トラ
ンジスタＱｎ１とにより第１のインバータが構成され、
同様に、負荷トランジスタＱｐ２と駆動トランジスタＱ
ｎ２とにより第２のインバータが構成されている。これ
ら第１のインバータおよび第２のインバータによりフリ
ップフロップが構成される。なお、共通ゲート線１０５
ａとワード線１０４ｂ、また、共通ゲート線１０５ｂと
ワード線１０４ａとがそれぞれ同一直線状に配設されて
いる。なお、ｐ型能動領域１０１ａ，１０１ｂそれぞれ
はコンタクト１０７を介してビット線（図示せず）また
はＶSS（共通電位）の供給線（図示せず）にそれぞれ電
気的に接続されている。また、ｐ型能動領域１０１ａと
ｎ型能動領域１０２ａ、ｐ型能動領域１０１ｂとｎ型能
動領域１０２ｂは、それぞれ、コンタクト（図示せず）
を介して互いに電気的に接続されている。ｎ型能動領域
１２ａ，１２ｂはコンタクト（図示せず）を介してＶCC
（電源電圧）の供給線と共通に接続されている。
【０００７】
【発明が解決しようとする課題】上述のような従来の６
トランジスタ構成を有するＳＲＡＭにおいて、ワードト
ランジスタと駆動トランジスタとの関係を見ると、駆動
トランジスタＱｎ１，Ｑｎ２のチャネル長をＤＴ．Ｌ、
ワードトランジスタＱｎ３，Ｑｎ４のチャネル長をＷ
Ｔ．Ｌとした場合、ＤＴ．Ｌ＝ＷＴ．Ｌの関係にある。
具体例としては、例えば後述の表１にも示したように、
ＤＴ．Ｌ＝ＷＴ．Ｌ＝０．１８μｍが挙げられる。ま
た、駆動トランジスタＱｎ１，Ｑｎ２の長さをＤＴ．
Ｗ、ワードトランジスタＱｎ３，Ｑｎ４の長さをＷＴ．
Ｗとすると、ＤＴ．Ｗ＝０．６４μｍ、ＷＴ．Ｗ＝０．
４９μｍである。なお，各トランジスタの長さは、チャ
ネル電流が流れる方向に対して直交する方向の長さを示
している。
トランジスタ構成を有するＳＲＡＭにおいて、ワードト
ランジスタと駆動トランジスタとの関係を見ると、駆動
トランジスタＱｎ１，Ｑｎ２のチャネル長をＤＴ．Ｌ、
ワードトランジスタＱｎ３，Ｑｎ４のチャネル長をＷ
Ｔ．Ｌとした場合、ＤＴ．Ｌ＝ＷＴ．Ｌの関係にある。
具体例としては、例えば後述の表１にも示したように、
ＤＴ．Ｌ＝ＷＴ．Ｌ＝０．１８μｍが挙げられる。ま
た、駆動トランジスタＱｎ１，Ｑｎ２の長さをＤＴ．
Ｗ、ワードトランジスタＱｎ３，Ｑｎ４の長さをＷＴ．
Ｗとすると、ＤＴ．Ｗ＝０．６４μｍ、ＷＴ．Ｗ＝０．
４９μｍである。なお，各トランジスタの長さは、チャ
ネル電流が流れる方向に対して直交する方向の長さを示
している。
【０００８】従来、このようなＳＲＡＭセルでは、Ｄ
Ｔ．Ｗ／ＷＴ．Ｗ＝ＤＴ．Ｌ／ＷＴ．Ｌ＝１．０、すな
わち、駆動トランジスタＱｎ１，Ｑｎ２とワードトラン
ジスタＱｎ３，Ｑｎ４との大きさ（チャネル長および長
さ）を互いに等しくすることが一般的であった。
Ｔ．Ｗ／ＷＴ．Ｗ＝ＤＴ．Ｌ／ＷＴ．Ｌ＝１．０、すな
わち、駆動トランジスタＱｎ１，Ｑｎ２とワードトラン
ジスタＱｎ３，Ｑｎ４との大きさ（チャネル長および長
さ）を互いに等しくすることが一般的であった。
【０００９】しかしながら、スタティック・ノイズ・マ
ージン（Static Noise Margin ）（以下、ＳＮＭとい
う）などのセル動作の安定性を確保しようとするセルデ
ザインの場合には、上記のように駆動トランジスタＱｎ
１，Ｑｎ２とワードトランジスタＱｎ３，Ｑｎ４との大
きさを等しくするのではなく、駆動トランジスタＱｎ
１，Ｑｎ２の長さＤＴ．Ｗを、ワードトランジスタＱｎ
３，Ｑｎ４の長さＷＴ．Ｗよりも大きく、すなわち、ワ
ードトランジスタＱｎ３，Ｑｎ４のチャネル電流に対す
る抵抗成分を駆動トランジスタＱｎ１，Ｑｎ２のそれよ
りも相対的に大きくし、これによりプルダウン電流を下
げることが行われている。そのため、図６にも示したよ
うに、上述の従来のＳＲＡＭセル１００においては、駆
動トランジスタＱｎ１，Ｑｎ２とワードトランジスタＱ
ｎ３，Ｑｎ４の長さに差を持たせるべく、ｐ型能動領域
１０１ａ，１０１ｂのパターンに段差１０６が形成され
ている。ここでは、段差１６の大きさは、ＤＴ．Ｗ−Ｗ
Ｔ．Ｗ＝０．１５μｍとなっている。
ージン（Static Noise Margin ）（以下、ＳＮＭとい
う）などのセル動作の安定性を確保しようとするセルデ
ザインの場合には、上記のように駆動トランジスタＱｎ
１，Ｑｎ２とワードトランジスタＱｎ３，Ｑｎ４との大
きさを等しくするのではなく、駆動トランジスタＱｎ
１，Ｑｎ２の長さＤＴ．Ｗを、ワードトランジスタＱｎ
３，Ｑｎ４の長さＷＴ．Ｗよりも大きく、すなわち、ワ
ードトランジスタＱｎ３，Ｑｎ４のチャネル電流に対す
る抵抗成分を駆動トランジスタＱｎ１，Ｑｎ２のそれよ
りも相対的に大きくし、これによりプルダウン電流を下
げることが行われている。そのため、図６にも示したよ
うに、上述の従来のＳＲＡＭセル１００においては、駆
動トランジスタＱｎ１，Ｑｎ２とワードトランジスタＱ
ｎ３，Ｑｎ４の長さに差を持たせるべく、ｐ型能動領域
１０１ａ，１０１ｂのパターンに段差１０６が形成され
ている。ここでは、段差１６の大きさは、ＤＴ．Ｗ−Ｗ
Ｔ．Ｗ＝０．１５μｍとなっている。
【００１０】ところで、このようなＳＲＡＭセルにおい
ては、高集積化を目的として、セルフアラインコンタク
ト技術を導入し、あるいは、コンタクトパターンの形成
の際の下地の第１層目のポリシリコン層（すなわち、ワ
ード線１０４ａ，１０４ｂ、共通ゲート線１０５ａ，１
０５ｂ）に対する合わせ精度の向上を図ることによっ
て、ポリシリコン層とコンタクト１０７との間のスペー
スを縮小し、これによりセルサイズの縮小が図られてい
る。
ては、高集積化を目的として、セルフアラインコンタク
ト技術を導入し、あるいは、コンタクトパターンの形成
の際の下地の第１層目のポリシリコン層（すなわち、ワ
ード線１０４ａ，１０４ｂ、共通ゲート線１０５ａ，１
０５ｂ）に対する合わせ精度の向上を図ることによっ
て、ポリシリコン層とコンタクト１０７との間のスペー
スを縮小し、これによりセルサイズの縮小が図られてい
る。
【００１１】しかしながら、一般に、レジストのパター
ニングプロセスでは、ｐ型能動領域１０１ａ，１０１ｂ
のパターンの段差１０６において、角部分が丸まってし
まい（Corner Rounding ；コーナーラウンディング）、
設計通りのパターン形状を得ることができない。このた
め、上述のようにポリシリコン層とコンタクト１０７と
の間のスペースを縮小し、その結果、駆動トランジスタ
Ｑｎ１，Ｑｎ２とワードトランジスタＱｎ３，Ｑｎ４と
の間の距離が小さくなった場合、両者の間にあるパター
ンの段差１０６と、駆動トランジスタＱｎ１，Ｑｎ２、
ワードトランジスタＱｎ３，Ｑｎ４との距離が小さくな
る。すなわち、図６に２点鎖線で示したように、コーナ
ーラウンディングが発生した部分（コーナーラウンディ
ング発生部１０６ａ）若しくはその近傍に、駆動トラン
ジスタＱｎ１，Ｑｎ２およびワードトランジスタＱｎ
３，Ｑｎ４が形成されることになる。そのため、従来の
ＳＲＡＭセルにおいては、設計通りの長さの駆動トラン
ジスタおよびワードトランジスタを得ることができない
という問題があった。
ニングプロセスでは、ｐ型能動領域１０１ａ，１０１ｂ
のパターンの段差１０６において、角部分が丸まってし
まい（Corner Rounding ；コーナーラウンディング）、
設計通りのパターン形状を得ることができない。このた
め、上述のようにポリシリコン層とコンタクト１０７と
の間のスペースを縮小し、その結果、駆動トランジスタ
Ｑｎ１，Ｑｎ２とワードトランジスタＱｎ３，Ｑｎ４と
の間の距離が小さくなった場合、両者の間にあるパター
ンの段差１０６と、駆動トランジスタＱｎ１，Ｑｎ２、
ワードトランジスタＱｎ３，Ｑｎ４との距離が小さくな
る。すなわち、図６に２点鎖線で示したように、コーナ
ーラウンディングが発生した部分（コーナーラウンディ
ング発生部１０６ａ）若しくはその近傍に、駆動トラン
ジスタＱｎ１，Ｑｎ２およびワードトランジスタＱｎ
３，Ｑｎ４が形成されることになる。そのため、従来の
ＳＲＡＭセルにおいては、設計通りの長さの駆動トラン
ジスタおよびワードトランジスタを得ることができない
という問題があった。
【００１２】このようなことから、従来のＳＲＡＭセル
においては、セルフアラインコンタクト技術を導入し、
あるいは、コンタクトパターンの形成の際の下地のポリ
シリコン層に対する合わせ精度の向上を図ることによ
り、ポリシリコン層とコンタクトとの間のスペースを縮
小した場合においても、駆動トランジスタとワードトラ
ンジスタとの間のスペースを、コーナーラウンディング
発生部の影響が及ばない領域まで拡大する必要があり、
これが結局セルサイズの縮小を妨げる要因となってい
た。
においては、セルフアラインコンタクト技術を導入し、
あるいは、コンタクトパターンの形成の際の下地のポリ
シリコン層に対する合わせ精度の向上を図ることによ
り、ポリシリコン層とコンタクトとの間のスペースを縮
小した場合においても、駆動トランジスタとワードトラ
ンジスタとの間のスペースを、コーナーラウンディング
発生部の影響が及ばない領域まで拡大する必要があり、
これが結局セルサイズの縮小を妨げる要因となってい
た。
【００１３】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、レジストのパターニング時における
コーナーラウンディングの発生を抑制し、セルサイズを
縮小して高集積化を図ることができる半導体記憶装置を
提供することにある。
ので、その目的は、レジストのパターニング時における
コーナーラウンディングの発生を抑制し、セルサイズを
縮小して高集積化を図ることができる半導体記憶装置を
提供することにある。
【００１４】
【課題を解決するための手段】本発明による半導体記憶
装置は、駆動トランジスタの長さＤＴ．Ｗ、駆動トラン
ジスタのチャネル長ＤＴ．Ｌ、ワードトランジスタの長
さＷＴ．Ｗおよびワードトランジスタのチャネル長Ｗ
Ｔ．Ｌとの間に、 （ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／ＤＴ．Ｌ）＜
１．２ の関係を有するように構成したものである。なお、各ト
ランジスタにおいて、その長さとは、チャネル電流が流
れる方向に対して直交する方向の長さをいう。
装置は、駆動トランジスタの長さＤＴ．Ｗ、駆動トラン
ジスタのチャネル長ＤＴ．Ｌ、ワードトランジスタの長
さＷＴ．Ｗおよびワードトランジスタのチャネル長Ｗ
Ｔ．Ｌとの間に、 （ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／ＤＴ．Ｌ）＜
１．２ の関係を有するように構成したものである。なお、各ト
ランジスタにおいて、その長さとは、チャネル電流が流
れる方向に対して直交する方向の長さをいう。
【００１５】この半導体記憶装置では、駆動トランジス
タの長さＤＴ．Ｗ、駆動トランジスタのチャネル長Ｄ
Ｔ．Ｌ、ワードトランジスタの長さＷＴ．Ｗおよびワー
ドトランジスタのチャネル長ＷＴ．Ｌとの間に上記の関
係を有することから、ＤＴ．Ｗ／ＷＴ．Ｗを１．０に近
づけると共に、ＷＴ．Ｌ／ＤＴ．Ｌを１．０より大き
く、すなわちワードトランジスタのチャネル長ＷＴ．Ｌ
を駆動トランジスタのチャネル長ＤＴ．Ｌよりも大きく
することにより、能動領域におけるパターンの段差が低
減され、若しくは段差がなくなる。よって、レジストの
パターニング時におけるコーナーラウンディングの発生
が抑制される。
タの長さＤＴ．Ｗ、駆動トランジスタのチャネル長Ｄ
Ｔ．Ｌ、ワードトランジスタの長さＷＴ．Ｗおよびワー
ドトランジスタのチャネル長ＷＴ．Ｌとの間に上記の関
係を有することから、ＤＴ．Ｗ／ＷＴ．Ｗを１．０に近
づけると共に、ＷＴ．Ｌ／ＤＴ．Ｌを１．０より大き
く、すなわちワードトランジスタのチャネル長ＷＴ．Ｌ
を駆動トランジスタのチャネル長ＤＴ．Ｌよりも大きく
することにより、能動領域におけるパターンの段差が低
減され、若しくは段差がなくなる。よって、レジストの
パターニング時におけるコーナーラウンディングの発生
が抑制される。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１７】まず、具体的な実施の形態の説明に先立
ち、図４を参照してｐＭＯＳ負荷型ＳＲＡＭセルの回路
構成について説明する。
ち、図４を参照してｐＭＯＳ負荷型ＳＲＡＭセルの回路
構成について説明する。
【００１８】このｐＭＯＳ負荷型ＳＲＡＭセルは６個の
トランジスタからなる構成を有しており、ｎチャネル型
のＭＯＳトランジスタ（以下、ｎＭＯＳという）Ｑｎ
１，Ｑｎ２、ｐチャネル型のＭＯＳトランジスタ（以
下、ｐＭＯＳという）Ｑｐ１，Ｑｐ２を備えている。ｎ
ＭＯＳＱｎ１，Ｑｎ２はそれぞれ駆動トランジスタ、ｐ
ＭＯＳＱｐ１，Ｑｐ２はそれぞれ負荷トランジスタとし
て作用するものである。これら負荷トランジスタｐＭＯ
ＳＱｐ１，Ｑｐ２および駆動トランジスタｎＭＯＳＱｎ
１，Ｑｎ２によって、入力端が互いに交叉して一方の入
力端が他方の出力端に接続され、他方の入力端が一方の
出力端に接続された、２つのインバータ（フリップフロ
ップ）が構成されている。
トランジスタからなる構成を有しており、ｎチャネル型
のＭＯＳトランジスタ（以下、ｎＭＯＳという）Ｑｎ
１，Ｑｎ２、ｐチャネル型のＭＯＳトランジスタ（以
下、ｐＭＯＳという）Ｑｐ１，Ｑｐ２を備えている。ｎ
ＭＯＳＱｎ１，Ｑｎ２はそれぞれ駆動トランジスタ、ｐ
ＭＯＳＱｐ１，Ｑｐ２はそれぞれ負荷トランジスタとし
て作用するものである。これら負荷トランジスタｐＭＯ
ＳＱｐ１，Ｑｐ２および駆動トランジスタｎＭＯＳＱｎ
１，Ｑｎ２によって、入力端が互いに交叉して一方の入
力端が他方の出力端に接続され、他方の入力端が一方の
出力端に接続された、２つのインバータ（フリップフロ
ップ）が構成されている。
【００１９】ｎＭＯＳＱｎ３とｎＭＯＳＱｎ４は、ワー
ド線ＷＬ１，ＷＬ２の印加電圧に応じて各インバータの
接続点（記憶ノードＮＤ１，ＮＤ２）をビット線ＢＬ
１，ＢＬ２に接続するか否かを制御するワードトランジ
スタである。このセル構成は一般的であり、ここでは、
これ以上の詳細な接続関係の説明は省略する。
ド線ＷＬ１，ＷＬ２の印加電圧に応じて各インバータの
接続点（記憶ノードＮＤ１，ＮＤ２）をビット線ＢＬ
１，ＢＬ２に接続するか否かを制御するワードトランジ
スタである。このセル構成は一般的であり、ここでは、
これ以上の詳細な接続関係の説明は省略する。
【００２０】このｐＭＯＳ負荷型のＳＲＡＭセルでは、
片側のビット線ＢＬ１を高電位にするようにして、ワー
ドトランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬ
１，ＷＬ２を介して所定電圧を印加することで、両トラ
ンジスタＱｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ
１，ＮＤ２に電荷を蓄積する。片側の記憶ノードが「Ｈ
（ハイ）」になると、フリップフロップ構成の特徴とし
て、もう一方の記憶ノードが「Ｌ（ロー）」になるよう
に、駆動トランジスタＱｎ１，Ｑｎ２および負荷トラン
ジスタＱｐ１，Ｑｐ２が動作する。例えば、記憶ノード
ＮＤ１が「Ｈ」，記憶ノードＮＤ２が「Ｌ」の場合は、
駆動トランジスタＱｎ２と負荷トランジスタＱｐ１がオ
ン状態、駆動トランジスタＱｎ１と負荷トランジスタＱ
ｐ２がオフ状態をとり、記憶ノードＮＤ１が電源電圧Ｖ
ccの供給線から電荷の供給を受け、記憶ノードＮＤ２が
接地電位に保持され続ける。逆に、ビット線ＢＬ１電位
が「Ｌ」のときワードトランジスタＱｎ３がオンするこ
とによって記憶ノードＮＤ１が強制的に”Ｌ”に移行す
るか、ビット線ＢＬ２電位が「Ｈ」のときにワードトラ
ンジスタＱｎ４がオンすることによって記憶ノードＮＤ
２が強制的に「Ｈ」に移行すると、駆動トランジスタＱ
ｎ１，Ｑｎ２および負荷トランジスタＱｐ１，Ｑｐ２が
全て反転し、記憶ノードＮＤ２が電源電圧Ｖccの供給線
から電荷の供給を受け、記憶ノードＮＤ１が接地電位に
保持されるようになる。このように、電荷保持をフリッ
プフロップで行うことで、電荷を静的に記憶ノードＮＤ
１，ＮＤ２に保持し、その電位が「Ｌ」であるか「Ｈ」
であるかを、それぞれ「０」と「１」のデータに対応さ
せて、このデータをセル内の６つのトランジスタで記憶
させることができる。
片側のビット線ＢＬ１を高電位にするようにして、ワー
ドトランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬ
１，ＷＬ２を介して所定電圧を印加することで、両トラ
ンジスタＱｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ
１，ＮＤ２に電荷を蓄積する。片側の記憶ノードが「Ｈ
（ハイ）」になると、フリップフロップ構成の特徴とし
て、もう一方の記憶ノードが「Ｌ（ロー）」になるよう
に、駆動トランジスタＱｎ１，Ｑｎ２および負荷トラン
ジスタＱｐ１，Ｑｐ２が動作する。例えば、記憶ノード
ＮＤ１が「Ｈ」，記憶ノードＮＤ２が「Ｌ」の場合は、
駆動トランジスタＱｎ２と負荷トランジスタＱｐ１がオ
ン状態、駆動トランジスタＱｎ１と負荷トランジスタＱ
ｐ２がオフ状態をとり、記憶ノードＮＤ１が電源電圧Ｖ
ccの供給線から電荷の供給を受け、記憶ノードＮＤ２が
接地電位に保持され続ける。逆に、ビット線ＢＬ１電位
が「Ｌ」のときワードトランジスタＱｎ３がオンするこ
とによって記憶ノードＮＤ１が強制的に”Ｌ”に移行す
るか、ビット線ＢＬ２電位が「Ｈ」のときにワードトラ
ンジスタＱｎ４がオンすることによって記憶ノードＮＤ
２が強制的に「Ｈ」に移行すると、駆動トランジスタＱ
ｎ１，Ｑｎ２および負荷トランジスタＱｐ１，Ｑｐ２が
全て反転し、記憶ノードＮＤ２が電源電圧Ｖccの供給線
から電荷の供給を受け、記憶ノードＮＤ１が接地電位に
保持されるようになる。このように、電荷保持をフリッ
プフロップで行うことで、電荷を静的に記憶ノードＮＤ
１，ＮＤ２に保持し、その電位が「Ｌ」であるか「Ｈ」
であるかを、それぞれ「０」と「１」のデータに対応さ
せて、このデータをセル内の６つのトランジスタで記憶
させることができる。
【００２１】〔第１の実施の形態〕次に、図１を参照し
て本発明の第１の実施の形態に係る６トランジスタ型Ｓ
ＲＡＭセルのパターンの構成について説明する。このＳ
ＲＡＭセル１０は、第１導電型の能動領域としてのｐ型
能動領域１１ａ，１１ｂ、および第２導電型の能動領域
としてのｎ型能動領域１２ａ，１２ｂを備えている。こ
れらｐ型能動領域１１ａ，１１ｂおよびｎ型能動領域１
２ａ，１２ｂの周囲は、例えばＬＯＣＯＳあるいはトレ
ンチ構造の素子分離絶縁領域１３となっている。
て本発明の第１の実施の形態に係る６トランジスタ型Ｓ
ＲＡＭセルのパターンの構成について説明する。このＳ
ＲＡＭセル１０は、第１導電型の能動領域としてのｐ型
能動領域１１ａ，１１ｂ、および第２導電型の能動領域
としてのｎ型能動領域１２ａ，１２ｂを備えている。こ
れらｐ型能動領域１１ａ，１１ｂおよびｎ型能動領域１
２ａ，１２ｂの周囲は、例えばＬＯＣＯＳあるいはトレ
ンチ構造の素子分離絶縁領域１３となっている。
【００２２】このＳＲＡＭセル１０において、２つのｐ
型能動領域１１ａ，１１ｂはそれぞれ、図において上下
に並行に配置されている。一方のｐ型能動領域１１ａで
は、その両側に駆動トランジスタＱｎ１とワードトラン
ジスタＱｎ３とが形成されている。他方のｐ型能動領域
１１ｂでは、その両側にワードトランジスタＱｎ４と駆
動トランジスタＱｎ２とが形成されている。ワードトラ
ンジスタＱｎ３のゲート電極を兼ねるワード線（ＷＬ）
１４ａが、ｐ型能動領域１１ａに、また、ワードトラン
ジスタＱｎ４のゲート電極を兼ねるワード線（ＷＬ）１
４ｂが、ｐ型能動領域１１ｂに対してそれぞれ直交する
ように配線されている。これに対して、駆動トランジス
タＱｎ１のゲート電極を兼ねる共通ゲート線１５ａ（Ｇ
Ｌ１）がｐ型能動領域１１ａに対して図１の縦方向に直
交し、また同様な方向に、共通ゲート線１５ｂ（ＧＬ
２）がｐ型能動領域１１ｂに対して直交している。
型能動領域１１ａ，１１ｂはそれぞれ、図において上下
に並行に配置されている。一方のｐ型能動領域１１ａで
は、その両側に駆動トランジスタＱｎ１とワードトラン
ジスタＱｎ３とが形成されている。他方のｐ型能動領域
１１ｂでは、その両側にワードトランジスタＱｎ４と駆
動トランジスタＱｎ２とが形成されている。ワードトラ
ンジスタＱｎ３のゲート電極を兼ねるワード線（ＷＬ）
１４ａが、ｐ型能動領域１１ａに、また、ワードトラン
ジスタＱｎ４のゲート電極を兼ねるワード線（ＷＬ）１
４ｂが、ｐ型能動領域１１ｂに対してそれぞれ直交する
ように配線されている。これに対して、駆動トランジス
タＱｎ１のゲート電極を兼ねる共通ゲート線１５ａ（Ｇ
Ｌ１）がｐ型能動領域１１ａに対して図１の縦方向に直
交し、また同様な方向に、共通ゲート線１５ｂ（ＧＬ
２）がｐ型能動領域１１ｂに対して直交している。
【００２３】共通ゲート線１５ａはｎ型能動領域１２ａ
に対しても直交している。同様に、共通ゲート線１５ｂ
はｎ型能動領域１２ｂに対しても直交している。これに
より、ｎ型能動領域１２ａ，１２ｂにそれぞれｐＭＯＳ
（負荷トランジスタＱｐ１又はＱｐ２）が形成されてい
る。負荷トランジスタＱｐ１と駆動トランジスタＱｎ１
とにより第１のインバータが構成され、同様に、負荷ト
ランジスタＱｐ２と駆動トランジスタＱｎ２とにより第
２のインバータが構成されている。これら第１のインバ
ータおよび第２のインバータによりフリップフロップが
構成される。なお、共通ゲート線１５ａとワード線１４
ｂ、また、共通ゲート線１５ｂとワード線１４ａとがそ
れぞれ同一直線状に配設されている。なお、これら共通
ゲート線１５ａ，１５ｂおよびワード線１４ａ，１４ｂ
は共に、不純物含む第１層目のポリシリコン層により形
成されている。
に対しても直交している。同様に、共通ゲート線１５ｂ
はｎ型能動領域１２ｂに対しても直交している。これに
より、ｎ型能動領域１２ａ，１２ｂにそれぞれｐＭＯＳ
（負荷トランジスタＱｐ１又はＱｐ２）が形成されてい
る。負荷トランジスタＱｐ１と駆動トランジスタＱｎ１
とにより第１のインバータが構成され、同様に、負荷ト
ランジスタＱｐ２と駆動トランジスタＱｎ２とにより第
２のインバータが構成されている。これら第１のインバ
ータおよび第２のインバータによりフリップフロップが
構成される。なお、共通ゲート線１５ａとワード線１４
ｂ、また、共通ゲート線１５ｂとワード線１４ａとがそ
れぞれ同一直線状に配設されている。なお、これら共通
ゲート線１５ａ，１５ｂおよびワード線１４ａ，１４ｂ
は共に、不純物含む第１層目のポリシリコン層により形
成されている。
【００２４】以上のＳＲＡＭセル１０の基本的構成は、
従来のＳＲＡＭセル１００（図６）と実質的に同じであ
るが、本実施の形態のＳＲＡＭセル１０では、駆動トラ
ンジスタＱｎ１，Ｑｎ２の長さＤＴ．Ｗ1 、駆動トラン
ジスタＱｎ１，Ｑｎ２のチャネル長ＤＴ．Ｌ1 、ワード
トランジスタＱｎ３，Ｑｎ４の長さＷＴ．Ｗ1 およびワ
ードトランジスタＱｎ３，Ｑｎ４のチャネル長ＷＴ．Ｌ
1 との間に、以下の関係が成立するようにし、ｐ型能動
領域１１ａ，１１ｂのパターンにおける段差をなくした
ものである。
従来のＳＲＡＭセル１００（図６）と実質的に同じであ
るが、本実施の形態のＳＲＡＭセル１０では、駆動トラ
ンジスタＱｎ１，Ｑｎ２の長さＤＴ．Ｗ1 、駆動トラン
ジスタＱｎ１，Ｑｎ２のチャネル長ＤＴ．Ｌ1 、ワード
トランジスタＱｎ３，Ｑｎ４の長さＷＴ．Ｗ1 およびワ
ードトランジスタＱｎ３，Ｑｎ４のチャネル長ＷＴ．Ｌ
1 との間に、以下の関係が成立するようにし、ｐ型能動
領域１１ａ，１１ｂのパターンにおける段差をなくした
ものである。
【００２５】 （ＤＴ．Ｗ1 ／ＷＴ．Ｗ1 ）／（ＷＴ．Ｌ1 ／ＤＴ．Ｌ1 ）＝０．７７─（１ ）
【００２６】本実施の形態では、また、駆動トランジス
タの長さＤＴ．Ｗ1 とワードトランジスタの長さＷＴ．
Ｗ1 とは等しい（ＤＴ．Ｗ1 ＝ＷＴ．Ｗ1 ）が、ワード
トランジスタのチャネル長ＷＴ．Ｌ1 が駆動トランジス
タのチャネル長ＤＴ．Ｌ1 よりも大きく（ＷＴ．Ｌ1 ／
ＤＴ．Ｌ1 ＞１）なっている。このような関係を有する
各トランジスタの長さの組み合わせの具体的な例として
は、表１において（ｄ）欄にも記載したような、以下の
数値が挙げられる。
タの長さＤＴ．Ｗ1 とワードトランジスタの長さＷＴ．
Ｗ1 とは等しい（ＤＴ．Ｗ1 ＝ＷＴ．Ｗ1 ）が、ワード
トランジスタのチャネル長ＷＴ．Ｌ1 が駆動トランジス
タのチャネル長ＤＴ．Ｌ1 よりも大きく（ＷＴ．Ｌ1 ／
ＤＴ．Ｌ1 ＞１）なっている。このような関係を有する
各トランジスタの長さの組み合わせの具体的な例として
は、表１において（ｄ）欄にも記載したような、以下の
数値が挙げられる。
【００２７】ＤＴ．Ｗ1 ＝ＷＴ．Ｗ1 ＝０．４９μｍ，
ＷＴ．Ｌ1 ＝０．２３μｍ，ＤＴ．Ｌ1 ＝０．１８μｍ
ＷＴ．Ｌ1 ＝０．２３μｍ，ＤＴ．Ｌ1 ＝０．１８μｍ
【００２８】
【表１】
【００２９】本実施の形態では、駆動トランジスタＱｎ
１，Ｑｎ２の長さＤＴ．Ｗ1 とワードトランジスタＱｎ
３，Ｑｎ４の長さＷＴ．Ｗ1 とを等しくし、ｐ型能動領
域１１ａ，１１ｂのパターンにおける段差をなくす一
方、ワードトランジスタＱｎ３，Ｑｎ４のチャネル長Ｗ
Ｔ．Ｌ1 を駆動トランジスタＱｎ１，Ｑｎ２のチャネル
長ＤＴ．Ｌ1 よりも大きくしている。すなわち、ワード
トランジスタＱｎ３，Ｑｎ４のチャネル長ＷＴ．Ｌ1 が
駆動トランジスタＱｎ１，Ｑｎ２のチャネル長ＤＴ．Ｌ
1 よりも大きいことにより、ワードトランジスタＱｎ
３，Ｑｎ４におけるチャネル電流に対する抵抗成分が、
駆動トランジスタＱｎ１，Ｑｎ２のそれよりも相対的に
大きくなり、ＳＮＭなどのセル動作の安定化を図ること
ができる。また、ｐ型能動領域１１ａ，１１ｂに段差が
ないため、これらｐ型能動領域１１ａ，１１ｂをレジス
トのパターニングにより形成する際に、駆動トランジス
タＱｎ１，Ｑｎ２とワードトランジスタＱｎ３，Ｑｎ４
との間において、従来のようなコーナーラウンディング
が発生することはない。
１，Ｑｎ２の長さＤＴ．Ｗ1 とワードトランジスタＱｎ
３，Ｑｎ４の長さＷＴ．Ｗ1 とを等しくし、ｐ型能動領
域１１ａ，１１ｂのパターンにおける段差をなくす一
方、ワードトランジスタＱｎ３，Ｑｎ４のチャネル長Ｗ
Ｔ．Ｌ1 を駆動トランジスタＱｎ１，Ｑｎ２のチャネル
長ＤＴ．Ｌ1 よりも大きくしている。すなわち、ワード
トランジスタＱｎ３，Ｑｎ４のチャネル長ＷＴ．Ｌ1 が
駆動トランジスタＱｎ１，Ｑｎ２のチャネル長ＤＴ．Ｌ
1 よりも大きいことにより、ワードトランジスタＱｎ
３，Ｑｎ４におけるチャネル電流に対する抵抗成分が、
駆動トランジスタＱｎ１，Ｑｎ２のそれよりも相対的に
大きくなり、ＳＮＭなどのセル動作の安定化を図ること
ができる。また、ｐ型能動領域１１ａ，１１ｂに段差が
ないため、これらｐ型能動領域１１ａ，１１ｂをレジス
トのパターニングにより形成する際に、駆動トランジス
タＱｎ１，Ｑｎ２とワードトランジスタＱｎ３，Ｑｎ４
との間において、従来のようなコーナーラウンディング
が発生することはない。
【００３０】従って、前述のように、セルフアラインコ
ンタクト技術を導入し、あるいは、コンタクトパターン
の形成の際の下地のポリシリコン層に対する合わせ精度
の向上を図ることにより、ポリシリコン層とコンタクト
との間のスペースを縮小する場合においても、このスペ
ースをコーナーラウンディングの影響を考慮することな
く可能な限り小さくできる。よって、本実施の形態で
は、従来のＳＲＡＭセルと同等のＳＮＭを得ながら、セ
ル面積を縮小でき、高集積化を図ることが可能になる。
ンタクト技術を導入し、あるいは、コンタクトパターン
の形成の際の下地のポリシリコン層に対する合わせ精度
の向上を図ることにより、ポリシリコン層とコンタクト
との間のスペースを縮小する場合においても、このスペ
ースをコーナーラウンディングの影響を考慮することな
く可能な限り小さくできる。よって、本実施の形態で
は、従来のＳＲＡＭセルと同等のＳＮＭを得ながら、セ
ル面積を縮小でき、高集積化を図ることが可能になる。
【００３１】なお、上記実施の形態では、駆動トランジ
スタの長さＤＴ．Ｗ1 とワードトランジスタの長さＷ
Ｔ．Ｗ1 とを等しくし、ｐ型能動領域１１ａ，１１ｂに
おいて段差が全く生じない構成としたが、本発明では、
コーナーラウンディングの発生による影響を実質的に無
視できるものであれば、ＤＴ．Ｗ1 とＷＴ．Ｗ1 との長
さを異ならせ、多少の段差を設けるようにしてもよい。
すなわち、一般的には、駆動トランジスタの長さＤＴ．
Ｗ、駆動トランジスタのチャネル長ＤＴ．Ｌ、ワードト
ランジスタの長さＷＴ．Ｗおよびワードトランジスタの
チャネル長ＷＴ．Ｌとの間に、以下の関係を有するよう
に構成すればよい。
スタの長さＤＴ．Ｗ1 とワードトランジスタの長さＷ
Ｔ．Ｗ1 とを等しくし、ｐ型能動領域１１ａ，１１ｂに
おいて段差が全く生じない構成としたが、本発明では、
コーナーラウンディングの発生による影響を実質的に無
視できるものであれば、ＤＴ．Ｗ1 とＷＴ．Ｗ1 との長
さを異ならせ、多少の段差を設けるようにしてもよい。
すなわち、一般的には、駆動トランジスタの長さＤＴ．
Ｗ、駆動トランジスタのチャネル長ＤＴ．Ｌ、ワードト
ランジスタの長さＷＴ．Ｗおよびワードトランジスタの
チャネル長ＷＴ．Ｌとの間に、以下の関係を有するよう
に構成すればよい。
【００３２】 （ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／ＤＴ．Ｌ）＜１．２─（２）
【００３３】勿論、この場合においても、ワードトラン
ジスタのチャネル長ＷＴ．Ｌを駆動トランジスタのチャ
ネル長ＤＴ．Ｌよりも大きく（ＷＴ．Ｌ／ＤＴ．Ｌ＞
１）することは上記実施の形態の場合と同様である。
ジスタのチャネル長ＷＴ．Ｌを駆動トランジスタのチャ
ネル長ＤＴ．Ｌよりも大きく（ＷＴ．Ｌ／ＤＴ．Ｌ＞
１）することは上記実施の形態の場合と同様である。
【００３４】なお、上記（２）式は、好ましくは次式
（３）であり、更に好ましくは式（４），（５）であ
る。
（３）であり、更に好ましくは式（４），（５）であ
る。
【００３５】 （ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／ＤＴ．Ｌ）＜１．１─（３）
【００３６】 （ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／ＤＴ．Ｌ）＜１．０─（４）
【００３７】 （ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／ＤＴ．Ｌ）＜０．９─（５）
【００３８】図５は、上記（ＤＴ．Ｗ／ＷＴ．Ｗ）／
（ＷＴ．Ｌ／ＤＴ．Ｌ）のサイズ比と、段差〔ＤＴ．Ｗ
−ＷＴ．Ｗ〕との関係を表すものである。この図からも
明らかなように、（ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ
／ＤＴ．Ｌ）のサイズ比が小さくなるにつれ、段差〔Ｄ
Ｔ．Ｗ−ＷＴ．Ｗ〕の大きさが小さくなり、コーナーラ
ウンディングの影響がなくなる。また、表１に（ｂ）〜
（ｄ）で示したように、段差〔ＤＴ．Ｗ−ＷＴ．Ｗ〕を
小さくする（すなわち、（ＤＴ．Ｗ／ＷＴ．Ｗ）を１．
０に近づける）ためには、ワードトランジスタのチャネ
ル長ＷＴ．Ｌを駆動トランジスタのチャネル長ＤＴ．Ｌ
よりも大きくする（（ＷＴ．Ｌ／ＤＴ．Ｌ）＞１）こと
が望ましい。
（ＷＴ．Ｌ／ＤＴ．Ｌ）のサイズ比と、段差〔ＤＴ．Ｗ
−ＷＴ．Ｗ〕との関係を表すものである。この図からも
明らかなように、（ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ
／ＤＴ．Ｌ）のサイズ比が小さくなるにつれ、段差〔Ｄ
Ｔ．Ｗ−ＷＴ．Ｗ〕の大きさが小さくなり、コーナーラ
ウンディングの影響がなくなる。また、表１に（ｂ）〜
（ｄ）で示したように、段差〔ＤＴ．Ｗ−ＷＴ．Ｗ〕を
小さくする（すなわち、（ＤＴ．Ｗ／ＷＴ．Ｗ）を１．
０に近づける）ためには、ワードトランジスタのチャネ
ル長ＷＴ．Ｌを駆動トランジスタのチャネル長ＤＴ．Ｌ
よりも大きくする（（ＷＴ．Ｌ／ＤＴ．Ｌ）＞１）こと
が望ましい。
【００３９】以下、（ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．
Ｌ／ＤＴ．Ｌ）の具体的な値の他の例を第２の実施の形
態、第３の実施の形態として説明する。なお、以下の実
施の形態においても、駆動トランジスタの長さおよびチ
ャネル長、ワードトランジスタの長さおよびチャネルと
の相互の関係以外の構成は、図１に示したＳＲＡＭセル
１０と実質的に同じであるので、第１の実施の形態と実
質的に同一機能を有する部分には同一符号を付して、そ
の具体的な説明は省略する。
Ｌ／ＤＴ．Ｌ）の具体的な値の他の例を第２の実施の形
態、第３の実施の形態として説明する。なお、以下の実
施の形態においても、駆動トランジスタの長さおよびチ
ャネル長、ワードトランジスタの長さおよびチャネルと
の相互の関係以外の構成は、図１に示したＳＲＡＭセル
１０と実質的に同じであるので、第１の実施の形態と実
質的に同一機能を有する部分には同一符号を付して、そ
の具体的な説明は省略する。
【００４０】〔第２の実施の形態〕本実施の形態のＳＲ
ＡＭセル２０は、駆動トランジスタＱｎ１，Ｑｎ２の長
さＤＴ．Ｗ2 、駆動トランジスタＱｎ１，Ｑｎ２のチャ
ネル長ＤＴ．Ｌ2 、ワードトランジスタＱｎ３，Ｑｎ４
の長さＷＴ．Ｗ2 およびワードトランジスタＱｎ３，Ｑ
ｎ４のチャネル長ＷＴ．Ｌ2 との間に、次式の関係を有
している。
ＡＭセル２０は、駆動トランジスタＱｎ１，Ｑｎ２の長
さＤＴ．Ｗ2 、駆動トランジスタＱｎ１，Ｑｎ２のチャ
ネル長ＤＴ．Ｌ2 、ワードトランジスタＱｎ３，Ｑｎ４
の長さＷＴ．Ｗ2 およびワードトランジスタＱｎ３，Ｑ
ｎ４のチャネル長ＷＴ．Ｌ2 との間に、次式の関係を有
している。
【００４１】 （ＤＴ．Ｗ2 ／ＷＴ．Ｗ2 ）／（ＷＴ．Ｌ2 ／ＤＴ．Ｌ2 ）＝０．９３─（６ ）
【００４２】具体的には、表１の（ｃ）の欄にも記載し
たように、ＤＴ．Ｗ2 ＝０．５４，ＷＴ．Ｗ2 ＝０．４
９μｍ，ＷＴ．Ｌ2 ＝０．２１μｍ，ＤＴ．Ｌ2 ＝０．
１８μｍである。ｐ型能動領域１１ａ，１１ｂのパター
ンには、０．０５μｍの段差１６（ＤＴ．Ｗ2 −ＷＴ．
Ｗ2 ）が存在するものの、従来のＳＲＡＭセル１００の
それに比べて３分の１の大きさとなっている。また、ワ
ードトランジスタＱｎ３，Ｑｎ４のチャネル長ＷＴ．Ｌ
2 は駆動トランジスタＱｎ１，Ｑｎ２のチャネル長Ｄ
Ｔ．Ｌ2 よりも大きく（１．１８倍）なっている。
たように、ＤＴ．Ｗ2 ＝０．５４，ＷＴ．Ｗ2 ＝０．４
９μｍ，ＷＴ．Ｌ2 ＝０．２１μｍ，ＤＴ．Ｌ2 ＝０．
１８μｍである。ｐ型能動領域１１ａ，１１ｂのパター
ンには、０．０５μｍの段差１６（ＤＴ．Ｗ2 −ＷＴ．
Ｗ2 ）が存在するものの、従来のＳＲＡＭセル１００の
それに比べて３分の１の大きさとなっている。また、ワ
ードトランジスタＱｎ３，Ｑｎ４のチャネル長ＷＴ．Ｌ
2 は駆動トランジスタＱｎ１，Ｑｎ２のチャネル長Ｄ
Ｔ．Ｌ2 よりも大きく（１．１８倍）なっている。
【００４３】〔第３の実施の形態〕本実施の形態のＳＲ
ＡＭセル３０は、駆動トランジスタＱｎ１，Ｑｎ２の長
さＤＴ．Ｗ3 、駆動トランジスタＱｎ１，Ｑｎ２のチャ
ネル長ＤＴ．Ｌ3 、ワードトランジスタＱｎ３，Ｑｎ４
の長さＷＴ．Ｗ3 およびワードトランジスタＱｎ３，Ｑ
ｎ４のチャネル長ＷＴ．Ｌ3 との間に、次式の関係を有
している。
ＡＭセル３０は、駆動トランジスタＱｎ１，Ｑｎ２の長
さＤＴ．Ｗ3 、駆動トランジスタＱｎ１，Ｑｎ２のチャ
ネル長ＤＴ．Ｌ3 、ワードトランジスタＱｎ３，Ｑｎ４
の長さＷＴ．Ｗ3 およびワードトランジスタＱｎ３，Ｑ
ｎ４のチャネル長ＷＴ．Ｌ3 との間に、次式の関係を有
している。
【００４４】 （ＤＴ．Ｗ3 ／ＷＴ．Ｗ3 ）／（ＷＴ．Ｌ3 ／ＤＴ．Ｌ3 ）＝１．１３─（７ ）
【００４５】具体的には、表１の（ｂ）の欄にも記載し
たように、ＤＴ．Ｗ3 ＝０．５９，ＷＴ．Ｗ3 ＝０．４
９μｍ，ＷＴ．Ｌ3 ＝０．１９μｍ，ＤＴ．Ｌ3 ＝０．
１８μｍである。本実施の形態では、ｐ型能動領域１１
ａ，１１ｂのパターンには、０．１μｍの段差１６（Ｄ
Ｔ．Ｗ3 −ＷＴ．Ｗ3 ）が存在するものの、従来のＳＲ
ＡＭセル１００のそれに比べて３分の２の大きさとなっ
ている。また、ワードトランジスタＱｎ３，Ｑｎ４のチ
ャネル長ＷＴ．Ｌ3 は駆動トランジスタＱｎ１，Ｑｎ２
のチャネル長ＤＴ．Ｌ3 よりも大きく（１．０６倍）な
っている。
たように、ＤＴ．Ｗ3 ＝０．５９，ＷＴ．Ｗ3 ＝０．４
９μｍ，ＷＴ．Ｌ3 ＝０．１９μｍ，ＤＴ．Ｌ3 ＝０．
１８μｍである。本実施の形態では、ｐ型能動領域１１
ａ，１１ｂのパターンには、０．１μｍの段差１６（Ｄ
Ｔ．Ｗ3 −ＷＴ．Ｗ3 ）が存在するものの、従来のＳＲ
ＡＭセル１００のそれに比べて３分の２の大きさとなっ
ている。また、ワードトランジスタＱｎ３，Ｑｎ４のチ
ャネル長ＷＴ．Ｌ3 は駆動トランジスタＱｎ１，Ｑｎ２
のチャネル長ＤＴ．Ｌ3 よりも大きく（１．０６倍）な
っている。
【００４６】以上の第２の実施の形態および第３の実施
の形態におけるＳＲＡＭセル２０，３０の効果も第１の
実施の形態におけるＳＲＡＭセル１０と実質的に同様で
あり、レジストのパターニング時におけるコーナーラウ
ンディングの発生を抑制することができ、よって従来と
同等のＳＮＭを得ながら、セルサイズを縮小して高集積
化を図ることが可能になる。
の形態におけるＳＲＡＭセル２０，３０の効果も第１の
実施の形態におけるＳＲＡＭセル１０と実質的に同様で
あり、レジストのパターニング時におけるコーナーラウ
ンディングの発生を抑制することができ、よって従来と
同等のＳＮＭを得ながら、セルサイズを縮小して高集積
化を図ることが可能になる。
【００４７】
【発明の効果】以上説明したように本発明の半導体記憶
装置によれば、駆動トランジスタの長さＤＴ．Ｗ、駆動
トランジスタのチャネル長ＤＴ．Ｌ、ワードトランジス
タの長さＷＴ．Ｗおよびワードトランジスタのチャネル
長ＷＴ．Ｌとの間に、 （ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／ＤＴ．Ｌ）＜
１．２ の関係を有するように構成したので、レジストのパター
ニング時におけるコーナーラウンディングの発生を抑制
することができ、よってセルサイズを縮小して高集積化
を図ることが可能になる。
装置によれば、駆動トランジスタの長さＤＴ．Ｗ、駆動
トランジスタのチャネル長ＤＴ．Ｌ、ワードトランジス
タの長さＷＴ．Ｗおよびワードトランジスタのチャネル
長ＷＴ．Ｌとの間に、 （ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／ＤＴ．Ｌ）＜
１．２ の関係を有するように構成したので、レジストのパター
ニング時におけるコーナーラウンディングの発生を抑制
することができ、よってセルサイズを縮小して高集積化
を図ることが可能になる。
【図１】本発明の第１の実施の形態に係るＳＲＡＭセル
のパターン構成を説明するための平面図である。
のパターン構成を説明するための平面図である。
【図２】本発明の第２の実施の形態に係るＳＲＡＭセル
のパターン構成を説明するための平面図である。
のパターン構成を説明するための平面図である。
【図３】本発明の第３の実施の形態に係るＳＲＡＭセル
のパターン構成を説明するための平面図である。
のパターン構成を説明するための平面図である。
【図４】ｐＭＯＳ負荷型のＳＲＡＭセルの回路構成図で
ある。
ある。
【図５】（ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／ＤＴ．
Ｌ）と、段差〔ＤＴ．Ｗ−ＷＴ．Ｗ〕との関係を表す特
性図である。
Ｌ）と、段差〔ＤＴ．Ｗ−ＷＴ．Ｗ〕との関係を表す特
性図である。
【図６】従来のＳＲＡＭセルのパターン構成を説明する
ための図である。
ための図である。
１０，２０，３０…ＳＲＡＭセル、１１ａ，１１ｂ…ｐ
型能動領域、１２ａ，１２ｂ…ｎ型能動領域、１３…素
子絶縁分離領域、１４ａ，１４ｂ…ワード線（ＷＬ１，
ＷＬ２）、１５ａ，１５ｂ…共通ゲート線（ＧＬ１，Ｇ
Ｌ２）、１６…段差
型能動領域、１２ａ，１２ｂ…ｎ型能動領域、１３…素
子絶縁分離領域、１４ａ，１４ｂ…ワード線（ＷＬ１，
ＷＬ２）、１５ａ，１５ｂ…共通ゲート線（ＧＬ１，Ｇ
Ｌ２）、１６…段差
Claims (5)
- 【請求項１】 メモリセル毎に、同一導電型の能動領域
に互いに隣接して駆動トランジスタとワードトランジス
タを含む半導体記憶装置であって、 前記駆動トランジスタの長さＤＴ．Ｗ、前記駆動トラン
ジスタのチャネル長ＤＴ．Ｌ、前記ワードトランジスタ
の長さＷＴ．Ｗおよび前記ワードトランジスタのチャネ
ル長ＷＴ．Ｌとの間に、 （ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／ＤＴ．Ｌ）＜
１．２ の関係を有することを特徴とする半導体記憶装置。 - 【請求項２】 （ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／
ＤＴ．Ｌ）＜１．１ の関係を有することを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 （ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／
ＤＴ．Ｌ）＜１．０ の関係を有することを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項４】 （ＤＴ．Ｗ／ＷＴ．Ｗ）／（ＷＴ．Ｌ／
ＤＴ．Ｌ）＜０．９ の関係を有することを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項５】 （ＤＴ．Ｗ／ＷＴ．Ｗ）≧１、且つ、
（ＷＴ．Ｌ／ＤＴ．Ｌ）＞１の関係を有することを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033418A JP2000232168A (ja) | 1999-02-10 | 1999-02-10 | 半導体記憶装置 |
| US09/499,612 US6476424B1 (en) | 1999-02-10 | 2000-02-07 | Semiconductor memory device |
| TW089102104A TW442955B (en) | 1999-02-10 | 2000-02-09 | Semiconductor memory device |
| KR1020000006186A KR100724604B1 (ko) | 1999-02-10 | 2000-02-10 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033418A JP2000232168A (ja) | 1999-02-10 | 1999-02-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232168A true JP2000232168A (ja) | 2000-08-22 |
Family
ID=12386034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11033418A Pending JP2000232168A (ja) | 1999-02-10 | 1999-02-10 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6476424B1 (ja) |
| JP (1) | JP2000232168A (ja) |
| KR (1) | KR100724604B1 (ja) |
| TW (1) | TW442955B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009509347A (ja) * | 2005-09-22 | 2009-03-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ハイブリッド結晶配向を有する基板内の製造性の高いｓｒａｍセル |
| JP2010118696A (ja) * | 1999-05-12 | 2010-05-27 | Renesas Technology Corp | 半導体集積回路装置 |
| US8395932B2 (en) | 2002-01-10 | 2013-03-12 | Renesas Electronics Corporation | Semiconductor storage device and method of fabricating the same |
| JP2015144281A (ja) * | 2000-12-06 | 2015-08-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4388274B2 (ja) * | 2002-12-24 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100583090B1 (ko) * | 2003-05-30 | 2006-05-23 | 주식회사 하이닉스반도체 | 강유전체 레지스터의 캐패시터 제조방법 |
| US8044437B1 (en) * | 2005-05-16 | 2011-10-25 | Lsi Logic Corporation | Integrated circuit cell architecture configurable for memory or logic elements |
| CN1893084A (zh) * | 2005-07-07 | 2007-01-10 | 松下电器产业株式会社 | 半导体装置 |
| KR100650867B1 (ko) * | 2005-12-29 | 2006-11-28 | 동부일렉트로닉스 주식회사 | 협채널 금속 산화물 반도체 트랜지스터 |
| JP5147654B2 (ja) * | 2008-11-18 | 2013-02-20 | パナソニック株式会社 | 半導体装置 |
| TWI555553B (zh) | 2015-03-09 | 2016-11-01 | 岱宇國際股份有限公司 | 運動裝置 |
| TWI558444B (zh) | 2015-08-03 | 2016-11-21 | 岱宇國際股份有限公司 | 運動裝置 |
| CN113497042B (zh) * | 2020-03-20 | 2024-05-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211751A (ja) * | 1987-02-27 | 1988-09-02 | Sony Corp | メモリ装置 |
| JPH0521755A (ja) * | 1991-07-10 | 1993-01-29 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH05304274A (ja) * | 1991-06-19 | 1993-11-16 | Nec Corp | スタティック型半導体記憶装置 |
| JPH07130877A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 完全ｃｍｏｓ型スタティック記憶セル |
| JPH07169856A (ja) * | 1993-12-16 | 1995-07-04 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0922987A (ja) * | 1994-12-22 | 1997-01-21 | Cypress Semiconductor Corp | シングルエンド・デュアル・ポート・メモリ・セル |
| JPH10178110A (ja) * | 1996-12-19 | 1998-06-30 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218667A (ja) * | 1989-11-01 | 1991-09-26 | Hitachi Ltd | 半導体記憶装置 |
| JP2936704B2 (ja) * | 1990-11-27 | 1999-08-23 | ソニー株式会社 | 半導体メモリ |
| US5325338A (en) * | 1991-09-04 | 1994-06-28 | Advanced Micro Devices, Inc. | Dual port memory, such as used in color lookup tables for video systems |
| JPH07130876A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | スタティック記憶セル |
| US5541427A (en) * | 1993-12-03 | 1996-07-30 | International Business Machines Corporation | SRAM cell with capacitor |
| US5706226A (en) * | 1996-12-31 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Low voltage CMOS SRAM |
| US6078201A (en) * | 1998-01-06 | 2000-06-20 | Xilinx, Inc. | Power-on reset circuit for dual supply voltages |
-
1999
- 1999-02-10 JP JP11033418A patent/JP2000232168A/ja active Pending
-
2000
- 2000-02-07 US US09/499,612 patent/US6476424B1/en not_active Expired - Lifetime
- 2000-02-09 TW TW089102104A patent/TW442955B/zh not_active IP Right Cessation
- 2000-02-10 KR KR1020000006186A patent/KR100724604B1/ko not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63211751A (ja) * | 1987-02-27 | 1988-09-02 | Sony Corp | メモリ装置 |
| JPH05304274A (ja) * | 1991-06-19 | 1993-11-16 | Nec Corp | スタティック型半導体記憶装置 |
| JPH0521755A (ja) * | 1991-07-10 | 1993-01-29 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH07130877A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 完全ｃｍｏｓ型スタティック記憶セル |
| JPH07169856A (ja) * | 1993-12-16 | 1995-07-04 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0922987A (ja) * | 1994-12-22 | 1997-01-21 | Cypress Semiconductor Corp | シングルエンド・デュアル・ポート・メモリ・セル |
| JPH10178110A (ja) * | 1996-12-19 | 1998-06-30 | Toshiba Corp | 半導体記憶装置 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010118696A (ja) * | 1999-05-12 | 2010-05-27 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2013128148A (ja) * | 1999-05-12 | 2013-06-27 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2015144281A (ja) * | 2000-12-06 | 2015-08-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2016208051A (ja) * | 2000-12-06 | 2016-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2017103494A (ja) * | 2000-12-06 | 2017-06-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2017188701A (ja) * | 2000-12-06 | 2017-10-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2018029212A (ja) * | 2000-12-06 | 2018-02-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2019075584A (ja) * | 2000-12-06 | 2019-05-16 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US8395932B2 (en) | 2002-01-10 | 2013-03-12 | Renesas Electronics Corporation | Semiconductor storage device and method of fabricating the same |
| US8422274B2 (en) | 2002-01-10 | 2013-04-16 | Renesas Electronics Corporation | Semiconductor storage device and method of fabricating the same |
| US8908419B2 (en) | 2002-01-10 | 2014-12-09 | Renesas Electronics Corporation | Semiconductor storage device and method of fabricating the same |
| JP2009509347A (ja) * | 2005-09-22 | 2009-03-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ハイブリッド結晶配向を有する基板内の製造性の高いｓｒａｍセル |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100724604B1 (ko) | 2007-06-04 |
| US6476424B1 (en) | 2002-11-05 |
| TW442955B (en) | 2001-06-23 |
| KR20000057999A (ko) | 2000-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7589993B2 (en) | Semiconductor memory device with memory cells operated by boosted voltage | |
| US6898111B2 (en) | SRAM device | |
| KR100539229B1 (ko) | 듀얼 포트 반도체 메모리 장치 | |
| US6204538B1 (en) | SRAM cell | |
| US9401366B1 (en) | Layout pattern for 8T-SRAM and the manufacturing method thereof | |
| JP2000232168A (ja) | 半導体記憶装置 | |
| JP4674386B2 (ja) | 半導体記憶装置 | |
| US20020028548A1 (en) | Circuit and method of fabricating a memory cell for a static random access memory | |
| US10541244B1 (en) | Layout pattern for static random access memory | |
| US6445041B1 (en) | Semiconductor memory cell array with reduced parasitic capacitance between word lines and bit lines | |
| KR100388868B1 (ko) | 반도체메모리장치 | |
| EP4294144A1 (en) | Static random access memory array pattern | |
| JPH07130877A (ja) | 完全ｃｍｏｓ型スタティック記憶セル | |
| JP3551468B2 (ja) | Ｓｒａｍメモリセルの動作方法 | |
| US5850364A (en) | Static semiconductor memory device with precharging circuits having similar configuration of memory cells | |
| US7733688B2 (en) | Asymmetrical SRAM cell with 4 double-gate transistors | |
| KR100781197B1 (ko) | 반도체 메모리 장치 | |
| CN114725109A (zh) | 静态随机存取存储器的布局图案及其形成方法 | |
| JP4339169B2 (ja) | 半導体記憶装置 | |
| JP2000174141A (ja) | 半導体記憶装置 | |
| KR20030034469A (ko) | 에스램 셀 회로 및 그 래이아웃 방법 | |
| KR100511905B1 (ko) | 반도체 디바이스 및 그 제조방법 | |
| JPH04326573A (ja) | 半導体メモリ | |
| KR20010058346A (ko) | 에스램셀 및 그의 제조방법 | |
| KR19990003539A (ko) | 에스램 구조 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051129 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080612 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080617 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080818 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100316 |