JPH07130964A - Complementary thin film transistor - Google Patents
Complementary thin film transistorInfo
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Abstract
(57)【要約】
【構成】絶縁基板上に相補型薄膜トランジスタを形成す
るにあたって、Ｐチャネル型薄膜トランジスタまたはＮ
チャネル型薄膜トランジスタのいずれか一方のソース・
ドレイン領域の不純物として、ドナー及びアクセプタの
双方を添加する。
【効果】薄膜トランジスタが相補構成を有するため、消
費電力を低減することができる。また、製造プロセスを
短くでき、生産コストも抑えることができる。
(57) [Summary] [Structure] When forming a complementary thin film transistor on an insulating substrate, a P-channel thin film transistor or an N-type thin film transistor is used.
Source of either channel type thin film transistor
Both a donor and an acceptor are added as impurities in the drain region. [Effect] Since the thin film transistor has a complementary structure, power consumption can be reduced. Further, the manufacturing process can be shortened and the production cost can be suppressed.
Description
【０００１】[0001]
【産業上の利用分野】本発明はＰチャネル型薄膜トラン
ジスタとＮチャネル型薄膜トランジスタを集積化した相
補型薄膜トランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a complementary thin film transistor in which a P channel type thin film transistor and an N channel type thin film transistor are integrated.
【０００２】[0002]
【従来の技術】近年、絶縁基板上に薄膜トランジスタを
形成する技術の研究が活発に行われている。この技術
は、安価な透明絶縁基板を用いて高品質の薄型ディスプ
レイを実現するアクティブマトリックスパネル、あるい
は通常の半導体集積回路上にトランジスタなどの能動素
子を形成する三次元集積回路、あるいは安価で高性能な
イメージセンサ、あるいは高密度のメモリーなど、数多
くの応用が期待されるものである。2. Description of the Related Art In recent years, active research has been conducted on a technique for forming a thin film transistor on an insulating substrate. This technology is based on an active matrix panel that realizes a high-quality thin display using an inexpensive transparent insulating substrate, a three-dimensional integrated circuit that forms active elements such as transistors on a normal semiconductor integrated circuit, or an inexpensive and high-performance integrated circuit. Many applications such as various image sensors and high-density memory are expected.
【０００３】これらの応用では、薄膜トランジスタを単
なるデータのスイッチング素子として用いるのみではな
く、薄膜トランジスタでロジック回路を構成することが
要求される。In these applications, it is required not only to use the thin film transistor as a simple data switching element but also to configure a logic circuit with the thin film transistor.
【０００４】この場合、一般に素子数が多くなるため、
消費電力を低減させる上で相補構成（ＣＭＯＳ）化が必
要となる。例えばアクティブマトリックスパネルの周辺
回路を薄膜トランジスタで内蔵する場合、画素数に応じ
た数のシフトレジスタやバッファ、あるいはアナログス
イッチなどが必要となる、一般には５００段以上のシフ
トレジスタを内蔵しなくてはならない。また、三次元集
積回路やイメージセンサ、あるいは高密度メモリーなど
の場合でも多数の素子が必要とされることは容易に類推
できる。このように素子数が多い場合、その消費電力を
低減させるためには、薄膜トランジスタを相補構成にす
ることが必須となる。In this case, since the number of elements is generally large,
A complementary structure (CMOS) is required to reduce power consumption. For example, when a peripheral circuit of an active matrix panel is built with thin film transistors, a number of shift registers and buffers corresponding to the number of pixels, analog switches, or the like are required. Generally, shift registers of 500 stages or more must be built. . Further, it can be easily inferred that a large number of elements are required even in the case of a three-dimensional integrated circuit, an image sensor, a high density memory, or the like. When the number of elements is large as described above, it is essential that the thin film transistors have a complementary structure in order to reduce the power consumption.
【０００５】[0005]
【発明が解決しようとする課題】しかし、相補型薄膜ト
ランジスタは、Ｐチャネル型とＮチャネル型の双方を集
積化するため製造方法が複雑になり、従って製造コスト
が高いという問題点を有しており、このため、従来、十
分な検討が行われておらず、実用化レベルに達していな
かった。However, the complementary thin film transistor has a problem that the manufacturing method is complicated because both the P-channel type and the N-channel type are integrated, and therefore the manufacturing cost is high. Therefore, it has not been sufficiently studied so far and it has not reached the level of practical use.
【０００６】本発明はこのような問題点を除去するもの
であり、その目的とするところは、相補型薄膜トランジ
スタを簡単な製造方法で安価に提供することにある。The present invention eliminates such a problem, and an object of the present invention is to provide a complementary thin film transistor at a low cost by a simple manufacturing method.
【０００７】[0007]
【課題を解決するための手段】本発明は、Ｐチャネル型
薄膜トランジスタとＮチャネル型薄膜トランジスタのい
ずれか一方のソース・ドレイン領域の不純物として、ド
ナーとアクセプタの双方を添加したことを特徴とする相
補型薄膜トランジスタを提供するものである。According to the present invention, both a donor and an acceptor are added as impurities in a source / drain region of one of a P-channel type thin film transistor and an N-channel type thin film transistor. A thin film transistor is provided.
【０００８】[0008]
【実施例】以下、実施例に基づいて、本発明を詳しく説
明する。EXAMPLES The present invention will be described in detail below based on examples.
【０００９】図１は本発明による相補型薄膜トランジス
タの構造を示す断面図の１例である。１０１がＰチャネ
ル型薄膜トランジスタ、１０２がＮチャネル型薄膜トラ
ンジスタであり、相補型薄膜トランジスタを構成してい
る。１０３はガラス、石英、パシベーション膜を含む半
導体集積回路基板などの絶縁基板である。１０４、１０
５はチャネル領域となる半導体薄膜、１０６、１０８は
ソース領域、１０７、１０９はドレイン領域である。１
１０、１１１はゲート絶縁膜、１１２，１１３はゲート
電極、１１４はソース電極、１１６、１１８はドレイン
電極である。本発明の特徴は、ソース、ドレイン領域の
構成にあり、下記のいずれか一方の構成を取る。FIG. 1 is an example of a sectional view showing the structure of a complementary thin film transistor according to the present invention. Reference numeral 101 is a P-channel thin film transistor, and 102 is an N-channel thin film transistor, which form a complementary thin film transistor. 103 is an insulating substrate such as a semiconductor integrated circuit substrate including glass, quartz, and a passivation film. 104, 10
Reference numeral 5 is a semiconductor thin film to be a channel region, 106 and 108 are source regions, and 107 and 109 are drain regions. 1
Reference numerals 10 and 111 are gate insulating films, 112 and 113 are gate electrodes, 114 is a source electrode, and 116 and 118 are drain electrodes. The feature of the present invention resides in the configuration of the source and drain regions, and takes one of the following configurations.
【００１０】（１）Ｐチャネル型薄膜トランジスタのソ
ース、ドレイン領域はアクセプタとドナーの双方を含有
し、Ｎチャネル型薄膜トランジスタのソース・ドレイン
領域はドナーのみを含有する。(1) The source / drain regions of the P-channel thin film transistor contain both acceptors and donors, and the source / drain regions of the N-channel thin film transistor contain only donors.
【００１１】（２）Ｐチャネル型薄膜トランジスタのソ
ース・ドレイン領域はアクセプタ蚤を含有し、Ｎチャネ
ル型薄膜トランジスタのソース・ドレイン領域はドナー
とアクセプタの双方を含有する。(2) The source / drain regions of the P-channel thin film transistor contain acceptor flea, and the source / drain regions of the N-channel thin film transistor contain both donor and acceptor.
【００１２】すなわち、従来の相補型薄膜トランジスタ
ではＰチャネル型のソース・ドレイン領域はアクセプタ
のみを、Ｎチャネル型のソース・ドレイン領域はドナー
のみを含有するのに対して、本発明ではいずれか一方の
ソース・ドレイン領域にドナーとアクセプタの双方を含
有せしめる。このような構成を取っても、半導体のＰ型
あるいはＮ型の制御は問題なく行うことができる。That is, in the conventional complementary thin film transistor, the P-channel type source / drain region contains only the acceptor, and the N-channel type source / drain region contains only the donor. Both the donor and the acceptor are contained in the source / drain regions. Even with such a configuration, P-type or N-type control of the semiconductor can be performed without any problem.
【００１３】図２は図１に示した本発明による相補型薄
膜トランジスタの製造方法を示す図である。まず図２
（ａ）のように、絶縁基板２０１上に半導体薄膜を堆積
させた後、所望のパターンを形成して、Ｐチャネル型薄
膜トランジスタのチャネル領域２０２およびＮチャネル
型薄膜トランジスタのチャネル領域２０３を形成する。
その後、熱酸化法や気相成長法を用いてゲート絶縁膜２
０４、２０５を形成し、更にゲート電極２０６、２０７
を形成する。次に、図２（ｂ）のように、イオン打ち込
み法を用いてボロン２０８を１×１０15ｃｍ-2打ち込
む。打ち込まれたボロンは後の熱処理で活性化してアク
セプタとなり、Ｐ型半導体を形成する。これにより、Ｐ
チャネル型薄膜トランジスタのソース・ドレイン領域２
０９、２１０が形成される。この際、Ｎチャネル型薄膜
トランジスタのソース・ドレイン領域となるべき領域２
１１、２１２にも同様にアクセプタが添加される。次
に、図２（ｃ）のように、Ｐチャネル型薄膜トランジス
タを、例えばフォトレジスト２１３で被覆して、リンあ
るいはヒ素１４を３×１０15ｃｍ-2打ち込む。打ち込ま
れたリンあるいはヒ素は後の熱処理で活性化してドナー
となる。従って、領域２１１および２１２には、１×１
０15ｃｍ-2に対応するアクセプタと、３×１０15ｃｍ-2
に対応するドナーが含まれている。イオン打ち込みの条
件が最適化され、更に活性化率が十分に高ければ、この
領域は、２×１０15ｃｍ-2に対応するドナーのみが含ま
れる場合とほぼ等価である。したがって、この領域の導
電型はＮ型となり、Ｎチャネル型薄膜トランジスタのソ
ース・ドレイン領域を形成することになる。最後に、図
２（ｄ）のように、イオン打ち込み時のマスクとしたフ
ォトレジストを除去した後、層間絶縁膜２１５を堆積さ
せる。更にコンタクトホールを開口した後、ソース電極
２１６、２１８及びドレイン電極２１７、２１９を形成
して、本発明による相補型薄膜トランジスタは完成す
る。FIG. 2 is a diagram showing a method of manufacturing the complementary thin film transistor according to the present invention shown in FIG. First, Figure 2
As shown in (a), after depositing a semiconductor thin film on an insulating substrate 201, a desired pattern is formed to form a channel region 202 of a P-channel thin film transistor and a channel region 203 of an N-channel thin film transistor.
After that, the gate insulating film 2 is formed by using a thermal oxidation method or a vapor growth method.
04 and 205 are formed, and gate electrodes 206 and 207 are further formed.
To form. Next, as shown in FIG. 2B, boron 208 is implanted by 1 × 10 15 cm −2 by using an ion implantation method. The implanted boron is activated by a subsequent heat treatment to become an acceptor and form a P-type semiconductor. This gives P
Source / drain region 2 of channel type thin film transistor
09 and 210 are formed. At this time, the region 2 to be the source / drain region of the N-channel thin film transistor
Acceptors are similarly added to 11, 212. Next, as shown in FIG. 2C, the P-channel type thin film transistor is covered with, for example, a photoresist 213, and phosphorus or arsenic 14 is implanted at 3 × 10 15 cm −2 . The implanted phosphorus or arsenic is activated by a subsequent heat treatment to become a donor. Therefore, in the areas 211 and 212, 1 × 1
Acceptor corresponding to 0 15 cm -2 and 3 × 10 15 cm -2
The corresponding donors are included. If the ion implantation conditions are optimized and the activation rate is sufficiently high, this region is almost equivalent to the case where only the donor corresponding to 2 × 10 15 cm −2 is included. Therefore, the conductivity type of this region is N-type, and the source / drain regions of the N-channel thin film transistor are formed. Finally, as shown in FIG. 2D, after removing the photoresist used as a mask at the time of ion implantation, an interlayer insulating film 215 is deposited. After forming the contact holes, the source electrodes 216 and 218 and the drain electrodes 217 and 219 are formed to complete the complementary thin film transistor according to the present invention.
【００１４】図３は、このように構成された薄膜トラン
ジスタのＯＮ電流を示すグラフである。横軸は薄膜トラ
ンジスタのＯＮ電流であり、チャネル長１０μｍ、チャ
ネル長１０μｍのトランジスタに、ゲート電圧１６Ｖ、
ドレイン電圧５Ｖを印加したときのドレイン電流と定義
している。横軸は最初に全面に打ち込むボロンのドーズ
量である。２度目にＮチャネル領域のみに打ち込むリン
の濃度は３×１０15ｃｍ-2で一定である。FIG. 3 is a graph showing the ON current of the thin film transistor thus constructed. The horizontal axis represents the ON current of the thin film transistor, and a gate voltage of 16 V is applied to a transistor having a channel length of 10 μm and a channel length of 10 μm.
It is defined as the drain current when a drain voltage of 5V is applied. The horizontal axis is the dose of boron that is initially implanted into the entire surface. The concentration of phosphorus implanted only in the N-channel region for the second time is constant at 3 × 10 15 cm -2 .
【００１５】グラフから明らかなように、ボロンのドー
ズ量の増加とともに、Ｐチャネル型薄膜トランジスタの
ＯＮ電流は増加し、１×１０15ｃｍ-2以上で飽和の傾向
が見られる。一方、Ｎチャネル型薄膜トランジスタのＯ
Ｎ電流は１×１０15ｃｍ-2以下ではほとんど変化しない
が、１×１０15ｃｍ-2以上で急激に減少する。As is clear from the graph, the ON current of the P-channel type thin film transistor increases with an increase in the dose amount of boron, and there is a tendency of saturation at 1 × 10 15 cm -2 or more. On the other hand, the N-channel thin film transistor O
Although N current varies little in 1 × 10 15 cm -2 or less, it decreases rapidly at 1 × 10 15 cm -2 or more.
【００１６】これらの現象はいずれも、ソース・ドレイ
ン領域の抵抗を考慮することによって説明できる。すな
わち、Ｐチャネル型薄膜トランジスタのソース・ドレイ
ン領域の抵抗はボロンのドーズ量の増大に伴って減少す
るためＯＮ電流は増加するが、１×１０15ｃｍ-2以上で
は、ソース・ドレイン領域の抵抗よりもチャネル抵抗の
方が支配的になるため、これ以上ドーズ量を増してもＯ
Ｎ電流は変化しない。All of these phenomena can be explained by considering the resistance of the source / drain regions. That is, since the resistance of the source / drain region of the P-channel type thin film transistor decreases as the dose of boron increases, the ON current increases, but at 1 × 10 15 cm −2 or more, the resistance of the source / drain region is higher than Also, since the channel resistance is dominant, even if the dose amount is further increased, O
The N current does not change.
【００１７】一方、Ｎチャネル型薄膜トランジスタのソ
ース・ドレイン領域の禎子は、ボロンのドーズ量とリン
のドーズ量（３×１０15ｃｍ-2）の双方で決定される。
ボロンのドーズ量が少ないならばリンが支配的になりソ
ース・ドレイン領域の抵抗は充分低くなるが、１×１０
15ｃｍ-2以上になるとリン濃度を相殺してソース・ドレ
イン領域の抵抗が高くなり、ＯＮ電流は減少する。On the other hand, the density of the source / drain region of the N-channel type thin film transistor is determined by both the dose amount of boron and the dose amount of phosphorus (3 × 10 15 cm -2 ).
If the dose of boron is small, phosphorus becomes dominant and the resistance of the source / drain regions becomes sufficiently low.
When it is 15 cm -2 or more, the phosphorus concentration is offset to increase the resistance of the source / drain regions and reduce the ON current.
【００１８】図３からわかるように、Ｐチャネル型薄膜
トランジスタのソース・ドレイン領域には１×１０15ｃ
ｍ-2のボロンがドーズされ、Ｎチャネル型薄膜トランジ
スタのソース・ドレイン領域には１×１０15ｃｍ-2のボ
ロンと、３×１０15ｃｍ-2のリンとがドーズされた場
合、双方のトランジスタは共に高いＯＮ電流を得ること
ができる。As can be seen from FIG. 3, 1 × 10 15 c is formed in the source / drain region of the P-channel type thin film transistor.
When m −2 boron is dosed, and 1 × 10 15 cm −2 boron and 3 × 10 15 cm −2 phosphorus are dosed in the source / drain region of the N-channel thin film transistor, both transistors are dosed. Both can obtain a high ON current.
【００１９】図４は、本発明による相補型薄膜トランジ
スタの特性を示すグラフである。縦軸はドレイン電流の
対数値であり、横軸はゲート電圧である。便宜上、Ｐチ
ャネル型薄膜トランジスタのゲート電圧の極性をＮチャ
ネル型薄膜トランジスタのものに揃えている。ドレイン
電圧は５Ｖである。ソース・ドレイン領域の抵抗も受け
ずに、良好なトランジスタ特性が得られる。FIG. 4 is a graph showing the characteristics of the complementary thin film transistor according to the present invention. The vertical axis is the logarithmic value of the drain current, and the horizontal axis is the gate voltage. For the sake of convenience, the polarity of the gate voltage of the P-channel type thin film transistor is aligned with that of the N-channel type thin film transistor. The drain voltage is 5V. Good transistor characteristics can be obtained without being affected by the resistance of the source / drain regions.
【００２０】以上、Ｎチャネル型薄膜トランジスタのソ
ース・ドレイン領域に、ドナーとアクセプタの双方を含
む場合について説明したが、Ｐチャネル型薄膜トランジ
スタのソース・ドレイン領域に、ドナーとアクセプタを
含む場合についても本発明は全く同様に成立する。The case where the source / drain region of the N-channel type thin film transistor includes both the donor and the acceptor has been described above, but the present invention is also applicable to the case where the source / drain region of the P-channel type thin film transistor includes the donor and the acceptor. Holds in exactly the same way.
【００２１】[0021]
【発明の効果】本発明によれば、ソース・ドレイン領域
の抵抗の悪影響を受けることなく、優れた特性を有する
相補型薄膜トランジスタを極めて簡単な製造方法で得る
ことができる。すなわち、従来の如く、絶縁基板上にＰ
チャネル型とＰチャネル型とを別々に作り込むのではな
く、絶縁基板上において全体を一方のタイプで作り、そ
の後、その一部を他方のタイプに作り変えるため、製造
工程の簡略化が実現される。具体的には、イオン打ち込
みのマスク形成回数を、従来の２回から１回に減少させ
ることが可能となる。元来、薄膜トランジスタは簡単な
方法で製造できるところに特徴があり、製造工程は極め
て短い。従って、その中のマスク形成工程が省略できる
ことは、全体の製造方法の簡略化において極めて大きい
比重を有する。言い替えれば、薄膜トランジスタは、容
易かつ安価に製造されなくては意味がなく、ここに薄膜
トランジスタを相補型に構成する上での最大の問題点が
あった。本発明によれば、元来の特徴を生かした簡単な
製造方法で実現できる相補型薄膜トランジスタを安価に
提供することができる。According to the present invention, a complementary thin film transistor having excellent characteristics can be obtained by an extremely simple manufacturing method without being adversely affected by the resistance of the source / drain regions. That is, as in the conventional case, P is formed on the insulating substrate.
Simplification of the manufacturing process is realized because the channel type and the P channel type are not separately formed, but the entire type is formed on the insulating substrate by one type and then a part of the type is changed to the other type. It Specifically, it is possible to reduce the number of times of ion implantation mask formation from once to twice as in the conventional case. Originally, the thin film transistor is characterized in that it can be manufactured by a simple method, and the manufacturing process is extremely short. Therefore, the omission of the mask forming step has an extremely large specific gravity in simplifying the whole manufacturing method. In other words, the thin film transistor is meaningless unless it is manufactured easily and inexpensively, and there has been the greatest problem in forming the thin film transistor in a complementary type. According to the present invention, it is possible to inexpensively provide a complementary thin film transistor that can be realized by a simple manufacturing method that makes the most of the original characteristics.
【図１】本発明による相補型薄膜トランジスタの構造。FIG. 1 is a structure of a complementary thin film transistor according to the present invention.
【図２】本発明による相補型薄膜トランジスタの製造方
法。FIG. 2 is a method of manufacturing a complementary thin film transistor according to the present invention.
【図３】本発明による相補型薄膜トランジスタのＯＮ電
流とアクセプタ濃度の関係。FIG. 3 shows the relationship between the ON current and the acceptor concentration of the complementary thin film transistor according to the present invention.
【図４】本発明による相補型薄膜トランジスタの特性。FIG. 4 shows characteristics of a complementary thin film transistor according to the present invention.
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【手続補正書】[Procedure amendment]
【提出日】平成６年３月９日[Submission date] March 9, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００１[Correction target item name] 0001
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００１】[0001]
【産業上の利用分野】本発明は、同一絶縁基板上にＰチ
ャネル型薄膜トランジスタとＮチャネル型薄膜トランジ
スタを集積化した相補型薄膜トランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a complementary thin film transistor in which a P channel type thin film transistor and an N channel type thin film transistor are integrated on the same insulating substrate .
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００５[Name of item to be corrected] 0005
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００５】[0005]
【発明が解決しようとする課題】しかし、相補型薄膜ト
ランジスタは、同一絶縁基板上にＰチャネル型とＮチャ
ネル型の双方を集積化するため製造方法が複雑になり、
従って製造コストが高いという問題点を有しており、こ
のため、従来、十分な検討が行われておらず、実用化レ
ベルに達していなかった。However, the complementary thin film transistor has a complicated manufacturing method because both the P channel type and the N channel type are integrated on the same insulating substrate .
Therefore, there is a problem in that the manufacturing cost is high, and for this reason, sufficient studies have not been made so far, and the practical level has not been reached.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００７[Correction target item name] 0007
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００７】[0007]
【課題を解決するための手段】請求項１記載の発明は、
同一絶縁基板上に第１導電型薄膜トランジスタと第２導
電型薄膜トランジスタとが形成される相補型薄膜トラン
ジスタにおいて、前記絶縁基板上に形成された半導体薄
膜の、前記第１導電型薄膜トランジスタのソース・ドレ
インが形成される領域には第１のドーパントが導入さ
れ、前記第２導電型薄膜トランジスタのソース・ドレイ
ンが形成される領域には前記第１のドーパントと、前記
第１のドーパントとはタイプの異なる第２のドーパント
とが導入され、かつ、前記第２のドーパントのドーズ量
は、前記第１のドーパントのドーズ量の等量より多く３
倍以下であることを特徴とする。請求項２記載の発明
は、請求項１記載の相補型薄膜トランジスタにおいて、
前記第１導電型薄膜トランジスタはＰチャネル型薄膜ト
ランジスタであり、前記第２導電型薄膜トランジスタは
Ｎチャネル型薄膜トランジスタであって、かつ、前記第
１のドーパントはアクセプタ、前記第２のドーパントは
ドナーであり、前記Ｐチャネル型蒲膜トランジスタ及び
前記Ｎチャネル型薄膜トランジスタのソース・ドレイン
が形成される領域に導入された前記アクセプタのドーズ
量はそれぞれ等しく、かつ、前記Ｎチャネル型薄膜トラ
ンジスタのソース・ドレインが形成される領域に導入さ
れた前記ドナーのドーズ量は、前記アクセプタのドーズ
量の約３倍であることを特徴とする。また、請求項３記
載の発明は、請求項１記載の相補型薄膜トランジスタに
おいて、前記第１導電型薄膜トランジスタはＮチャネル
型薄膜トランジスタであり、前記第２導電型薄膜トラン
ジスタはＰチャネル型薄膜トランジスタであって、か
つ、前記第１のドーパントはドナー、前記第２のドーパ
ントはアクセプタであり、前記Ｐチャネル型薄膜トラン
ジスタ及び前記Ｎチャネル型薄膜トランジスタのソース
・ドレインが形成される領域に導入された前記ドナーの
ドーズ量はそれぞれ等しく、かつ、前記Ｐチャネル型薄
膜トランジスタのソース・ドレインが形成される領域に
導入された前記アクセプタのドーズ量は、前記ドナーの
ドーズ量の約３倍であることを特徴とする。 The invention according to claim 1 is
The first conductive type thin film transistor and the second conductive type are formed on the same insulating substrate.
Complementary thin film transistor forming an electro thin film transistor
A semiconductor thin film formed on the insulating substrate.
A source drain of the first conductivity type thin film transistor of the film;
The first dopant is introduced into the region where the in is formed.
The source drain of the second conductive type thin film transistor
In the region where the ion is formed, the first dopant,
A second dopant of a different type than the first dopant
Is introduced, and the dose amount of the second dopant is
Is more than the equivalent amount of the dose of the first dopant 3
It is characterized by being less than twice. The invention according to claim 2
In the complementary thin film transistor according to claim 1,
The first conductive type thin film transistor is a P-channel type thin film transistor.
Is a transistor, and the second conductive type thin film transistor is
An N-channel thin film transistor, wherein
The first dopant is an acceptor, and the second dopant is
A donor, which is the P-channel type cation transistor and
Source / drain of the N-channel thin film transistor
Dose of the acceptor introduced in the region where the
The amount of each is equal and the N-channel type thin film transistor is
In the region where the source / drain of the transistor is formed.
The dose of the donor is determined by the dose of the acceptor.
It is characterized by being about 3 times the amount . Also, claim 3
The invention described in the above is a complementary thin film transistor according to claim 1.
And the first conductive type thin film transistor is an N channel
Type thin film transistor, the second conductivity type thin film transistor
The transistor is a P-channel thin film transistor,
The first dopant is a donor and the second dopant is
The acceptor is an acceptor, and the P-channel thin film transistor
Source of the transistor and the N-channel thin film transistor
.Of the donor introduced into the region where the drain is formed
The doses are equal and the P-channel type thin
In the area where the source and drain of the film transistor are formed
The dose of the introduced acceptor is the same as that of the donor.
It is characterized in that it is about three times the dose amount .
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００８[Correction target item name] 0008
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００８】[0008]
【作用】請求項１〜請求項３記載の発明によれば、第１
導電型薄膜トランジスタのソース・ドレインが形成され
る領域には第１のドーパントが導入され、第２導電型薄
膜トランジスタのソース・ドレインが形成される領域に
は第１のドーパントと、第１のドーパントとはタイプの
異なる第２のドーパントとが導入され、かつ、第２のド
ーパントのドーズ量は、第１のドーパントのドーズ量の
等量より多く３倍以下であることにより、第２導電型薄
膜トランジスタのソース・ドレイン領域では、第２のド
ーパントは第１のドーパントの作用を相殺し、更に余剰
分は不純物として作用するため、簡単に相補型薄膜トラ
ンジスタを構成することが可能となる。更に、第２のド
ーパントのドーズ量を第１のドーパントのドーズ量と等
量ないし３倍に抑えたことにより、第１導電型薄膜トラ
ンジスタのソース・ドレイン領域にドープされた第１の
ドーパントと、第１導電型薄膜トランジスタのソース・
ドレイン領域に存在する余剰分の第２のドーパントの量
に大差が生じることはない。従って、バランスの取れた
相補構成の相補型薄膜トランジスタを提供することがで
きる。 According to the invention described in claims 1 to 3, the first
The source and drain of the conductive thin film transistor are formed.
The first dopant is introduced into the region where
In the area where the source and drain of the film transistor are formed
Of the first dopant and the type of first dopant
A different second dopant is introduced and the second dopant is
-The dose of the pant is the dose of the first dopant.
The second conductivity type is thin because the amount is more than 3 times and less than the equivalent amount.
In the source / drain region of the film transistor, the second
-Panto offset the effect of the first dopant,
Since the component acts as an impurity, it is easy to use the complementary thin film transistor.
It becomes possible to configure a register. In addition, the second
-Pant dose is equal to the dose of the first dopant
By reducing the amount to three times or more,
First doped in source / drain region of transistor
The dopant and the source of the first conductivity type thin film transistor
Amount of excess second dopant present in drain region
There is no big difference. Therefore, balanced
It is possible to provide a complementary thin film transistor having a complementary structure.
Wear.
【実施例】以下、実施例に基づいて、本発明を詳しく説
明する。EXAMPLES The present invention will be described in detail below based on examples.
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２１[Correction target item name] 0021
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２１】[0021]
【発明の効果】本発明によれば、ソース・ドレイン領域
の抵抗の悪影響を受けることなく、優れた特性を有する
相補型薄膜トランジスタを極めて簡単な製造方法で得る
ことができる。すなわち、従来の如く、同一絶縁基板上
にＰチャネル型とＰチャネル型とを別々に作り込むので
はなく、同一絶縁基板上において全体を一方のタイプで
作り、その後、その一部を他方のタイプに作り変えるた
め、製造工程の簡略化が実現される。具体的には、イオ
ン打ち込みのマスク形成回数を、従来の２回から１回に
減少させることが可能となる。元来、薄膜トランジスタ
は簡単な方法で製造できるところに特徴があり、製造工
程は極めて短い。従って、その中のマスク形成工程が省
略できることは、全体の製造方法の簡略化において極め
て大きい比重を有する。言い替えれば、薄膜トランジス
タは、容易かつ安価に製造されなくては意味がなく、こ
こに薄膜トランジスタを相補型に構成する上での最大の
問題点があった。本発明によれば、薄膜トランジスタの
利点を生かして、相補型のトランジスタを容易な工程
で、かつ安価に提供することが可能となる。更に本発明
によれば、第２導電型薄膜トランジスタのソース・ドレ
イン領域には互いにタイプの異なる第１及び第２のドー
パントが導入される。この場合、第２のドーパントのド
ーズ量を第１のドーパントのドーズ量より多くする構成
により、第２のドーパントは第１のドーパントの作用を
相殺し、更に余剰分は第２導電型薄膜トランジスタのソ
ース・ドレイン領域内で不純物として作用するため、相
補型薄膜トランジスタを構成することが可能となる。但
し、第２のドーパントのドーズ量が第１のドーパントの
ドーズ量の３倍を超えると、第２導電型薄膜トランジス
タのソース・ドレイン領域内の不純物量が、第１導電型
薄膜トランジスタのソース・ドレイン領域内の不純物量
よりもはるかに多くなってしまう。この場合は、第２導
電型薄膜トランジスタのソース・ドレイン領域内の不純
物が、導入時や活性化時にゲート領域に拡散し、第２導
電型薄膜トランジスタのゲート領域が狭くなり、結果と
して薄膜トランジスタの能力が設計時と異なってしまう
という問題点がある。また、第１及び第２導電型薄膜ト
ランジスタのソース・ドレイン領域に含まれるそれぞれ
の不純物量自体にアンバランスが生じるという問題もあ
り、いずれも相補型薄膜トランジスタのバランスを崩す
という点で好ましくない。従って第２のドーパントのド
ーズ量は、第１のドーパントのドーズ量の３倍以下であ
ることが望ましい。 According to the present invention, a complementary thin film transistor having excellent characteristics can be obtained by an extremely simple manufacturing method without being adversely affected by the resistance of the source / drain regions. That is, instead of separately forming a P-channel type and a P-channel type on the same insulating substrate as in the conventional case, one is entirely made on the same insulating substrate and then a part of the other type is made. Therefore, the manufacturing process can be simplified. Specifically, it is possible to reduce the number of times of ion implantation mask formation from once to twice as in the conventional case. Originally, the thin film transistor is characterized in that it can be manufactured by a simple method, and the manufacturing process is extremely short. Therefore, the omission of the mask forming step has an extremely large specific gravity in simplifying the whole manufacturing method. In other words, the thin film transistor is meaningless unless it is manufactured easily and inexpensively, and there has been the greatest problem in forming the thin film transistor in a complementary type. According to the present invention, it is possible to provide a complementary transistor in a simple process and at low cost by taking advantage of the thin film transistor. Furthermore, according to the present invention, first and second dopants of different types are introduced into the source / drain regions of the second conductivity type thin film transistor. In this case, the second dopant cancels the action of the first dopant by the configuration in which the dose amount of the second dopant is larger than the dose amount of the first dopant, and the surplus amount is the source of the second conductivity type thin film transistor. Since it acts as an impurity in the drain region, it becomes possible to form a complementary thin film transistor. However, when the dose amount of the second dopant exceeds three times the dose amount of the first dopant, the amount of impurities in the source / drain region of the second conductivity type thin film transistor is changed to the source / drain region of the first conductivity type thin film transistor. Much more than the amount of impurities inside. In this case, impurities in the source / drain regions of the second conductivity type thin film transistor diffuse into the gate region at the time of introduction or activation, and the gate region of the second conductivity type thin film transistor becomes narrower, resulting in designing the capability of the thin film transistor. There is a problem that it is different from the time. In addition, the first and second conductivity type thin film
Each included in the source / drain region of the transistor
There is also a problem that the amount of impurities in
In both cases, the balance of the complementary thin film transistor is lost.
That is not preferable. Therefore, the second dopant
The dose is less than or equal to 3 times the dose of the first dopant.
Is desirable.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｐ 9056−4Ｍ ３１１ Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication location H01L 29/786 21/336 9056-4M H01L 29/78 311 P 9056-4M 311 C
Claims (2)
スタとＮチャネル型薄膜トランジスタを配置した相補型
薄膜トランジスタにおいて、 前記絶縁基板上には、ソース・ドレイン領域の不純物と
して、アクセプタとドナーの双方を含む前記Ｐチャネル
型薄膜トランジスタと、ドナーのみを含む前記Ｎチャネ
ル型薄膜トランジスタとが配置されてなることを特徴と
する相補型薄膜トランジスタ。1. A complementary thin film transistor in which a P-channel thin film transistor and an N-channel thin film transistor are arranged on an insulating substrate, wherein the insulating substrate contains both acceptors and donors as impurities of a source / drain region. A complementary thin film transistor comprising a P channel thin film transistor and the N channel thin film transistor containing only a donor.
スタとＮチャネル型薄膜トランジスタを配置した相補型
薄膜トランジスタにおいて、 前記絶縁基板上には、ソース・ドレイン領域の不純物と
して、アクセプタのみを含む前記Ｐチャネル型薄膜トラ
ンジスタと、ドナーとアクセプタの双方を含む前記Ｎチ
ャネル型薄膜トランジスタとが配置されてなることを特
徴とする相補型薄膜トランジスタ。2. A complementary thin film transistor in which a P-channel type thin film transistor and an N-channel type thin film transistor are arranged on an insulating substrate, wherein the P-channel type thin film includes only acceptors as impurities of a source / drain region on the insulating substrate. A complementary thin film transistor comprising: a thin film transistor; and the N-channel thin film transistor including both a donor and an acceptor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6013336A JP2812182B2 (en) | 1994-02-07 | 1994-02-07 | Method for manufacturing complementary thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6013336A JP2812182B2 (en) | 1994-02-07 | 1994-02-07 | Method for manufacturing complementary thin film transistor |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011363A Division JPH0727975B2 (en) | 1984-01-25 | 1984-01-25 | Method of manufacturing complementary thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130964A true JPH07130964A (en) | 1995-05-19 |
| JP2812182B2 JP2812182B2 (en) | 1998-10-22 |
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ID=11830293
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6013336A Expired - Fee Related JP2812182B2 (en) | 1994-02-07 | 1994-02-07 | Method for manufacturing complementary thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812182B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003286314A (en) * | 2002-03-28 | 2003-10-10 | Mitsui Chemicals Inc | Polypropylene resin for film formation, resin composition, and film made thereof |
| US7352003B2 (en) | 1995-11-07 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device having thin film transistor with LDD region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141972A (en) * | 1974-10-07 | 1976-04-08 | Suwa Seikosha Kk | Sohogata mis handotaisochino seizohoho |
-
1994
- 1994-02-07 JP JP6013336A patent/JP2812182B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141972A (en) * | 1974-10-07 | 1976-04-08 | Suwa Seikosha Kk | Sohogata mis handotaisochino seizohoho |
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| JP2003286314A (en) * | 2002-03-28 | 2003-10-10 | Mitsui Chemicals Inc | Polypropylene resin for film formation, resin composition, and film made thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2812182B2 (en) | 1998-10-22 |
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|---|---|---|---|
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