JPH07131002A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07131002A JPH07131002A JP29897293A JP29897293A JPH07131002A JP H07131002 A JPH07131002 A JP H07131002A JP 29897293 A JP29897293 A JP 29897293A JP 29897293 A JP29897293 A JP 29897293A JP H07131002 A JPH07131002 A JP H07131002A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 微細化したときにリーク電流を増加させずに
しきい値電圧を下げる構造とした際に、拡散容量が大き
くなり、半導体装置の動作速度が遅くなるのを防止す
る。 【構成】 ゲート電極１５下に基板１１と同じ導電型を
有する領域Ｉがあり、その下には、基板１１と反対の導
電型を有する領域IIがある。また、この領域IIとソース
領域１２との間及び領域IIとドレイン領域１３との間に
は、それぞれ基板１１と同じ導電型を有する領域III が
ある。さらに、ソース領域１２及びドレイン領域１３と
基板１１との間には、領域IIと同じ導電型を有する領域
Ｖが形成されている。なお、基板１１を領域IVとする。
しきい値電圧を下げる構造とした際に、拡散容量が大き
くなり、半導体装置の動作速度が遅くなるのを防止す
る。 【構成】 ゲート電極１５下に基板１１と同じ導電型を
有する領域Ｉがあり、その下には、基板１１と反対の導
電型を有する領域IIがある。また、この領域IIとソース
領域１２との間及び領域IIとドレイン領域１３との間に
は、それぞれ基板１１と同じ導電型を有する領域III が
ある。さらに、ソース領域１２及びドレイン領域１３と
基板１１との間には、領域IIと同じ導電型を有する領域
Ｖが形成されている。なお、基板１１を領域IVとする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特にＭＯＳＦＥＴ（Metal Oxide Semico
nductor Field Effect Transistor ）とその製造方法に
関するものである。
造方法に係り、特にＭＯＳＦＥＴ（Metal Oxide Semico
nductor Field Effect Transistor ）とその製造方法に
関するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴは、微細化するにしたがっ
て電源電圧が下がる傾向にあり、それに伴ってしきい値
電圧も下げる必要がある。ところが、パンチスルー現象
を防止するために基板の不純物濃度を上げると、しきい
値電圧も上がってしまうので、基板と逆の導電型の不純
物を基板の表面に導入して、見掛上のしきい値電圧を下
げるようにしていた。しかしながらこの場合、見掛上の
しきい値電圧は下がるが、ゲート電圧が０Ｖの時のドレ
イン電流（リーク電流）値は増大してしまうという課題
があった。
て電源電圧が下がる傾向にあり、それに伴ってしきい値
電圧も下げる必要がある。ところが、パンチスルー現象
を防止するために基板の不純物濃度を上げると、しきい
値電圧も上がってしまうので、基板と逆の導電型の不純
物を基板の表面に導入して、見掛上のしきい値電圧を下
げるようにしていた。しかしながらこの場合、見掛上の
しきい値電圧は下がるが、ゲート電圧が０Ｖの時のドレ
イン電流（リーク電流）値は増大してしまうという課題
があった。
【０００３】そこで本発明者は、特願平５−２０８８６
７号出願にて、ウェルの導電型とは反対の導電型を有す
る領域をゲートの下に埋め込むことにより、しきい値電
圧以下の領域でドレイン電流を一桁下げるのに必要なゲ
ート電圧を示すＳ係数を下げた半導体装置及びその製造
方法を提案した。この半導体装置を図４に示し、簡単に
説明する。このＭＯＳＦＥＴは、ゲート電極５下に基板
１と同じ導電型を有する領域Ｉがあり、その下には、基
板１と反対の導電型を有する領域IIがある。また、この
領域IIとソース領域２との間及び領域IIとドレイン領域
３との間には、それぞれ基板１と同じ導電型を有する領
域III がある。なお、基板１を領域IVとする。したがっ
て、基板１をｐ型とすると、領域Ｉ、III 、IVはｐ型と
なり、領域II、ソース領域２、ドレイン領域３はｎ型と
なる。また、基板１がｎ型の場合には、それぞれ逆の導
電型となる。
７号出願にて、ウェルの導電型とは反対の導電型を有す
る領域をゲートの下に埋め込むことにより、しきい値電
圧以下の領域でドレイン電流を一桁下げるのに必要なゲ
ート電圧を示すＳ係数を下げた半導体装置及びその製造
方法を提案した。この半導体装置を図４に示し、簡単に
説明する。このＭＯＳＦＥＴは、ゲート電極５下に基板
１と同じ導電型を有する領域Ｉがあり、その下には、基
板１と反対の導電型を有する領域IIがある。また、この
領域IIとソース領域２との間及び領域IIとドレイン領域
３との間には、それぞれ基板１と同じ導電型を有する領
域III がある。なお、基板１を領域IVとする。したがっ
て、基板１をｐ型とすると、領域Ｉ、III 、IVはｐ型と
なり、領域II、ソース領域２、ドレイン領域３はｎ型と
なる。また、基板１がｎ型の場合には、それぞれ逆の導
電型となる。
【０００４】
【発明が解決しようとする課題】このような構造の半導
体装置を製造する際に、上記提案では、領域IIをソース
・ドレイン領域２，３から分離するために、ゲート電極
５をマスクとして領域III を形成するための不純物注入
を行っているが、領域III は領域IVよりも濃いので、注
入量その他の関係でこの領域III が、図５に示すよう
に、ソース領域２及びドレイン領域３の下側にはみ出た
構造で形成されることがある。この場合、ソース領域２
及びドレイン領域３に接している領域III の不純物濃度
がソース領域２及びドレイン領域３の容量を決定するの
で、領域III がはみ出さず拡散層が直接領域IVに接して
いる場合に比べて、拡散容量が大きくなり、デバイスの
速度が遅くなるという問題点があった。そこで本発明
は、上記課題を解決した半導体装置及びその製造方法を
提供することを目的とする。
体装置を製造する際に、上記提案では、領域IIをソース
・ドレイン領域２，３から分離するために、ゲート電極
５をマスクとして領域III を形成するための不純物注入
を行っているが、領域III は領域IVよりも濃いので、注
入量その他の関係でこの領域III が、図５に示すよう
に、ソース領域２及びドレイン領域３の下側にはみ出た
構造で形成されることがある。この場合、ソース領域２
及びドレイン領域３に接している領域III の不純物濃度
がソース領域２及びドレイン領域３の容量を決定するの
で、領域III がはみ出さず拡散層が直接領域IVに接して
いる場合に比べて、拡散容量が大きくなり、デバイスの
速度が遅くなるという問題点があった。そこで本発明
は、上記課題を解決した半導体装置及びその製造方法を
提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の手段として、第１の導電型を有する半導体基板上に薄
いゲート絶縁膜を挟んで形成されたゲート電極と、この
ゲート絶縁膜の下方でこのゲート電極の両側に設けられ
た第２の導電型を有するソース領域及びドレイン領域
と、を備えた半導体装置において、前記ゲート絶縁膜の
下方で前記ゲート絶縁膜と前記ソース領域及び前記ドレ
イン領域に接しないようにして前記基板内に形成された
第２の導電型を有する第２の領域と、第１の導電型を有
して前記ゲート絶縁膜とこの第２の領域との間に形成さ
れ、前記ゲート電極に電圧をかけた時に形成される空乏
層の幅と、前記第２の領域とのｐｎ接合による空乏層の
幅とを合計した幅よりも小さい幅の第１の領域と、第１
の導電型を有して前記第２の領域と前記ソース領域及び
前記ドレイン領域との間にそれぞれ形成され、前記ドレ
イン領域による空乏層幅と、前記第２の領域とのｐｎ接
合による空乏層の幅とを合計した幅よりも大きい幅の第
３の領域と、第２の導電型を有して第４の領域となる前
記半導体基板と前記ソース領域及び前記ドレイン領域と
の間にそれぞれ形成され、前記ソース領域及び前記ドレ
イン領域よりも不純物濃度の薄い第５の領域とを有する
ことを特徴とする半導体装置、及び、第１の導電型を有
する半導体基板に第２の導電型を有する不純物を注入し
て第２の領域を形成する工程と、前記半導体基板に第１
の導電型を有する不純物を注入して前記第２の領域より
も表面側に第１の領域を形成する工程と、前記半導体基
板表面に薄いゲート絶縁膜を成膜する工程と、このゲー
ト絶縁膜上にゲート電極を形成する工程と、ソース領域
とドレイン領域とを形成する位置上をマスクするレジス
トを形成する工程と、前記ゲート電極と前記レジストと
をマスクとして前記第２の領域の不純物濃度よりも濃く
なるように、第３の領域を形成するための第１の導電型
を有する不純物を前記第２の領域に重なる位置に注入す
る工程と、前記レジストを除去する工程と、前記ゲート
電極をマスクとして第２の導電型を有する不純物を注入
してソース領域及びドレイン領域を形成する工程とより
なることを特徴とする半導体装置の製造方法を提供しよ
うとするものである。
の手段として、第１の導電型を有する半導体基板上に薄
いゲート絶縁膜を挟んで形成されたゲート電極と、この
ゲート絶縁膜の下方でこのゲート電極の両側に設けられ
た第２の導電型を有するソース領域及びドレイン領域
と、を備えた半導体装置において、前記ゲート絶縁膜の
下方で前記ゲート絶縁膜と前記ソース領域及び前記ドレ
イン領域に接しないようにして前記基板内に形成された
第２の導電型を有する第２の領域と、第１の導電型を有
して前記ゲート絶縁膜とこの第２の領域との間に形成さ
れ、前記ゲート電極に電圧をかけた時に形成される空乏
層の幅と、前記第２の領域とのｐｎ接合による空乏層の
幅とを合計した幅よりも小さい幅の第１の領域と、第１
の導電型を有して前記第２の領域と前記ソース領域及び
前記ドレイン領域との間にそれぞれ形成され、前記ドレ
イン領域による空乏層幅と、前記第２の領域とのｐｎ接
合による空乏層の幅とを合計した幅よりも大きい幅の第
３の領域と、第２の導電型を有して第４の領域となる前
記半導体基板と前記ソース領域及び前記ドレイン領域と
の間にそれぞれ形成され、前記ソース領域及び前記ドレ
イン領域よりも不純物濃度の薄い第５の領域とを有する
ことを特徴とする半導体装置、及び、第１の導電型を有
する半導体基板に第２の導電型を有する不純物を注入し
て第２の領域を形成する工程と、前記半導体基板に第１
の導電型を有する不純物を注入して前記第２の領域より
も表面側に第１の領域を形成する工程と、前記半導体基
板表面に薄いゲート絶縁膜を成膜する工程と、このゲー
ト絶縁膜上にゲート電極を形成する工程と、ソース領域
とドレイン領域とを形成する位置上をマスクするレジス
トを形成する工程と、前記ゲート電極と前記レジストと
をマスクとして前記第２の領域の不純物濃度よりも濃く
なるように、第３の領域を形成するための第１の導電型
を有する不純物を前記第２の領域に重なる位置に注入す
る工程と、前記レジストを除去する工程と、前記ゲート
電極をマスクとして第２の導電型を有する不純物を注入
してソース領域及びドレイン領域を形成する工程とより
なることを特徴とする半導体装置の製造方法を提供しよ
うとするものである。
【０００６】
【作用】領域III の不純物注入は、ゲート領域とソース
領域１２及びドレイン領域１３との間にだけ行えば良い
ので、フォトレジストを使用してゲート領域の近傍にの
み領域III の不純物注入を行うようにする。このように
することにより、領域III がソース領域１２及びドレイ
ン領域１３の下側にはみ出た構造とならず、拡散容量が
大きくなるのを防ぐことができる。
領域１２及びドレイン領域１３との間にだけ行えば良い
ので、フォトレジストを使用してゲート領域の近傍にの
み領域III の不純物注入を行うようにする。このように
することにより、領域III がソース領域１２及びドレイ
ン領域１３の下側にはみ出た構造とならず、拡散容量が
大きくなるのを防ぐことができる。
【０００７】また、この場合、領域IIを形成するために
注入した不純物が、ソース領域１２及びドレイン領域１
３の下側に残り、領域を形成するが、この領域を領域Ｖ
とすると、ソース領域１２及びドレイン領域１３と基板
１１（領域IV）との間に、ソース領域１２及びドレイン
領域１３よりも薄い不純物濃度を有する領域Ｖが形成さ
れることになるので、電界を緩和してより一層拡散容量
を小さくすることができる。
注入した不純物が、ソース領域１２及びドレイン領域１
３の下側に残り、領域を形成するが、この領域を領域Ｖ
とすると、ソース領域１２及びドレイン領域１３と基板
１１（領域IV）との間に、ソース領域１２及びドレイン
領域１３よりも薄い不純物濃度を有する領域Ｖが形成さ
れることになるので、電界を緩和してより一層拡散容量
を小さくすることができる。
【０００８】
【実施例】まず、本発明の半導体装置の一実施例である
ＭＯＳＦＥＴの構造を図１に示し、その要部拡大図を図
２に示して以下に説明する。このＭＯＳＦＥＴは、ゲー
ト電極１５下に基板１１と同じ導電型を有する領域Ｉが
あり、その下には、基板１１と反対の導電型を有する領
域IIがある。また、この領域IIとソース領域１２との間
及び領域IIとドレイン領域１３との間には、それぞれ基
板１１と同じ導電型を有する領域III がある。さらに、
ソース領域１２及びドレイン領域１３と基板１１との間
には、領域IIと同じ導電型を有する領域Ｖが形成されて
いる。なお、基板１１を領域IVとする。したがって、基
板１１をｐ型とすると、領域Ｉ、III 、IVはｐ型とな
り、領域II、Ｖ、ソース領域１２、ドレイン領域１３は
ｎ型となる。また、基板１１がｎ型の場合には、それぞ
れ逆の導電型となる。
ＭＯＳＦＥＴの構造を図１に示し、その要部拡大図を図
２に示して以下に説明する。このＭＯＳＦＥＴは、ゲー
ト電極１５下に基板１１と同じ導電型を有する領域Ｉが
あり、その下には、基板１１と反対の導電型を有する領
域IIがある。また、この領域IIとソース領域１２との間
及び領域IIとドレイン領域１３との間には、それぞれ基
板１１と同じ導電型を有する領域III がある。さらに、
ソース領域１２及びドレイン領域１３と基板１１との間
には、領域IIと同じ導電型を有する領域Ｖが形成されて
いる。なお、基板１１を領域IVとする。したがって、基
板１１をｐ型とすると、領域Ｉ、III 、IVはｐ型とな
り、領域II、Ｖ、ソース領域１２、ドレイン領域１３は
ｎ型となる。また、基板１１がｎ型の場合には、それぞ
れ逆の導電型となる。
【０００９】そして、それぞれの領域は、次のような条
件を満たしている。領域Ｉの深さ方向幅Ｗ１は、ゲート
バイアスによる空乏層幅Ｗｇと領域IIの接合による空乏
層幅Ｗj1の合計よりも小さくする（Ｗ１＜Ｗｇ＋Ｗj
1）。領域IIの深さ方向幅Ｗ２は、任意であるが、この
場合、ソース領域１２、ドレイン領域１３よりも深い位
置までにする。領域III の深さ方向幅Ｗ３は、領域IIの
深さ方向幅Ｗ２よりも大きくする（Ｗ３＞Ｗ２）。領域
III の横方向幅Ｗ13は、領域IIのドレイン領域１３によ
る空乏層幅Ｗｄと領域IIとの接合による空乏層幅Ｗj3の
合計よりも大きくする（Ｗ13＞Ｗｄ＋Ｗj3）。さらに、
望ましい条件として、領域IVの基板濃度Ｎ４を他の全て
の領域Ｉ，II，III ，Ｖの濃度Ｎ１，Ｎ２，Ｎ３，Ｎ５
よりも薄くする（Ｎ４＜Ｎ１，Ｎ２，Ｎ３，Ｎ５）。
件を満たしている。領域Ｉの深さ方向幅Ｗ１は、ゲート
バイアスによる空乏層幅Ｗｇと領域IIの接合による空乏
層幅Ｗj1の合計よりも小さくする（Ｗ１＜Ｗｇ＋Ｗj
1）。領域IIの深さ方向幅Ｗ２は、任意であるが、この
場合、ソース領域１２、ドレイン領域１３よりも深い位
置までにする。領域III の深さ方向幅Ｗ３は、領域IIの
深さ方向幅Ｗ２よりも大きくする（Ｗ３＞Ｗ２）。領域
III の横方向幅Ｗ13は、領域IIのドレイン領域１３によ
る空乏層幅Ｗｄと領域IIとの接合による空乏層幅Ｗj3の
合計よりも大きくする（Ｗ13＞Ｗｄ＋Ｗj3）。さらに、
望ましい条件として、領域IVの基板濃度Ｎ４を他の全て
の領域Ｉ，II，III ，Ｖの濃度Ｎ１，Ｎ２，Ｎ３，Ｎ５
よりも薄くする（Ｎ４＜Ｎ１，Ｎ２，Ｎ３，Ｎ５）。
【００１０】このような各条件は、次のような作用を示
す。領域Ｉは、動作時に反転状態となり、キャリアの伝
導を担当するチャネル領域である。そして、領域Ｉの不
純物濃度によって、このＭＯＳＦＥＴのしきい値電圧が
制御される。
す。領域Ｉは、動作時に反転状態となり、キャリアの伝
導を担当するチャネル領域である。そして、領域Ｉの不
純物濃度によって、このＭＯＳＦＥＴのしきい値電圧が
制御される。
【００１１】領域IIは、領域Ｉとｐｎ接合しているの
で、領域Ｉをこの接合により空乏化させる。したがっ
て、領域IIは、ゲート電極１５に電圧をかけたときの領
域Ｉの空乏化を助け、ゲート電極１５から見た見掛上の
容量を低減させる。また、同時にしきい値電圧を低減す
る。
で、領域Ｉをこの接合により空乏化させる。したがっ
て、領域IIは、ゲート電極１５に電圧をかけたときの領
域Ｉの空乏化を助け、ゲート電極１５から見た見掛上の
容量を低減させる。また、同時にしきい値電圧を低減す
る。
【００１２】領域III は、ドレイン領域１３の空乏層が
広がり、領域IIとドレイン領域１３が導通することを防
止する。領域IIとドレイン領域１３が導通すると、領域
IIを通してドレイン領域１３がソース領域１２と導通す
るパンチスルー現象が生じてしまうので、これを防止す
るものである。また、領域IIとドレイン領域１３とが同
電位になると、ドレイン電圧の変化に合わせて領域IIの
電位が変化し、ＭＯＳＦＥＴの特性に影響を与えるので
望ましくない。さらに、領域III は、領域Ｉと領域IVと
をつないで領域Ｉの電位を安定させている。
広がり、領域IIとドレイン領域１３が導通することを防
止する。領域IIとドレイン領域１３が導通すると、領域
IIを通してドレイン領域１３がソース領域１２と導通す
るパンチスルー現象が生じてしまうので、これを防止す
るものである。また、領域IIとドレイン領域１３とが同
電位になると、ドレイン電圧の変化に合わせて領域IIの
電位が変化し、ＭＯＳＦＥＴの特性に影響を与えるので
望ましくない。さらに、領域III は、領域Ｉと領域IVと
をつないで領域Ｉの電位を安定させている。
【００１３】領域IVの不純物濃度は、ソース領域１２と
ドレイン領域１３の容量を決定する。パンチスルーの防
止は、領域III が行っているので、領域IVの不純物濃度
はこのことを考慮せずに決めることができ、ソース領域
１２とドレイン領域１３の容量を減らすために低濃度に
する。
ドレイン領域１３の容量を決定する。パンチスルーの防
止は、領域III が行っているので、領域IVの不純物濃度
はこのことを考慮せずに決めることができ、ソース領域
１２とドレイン領域１３の容量を減らすために低濃度に
する。
【００１４】また、領域Ｖの不純物濃度は、ソース領域
１２とドレイン領域１３の不純物濃度よりも薄くなって
おり、この領域Ｖの深さを適宜調節することによって、
電界を緩和して拡散容量を小さくすることができる。
１２とドレイン領域１３の不純物濃度よりも薄くなって
おり、この領域Ｖの深さを適宜調節することによって、
電界を緩和して拡散容量を小さくすることができる。
【００１５】このような構造のＭＯＳＦＥＴは次のよう
にして製造することができる。製造工程を図３（Ａ）〜
（Ｈ）に示す。まず、同図（Ａ）に示すように、領域IV
である不純物濃度１．５×１０16cm-3のｐ型基板１１の
表面にゲート酸化膜１４ａを形成し、このゲート酸化膜
１４ａを通して基板１１にＢ（ボロン）を２５KeV 、
１．５×１０12cm-2、Ｐ（リン）を１６０KeV 、２．５
×１０12cm-2注入すると、ゲート酸化膜１４ａの下に、
領域ＩとなるＢの注入された層１６が形成され、さらに
その下に、領域II，ＶとなるＰの注入された層１７が形
成される。なお、この不純物の熱処理は、後述するソー
ス領域１２及びドレイン領域１３の活性化のための熱処
理と同時に行って、領域Ｉ，II，Ｖを形成する。
にして製造することができる。製造工程を図３（Ａ）〜
（Ｈ）に示す。まず、同図（Ａ）に示すように、領域IV
である不純物濃度１．５×１０16cm-3のｐ型基板１１の
表面にゲート酸化膜１４ａを形成し、このゲート酸化膜
１４ａを通して基板１１にＢ（ボロン）を２５KeV 、
１．５×１０12cm-2、Ｐ（リン）を１６０KeV 、２．５
×１０12cm-2注入すると、ゲート酸化膜１４ａの下に、
領域ＩとなるＢの注入された層１６が形成され、さらに
その下に、領域II，ＶとなるＰの注入された層１７が形
成される。なお、この不純物の熱処理は、後述するソー
ス領域１２及びドレイン領域１３の活性化のための熱処
理と同時に行って、領域Ｉ，II，Ｖを形成する。
【００１６】そして、図３（Ｂ）に示すように、Ｂ，Ｐ
の注入後（熱処理を行わずに）、ゲート酸化膜１４をつ
け直してからポリシリコン薄膜を成膜、エッチングし
て、ゲート電極１５を形成する。
の注入後（熱処理を行わずに）、ゲート酸化膜１４をつ
け直してからポリシリコン薄膜を成膜、エッチングし
て、ゲート電極１５を形成する。
【００１７】さらに、同図（Ｃ）に示すように、表面全
体にフォトレジスト１８を塗布し、同図（Ｄ）に示すよ
うに、ゲート電極１５上及びその周辺のフォトレジスト
１８を除去する。この状態で、同図（Ｅ）に示すよう
に、ゲート電極１５とフォトレジスト１８とをマスクと
して、領域IIの形成された深さ位置に領域IIに注入した
Ｐよりも多くのＢを注入する。このように、ソース領域
１２及びドレイン領域１３に用いる不純物との拡散係数
の差を利用して、領域III を形成することができる。
体にフォトレジスト１８を塗布し、同図（Ｄ）に示すよ
うに、ゲート電極１５上及びその周辺のフォトレジスト
１８を除去する。この状態で、同図（Ｅ）に示すよう
に、ゲート電極１５とフォトレジスト１８とをマスクと
して、領域IIの形成された深さ位置に領域IIに注入した
Ｐよりも多くのＢを注入する。このように、ソース領域
１２及びドレイン領域１３に用いる不純物との拡散係数
の差を利用して、領域III を形成することができる。
【００１８】その後、同図（Ｆ）に示すように、フォト
レジスト１８を除去する。さらに、同図（Ｇ）に示すよ
うに、ソース領域１２及びドレイン領域１３形成用のＡ
ｓ（ひ素）をＢよりも多く注入して、熱処理を行うと、
同図（Ｈ）に示すように、拡散係数の大きいＢがＡｓよ
りも拡散して、領域III を形成し、さらに、領域Ｖも形
成され、図１に示すようなＭＯＳＦＥＴを製造すること
ができる。なお、領域III は、先の出願に示したよう
に、別の方法によって形成しても良い。
レジスト１８を除去する。さらに、同図（Ｇ）に示すよ
うに、ソース領域１２及びドレイン領域１３形成用のＡ
ｓ（ひ素）をＢよりも多く注入して、熱処理を行うと、
同図（Ｈ）に示すように、拡散係数の大きいＢがＡｓよ
りも拡散して、領域III を形成し、さらに、領域Ｖも形
成され、図１に示すようなＭＯＳＦＥＴを製造すること
ができる。なお、領域III は、先の出願に示したよう
に、別の方法によって形成しても良い。
【００１９】
【発明の効果】本発明の半導体装置は、基板とソース領
域及びドレイン領域との間にソース領域及びドレイン領
域よりも薄い不純物濃度を有する第５の領域が形成され
ているので、電界を緩和して拡散容量を小さくすること
ができ、半導体装置の動作速度が遅くなるのを防止する
ことが可能となる。また、本発明の半導体装置の製造方
法は、レジストを使用してゲート領域の近傍にのみ第３
の領域の不純物注入を行うようにしたので、第３の領域
がソース領域及びドレイン領域の下側にはみ出して、拡
散容量を増加させるのを防ぐことができるという効果が
ある。
域及びドレイン領域との間にソース領域及びドレイン領
域よりも薄い不純物濃度を有する第５の領域が形成され
ているので、電界を緩和して拡散容量を小さくすること
ができ、半導体装置の動作速度が遅くなるのを防止する
ことが可能となる。また、本発明の半導体装置の製造方
法は、レジストを使用してゲート領域の近傍にのみ第３
の領域の不純物注入を行うようにしたので、第３の領域
がソース領域及びドレイン領域の下側にはみ出して、拡
散容量を増加させるのを防ぐことができるという効果が
ある。
【図１】本発明の半導体装置の一実施例を示す構成図で
ある。
ある。
【図２】図１に示した実施例の要部を示す要部拡大図で
ある。
ある。
【図３】（Ａ）〜（Ｈ）は本発明の半導体装置の製造方
法の一実施例を説明するための工程図である。
法の一実施例を説明するための工程図である。
【図４】従来例を示す構成図である。
【図５】従来例を示す構成図である。
１，１１ 基板 ２，１２ ソース領域 ３，１３ ドレイン領域 ４，１４，１４ａ ゲート絶縁膜 ５，１５ ゲート電極 １６ Ｂの注入された層（領域Ｉ） １７ Ｐの注入された層（領域II，Ｖ） １８ フォトレジスト
Claims (2)
- 【請求項１】第１の導電型を有する半導体基板上に薄い
ゲート絶縁膜を挟んで形成されたゲート電極と、このゲ
ート絶縁膜の下方でこのゲート電極の両側に設けられた
第２の導電型を有するソース領域及びドレイン領域と、
を備えた半導体装置において、 前記ゲート絶縁膜の下方で前記ゲート絶縁膜と前記ソー
ス領域及び前記ドレイン領域に接しないようにして前記
基板内に形成された第２の導電型を有する第２の領域
と、 第１の導電型を有して前記ゲート絶縁膜とこの第２の領
域との間に形成され、前記ゲート電極に電圧をかけた時
に形成される空乏層の幅と、前記第２の領域とのｐｎ接
合による空乏層の幅とを合計した幅よりも小さい幅の第
１の領域と、 第１の導電型を有して前記第２の領域と前記ソース領域
及び前記ドレイン領域との間にそれぞれ形成され、前記
ドレイン領域による空乏層幅と、前記第２の領域とのｐ
ｎ接合による空乏層の幅とを合計した幅よりも大きい幅
の第３の領域と、 第２の導電型を有して第４の領域となる前記半導体基板
と前記ソース領域及び前記ドレイン領域との間にそれぞ
れ形成され、前記ソース領域及び前記ドレイン領域より
も不純物濃度の薄い第５の領域とを有することを特徴と
する半導体装置。 - 【請求項２】第１の導電型を有する半導体基板に第２の
導電型を有する不純物を注入して第２の領域を形成する
工程と、 前記半導体基板に第１の導電型を有する不純物を注入し
て前記第２の領域よりも表面側に第１の領域を形成する
工程と、 前記半導体基板表面に薄いゲート絶縁膜を成膜する工程
と、 このゲート絶縁膜上にゲート電極を形成する工程と、 ソース領域とドレイン領域とを形成する位置上をマスク
するレジストを形成する工程と、 前記ゲート電極と前記レジストとをマスクとして前記第
２の領域の不純物濃度よりも濃くなるように、第３の領
域を形成するための第１の導電型を有する不純物を前記
第２の領域に重なる位置に注入する工程と、 前記レジストを除去する工程と、 前記ゲート電極をマスクとして第２の導電型を有する不
純物を注入してソース領域及びドレイン領域を形成する
工程とよりなることを特徴とする半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29897293A JPH07131002A (ja) | 1993-11-04 | 1993-11-04 | 半導体装置及びその製造方法 |
| US08/335,409 US5463237A (en) | 1993-11-04 | 1994-11-03 | MOSFET device having depletion layer |
| US08/477,609 US5580799A (en) | 1993-11-04 | 1995-06-07 | Method of manufacturing transistor with channel implant |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29897293A JPH07131002A (ja) | 1993-11-04 | 1993-11-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131002A true JPH07131002A (ja) | 1995-05-19 |
Family
ID=17866575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29897293A Pending JPH07131002A (ja) | 1993-11-04 | 1993-11-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131002A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7400016B2 (en) | 2001-01-18 | 2008-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device realizing characteristics like a SOI MOSFET |
-
1993
- 1993-11-04 JP JP29897293A patent/JPH07131002A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7400016B2 (en) | 2001-01-18 | 2008-07-15 | Kabushiki Kaisha Toshiba | Semiconductor device realizing characteristics like a SOI MOSFET |
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