JPH067556B2 - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPH067556B2 JPH067556B2 JP60051721A JP5172185A JPH067556B2 JP H067556 B2 JPH067556 B2 JP H067556B2 JP 60051721 A JP60051721 A JP 60051721A JP 5172185 A JP5172185 A JP 5172185A JP H067556 B2 JPH067556 B2 JP H067556B2
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- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ＭＩＳ型半導体装置に関し、特にドレイン領
域の構造を改良したＭＩＳ型半導体装置に係る。
域の構造を改良したＭＩＳ型半導体装置に係る。
最近、ＭＩＳ型半導体装置（例えばＭＯＳ型半導体集積
回路）の高集積化が進行し、そのトランジスタがより微
細化されるに伴なってドレイン領域近傍の高電界を緩和
し、耐圧を向上するために、ドレイン領域を低濃度及び
高濃度の拡散領域の二重構造とした、いわゆるＬＤＤ
（Light Doped Drain）構造が開発、実用化されてい
る。
回路）の高集積化が進行し、そのトランジスタがより微
細化されるに伴なってドレイン領域近傍の高電界を緩和
し、耐圧を向上するために、ドレイン領域を低濃度及び
高濃度の拡散領域の二重構造とした、いわゆるＬＤＤ
（Light Doped Drain）構造が開発、実用化されてい
る。
しかしながら、ＬＤＤ構造の低濃度拡散領域はドレイン
電界を緩和することによりホットキャリアの発生を抑制
する反面、ホットキャリアによってゲート絶縁膜中に生
成された電界の影響を受けて、該低濃度拡散領域の表面
が空乏化し易くなる。その結果、ＬＤＤ構造のトランジ
スタは低濃度拡散領域による寄生抵抗が増大し、電流駆
動能力が低下するという特有の劣化現象を生じる。ＬＤ
Ｄ構造において、ドレイン電界緩和効果は低濃度拡散領
域の濃度が低い程大きいが、上述した特有の劣化現象も
濃度が低くなる程大きくなり、相反する要求により低濃
度拡散領域の濃度選択範囲は小さくなるという問題があ
った。
電界を緩和することによりホットキャリアの発生を抑制
する反面、ホットキャリアによってゲート絶縁膜中に生
成された電界の影響を受けて、該低濃度拡散領域の表面
が空乏化し易くなる。その結果、ＬＤＤ構造のトランジ
スタは低濃度拡散領域による寄生抵抗が増大し、電流駆
動能力が低下するという特有の劣化現象を生じる。ＬＤ
Ｄ構造において、ドレイン電界緩和効果は低濃度拡散領
域の濃度が低い程大きいが、上述した特有の劣化現象も
濃度が低くなる程大きくなり、相反する要求により低濃
度拡散領域の濃度選択範囲は小さくなるという問題があ
った。
本発明は、ＬＤＤ構造の低濃度拡散領域によるドレイン
電界緩和効果を維持しつつ、該拡散領域による寄生抵抗
の増加に伴う電流駆動能力の低下に防止した高性能で高
信頼性のＭＩＳ型半導体装置を提供しようとするもので
ある。
電界緩和効果を維持しつつ、該拡散領域による寄生抵抗
の増加に伴う電流駆動能力の低下に防止した高性能で高
信頼性のＭＩＳ型半導体装置を提供しようとするもので
ある。
本発明は、第１導電型の半導体基板と、この基板表面に
互に電気的に分離して設けられた第２導電型のソース，
ドレイン領域と、これら領域間のチャンネル領域を含む
基板表面にゲート絶縁膜を介して設けられたゲート電極
とを具備したＭＩＳ型半導体装置において、前記ゲート
電極の側面に幅の異なる二重の絶縁材料からなる壁体を
設け、かつ前記ソース，ドレイン領域のうち少なくとも
ドレイン領域を前記ゲート電極、第１の壁体、第２の壁
体に対して自己整合的に形成された第２導電型の第１，
第２，第３の拡散領域により構成すると共に、該第３拡
散領域を第２拡散領域より高濃度に、第２拡散領域を第
１拡散領域より高濃度に設定したことを特徴とするもの
である。かかる本発明によれば、既述の如くＬＤＤ構造
の低濃度拡散領域によるドレイン電界緩和効果を維持し
つつ、該拡散領域による寄生抵抗の増大に伴う電流駆動
能力の低下を防止した高性能で高信頼性のＭＩＳ型半導
体装置を得ることができる。
互に電気的に分離して設けられた第２導電型のソース，
ドレイン領域と、これら領域間のチャンネル領域を含む
基板表面にゲート絶縁膜を介して設けられたゲート電極
とを具備したＭＩＳ型半導体装置において、前記ゲート
電極の側面に幅の異なる二重の絶縁材料からなる壁体を
設け、かつ前記ソース，ドレイン領域のうち少なくとも
ドレイン領域を前記ゲート電極、第１の壁体、第２の壁
体に対して自己整合的に形成された第２導電型の第１，
第２，第３の拡散領域により構成すると共に、該第３拡
散領域を第２拡散領域より高濃度に、第２拡散領域を第
１拡散領域より高濃度に設定したことを特徴とするもの
である。かかる本発明によれば、既述の如くＬＤＤ構造
の低濃度拡散領域によるドレイン電界緩和効果を維持し
つつ、該拡散領域による寄生抵抗の増大に伴う電流駆動
能力の低下を防止した高性能で高信頼性のＭＩＳ型半導
体装置を得ることができる。
以下、本発明をｎチヤンネルＭＯＳＩＣに適用した例に
ついて第１図〜第４図の製造方法を併記して説明する。
ついて第１図〜第４図の製造方法を併記して説明する。
まず、ｐ型シリコン基板１に、選択酸化によりフィール
ド酸化膜２を形成した後、熱酸化処理を施して該フィー
ルド酸化膜２で分離された島状の基板１領域表面に厚さ
２５０Ａ°のゲート酸化膜３を形成した。つづいて、全
面に厚さ４０００Ａ°の多結晶シリコン膜を堆積し、Ｐ
ＯＣｌ３の雰囲気中でリン拡散を行なって該多結晶シリ
コン膜にリンをドープし低抵抗化させた後、フォトエッ
チング技術によりパターニングしてゲート電極４を形成
した。ひきつづき、ゲート電極４をマスクとしてリンを
加速電圧３５KeV、ドーズ量２×1015cm-2の条件でイオ
ン注入し、活性化して基板１表面にゲート電極４に対し
て自己整合的にｎ−型拡散領域（第１拡散領域）５１，
５２を形成した（第１図図示）。
ド酸化膜２を形成した後、熱酸化処理を施して該フィー
ルド酸化膜２で分離された島状の基板１領域表面に厚さ
２５０Ａ°のゲート酸化膜３を形成した。つづいて、全
面に厚さ４０００Ａ°の多結晶シリコン膜を堆積し、Ｐ
ＯＣｌ３の雰囲気中でリン拡散を行なって該多結晶シリ
コン膜にリンをドープし低抵抗化させた後、フォトエッ
チング技術によりパターニングしてゲート電極４を形成
した。ひきつづき、ゲート電極４をマスクとしてリンを
加速電圧３５KeV、ドーズ量２×1015cm-2の条件でイオ
ン注入し、活性化して基板１表面にゲート電極４に対し
て自己整合的にｎ−型拡散領域（第１拡散領域）５１，
５２を形成した（第１図図示）。
次いで、熱酸化処理を施して多結晶シリコンからなるゲ
ート電極４の上面及び側面に厚さ１０００Ａ゜の酸化膜
（第１の壁体）６を形成した。つついて、ゲート電極４
及び酸化膜６をマスクとして拡散係数の比較的小さい砒
素を加速電極３５KeV、ドーズ量１×１０14cm-2の条件
でイオン注入し、活性化して基板１表面にゲート電極４
側面の酸化膜６に対して自己整合的に前記拡散領域
５１，５２より高濃度のｎ型拡散領域７１，７２を形成
した（第２図図示）。
ート電極４の上面及び側面に厚さ１０００Ａ゜の酸化膜
（第１の壁体）６を形成した。つついて、ゲート電極４
及び酸化膜６をマスクとして拡散係数の比較的小さい砒
素を加速電極３５KeV、ドーズ量１×１０14cm-2の条件
でイオン注入し、活性化して基板１表面にゲート電極４
側面の酸化膜６に対して自己整合的に前記拡散領域
５１，５２より高濃度のｎ型拡散領域７１，７２を形成
した（第２図図示）。
次いで、全面に厚さ２０００Ａ°のＳｉＯ２膜を堆積
し、反応性イオンエッチング法により全面エッチングを
行なってゲート電極４側面に対応する酸化膜６のＳｉＯ
２からなる第２の壁体８を形成した。つづいで、ゲート
電極４、酸化膜６及び第２の壁体８をマスクとして砒素
を加速電圧４０ＫｅＶ、ドーズ量５×１０15cm-2の条件
でイオン注入し、活性化して基板１表面に第２の壁体８
に対して自己整合的にｎ型拡散領域７１，７２より高濃
度のｎ＋型拡散領域（第３拡散領域）９１，９２を形成
した。この工程によりｎ−型拡散領域５１、ｎ型拡散領
域７１及びｎ＋型拡散領域９１からなるソース領域１０
が形成されると共に、ｎ−型拡散領域５２、ｎ型拡散領
域７２及びｎ＋型拡散領域９２からなるドレイン領域１
１が形成された（第３図図示）。
し、反応性イオンエッチング法により全面エッチングを
行なってゲート電極４側面に対応する酸化膜６のＳｉＯ
２からなる第２の壁体８を形成した。つづいで、ゲート
電極４、酸化膜６及び第２の壁体８をマスクとして砒素
を加速電圧４０ＫｅＶ、ドーズ量５×１０15cm-2の条件
でイオン注入し、活性化して基板１表面に第２の壁体８
に対して自己整合的にｎ型拡散領域７１，７２より高濃
度のｎ＋型拡散領域（第３拡散領域）９１，９２を形成
した。この工程によりｎ−型拡散領域５１、ｎ型拡散領
域７１及びｎ＋型拡散領域９１からなるソース領域１０
が形成されると共に、ｎ−型拡散領域５２、ｎ型拡散領
域７２及びｎ＋型拡散領域９２からなるドレイン領域１
１が形成された（第３図図示）。
次いで、全面にＣＶＤ−ＳｉＯ２膜１２を堆積し、該Ｃ
ＶＤ−ＳｉＯ２膜１２及びゲート酸化膜３等にフォトエ
ッチング技術によりコンタクトホール１３を開孔した
後、Ａｌ膜の蒸着、パターニングを行なうことにより前
記ソース，ドレイン領域１０，１１のｎ+型拡散領域９
１，９２及びゲート電極４とコンタクトホール１３を通
して接続するＡｌ配線１４，１５，１６を形成してｎチ
ャンネルＭＯＳＩＣを製造した（第４図図示）。
ＶＤ−ＳｉＯ２膜１２及びゲート酸化膜３等にフォトエ
ッチング技術によりコンタクトホール１３を開孔した
後、Ａｌ膜の蒸着、パターニングを行なうことにより前
記ソース，ドレイン領域１０，１１のｎ+型拡散領域９
１，９２及びゲート電極４とコンタクトホール１３を通
して接続するＡｌ配線１４，１５，１６を形成してｎチ
ャンネルＭＯＳＩＣを製造した（第４図図示）。
しかして、本発明のＭＯＳＩＣは第４図に示すようにゲ
ート電極４の側面に厚さの異なる第１の壁体（酸化膜）
６及び第２の壁体８を設け、ｐ型シリコン基板１表面に
ゲート電極４、第１の壁体６、第２の壁体８に対して自
己整合的にｎ−型拡散領域（第１拡散領域）５１，
５２、ｎ型拡散領域（第２拡散領域）７１，７２、ｎ+
型拡散領域（第３拡散領域）９１，９２を設け、これら
拡散領域５１，７１，９１によりソース領域１０を、拡
散領域５２，７２，９２によりドレイン領域１１を構成
したＬＤＤ構造をなす。従って、ドレイン領域１１のｎ
−型拡散領域５２によりホットキャリアの発生を抑制し
てドレイン電界を緩和することができる。また、ホット
キャリアによってゲート酸化膜３中に生成した電界の影
響によるｎ−型拡散領域５２付近への空乏化を、それに
隣接するｎ型拡散領域７２により緩和でき、ひいては電
界駆動能力の低下を抑制できる。
ート電極４の側面に厚さの異なる第１の壁体（酸化膜）
６及び第２の壁体８を設け、ｐ型シリコン基板１表面に
ゲート電極４、第１の壁体６、第２の壁体８に対して自
己整合的にｎ−型拡散領域（第１拡散領域）５１，
５２、ｎ型拡散領域（第２拡散領域）７１，７２、ｎ+
型拡散領域（第３拡散領域）９１，９２を設け、これら
拡散領域５１，７１，９１によりソース領域１０を、拡
散領域５２，７２，９２によりドレイン領域１１を構成
したＬＤＤ構造をなす。従って、ドレイン領域１１のｎ
−型拡散領域５２によりホットキャリアの発生を抑制し
てドレイン電界を緩和することができる。また、ホット
キャリアによってゲート酸化膜３中に生成した電界の影
響によるｎ−型拡散領域５２付近への空乏化を、それに
隣接するｎ型拡散領域７２により緩和でき、ひいては電
界駆動能力の低下を抑制できる。
更に、ｎ−型拡散領域５１，５２及びｎ型拡散領域
７１，７２の幅は、第１，第２の壁体６，８により容易
に制御できるため、前記二つの相反する問題を解消する
のに適した濃度、幅をもつｎ−型，ｎ型の拡散領域
５１，５２，７１，７２を形成できる。
７１，７２の幅は、第１，第２の壁体６，８により容易
に制御できるため、前記二つの相反する問題を解消する
のに適した濃度、幅をもつｎ−型，ｎ型の拡散領域
５１，５２，７１，７２を形成できる。
なお、上記実施例ではソース領域をも３つの濃度の異な
る拡散領域で形成したが、ドレイン領域のみ３つの濃度
の異なる拡散領域で形成してもよい。
る拡散領域で形成したが、ドレイン領域のみ３つの濃度
の異なる拡散領域で形成してもよい。
また、第１〜第３の拡散領域としてのｎ−型拡散領域、
ｎ型拡散領域、ｎ＋型拡散領域の形成条件は上記実施例
に限定されず、本発明の目的を達する範囲内で自由に変
更できる。
ｎ型拡散領域、ｎ＋型拡散領域の形成条件は上記実施例
に限定されず、本発明の目的を達する範囲内で自由に変
更できる。
上記実施例では、ｎチャンネルＭＯＳＩＣに適用した例
について説明したが、CMOSIC又はMNOS等のゲート絶縁膜
として酸化膜以外の材料を使用したＭＩＳ型ＩＣにも同
様に適用できる。
について説明したが、CMOSIC又はMNOS等のゲート絶縁膜
として酸化膜以外の材料を使用したＭＩＳ型ＩＣにも同
様に適用できる。
以上詳述した如く、本発明によればＬＤＤ構造の低濃度
拡散領域によるドレイン電界緩和効果を維持しつつ、該
拡散領域による寄生抵抗の増加に伴う電流駆動能力の低
下を抑制した高性能で高信頼性のＭＩＳ型半導体装置を
提供できる。
拡散領域によるドレイン電界緩和効果を維持しつつ、該
拡散領域による寄生抵抗の増加に伴う電流駆動能力の低
下を抑制した高性能で高信頼性のＭＩＳ型半導体装置を
提供できる。
第１図〜第４図は本発明の実施例におけるｎチャンネル
ＭＯＳＩＣを得るための製造工程をす断面図である。 １…ｐ型シリコン基板、２…フィールド酸化膜、３…ゲ
ート酸化膜、４…ゲート電極、５１，５２…ｎ−型拡散
領域（第１拡散領域）、６…酸化膜（第１の壁体）、７
１，７２…ｎ型拡散領域（第２拡散領域）、８…第２の
壁体、９１，９２…ｎ＋型拡散領域（第３拡散領域）、
１０…ソース領域、１１…ドレイン領域、１４〜１６…
Ａｌ配線。
ＭＯＳＩＣを得るための製造工程をす断面図である。 １…ｐ型シリコン基板、２…フィールド酸化膜、３…ゲ
ート酸化膜、４…ゲート電極、５１，５２…ｎ−型拡散
領域（第１拡散領域）、６…酸化膜（第１の壁体）、７
１，７２…ｎ型拡散領域（第２拡散領域）、８…第２の
壁体、９１，９２…ｎ＋型拡散領域（第３拡散領域）、
１０…ソース領域、１１…ドレイン領域、１４〜１６…
Ａｌ配線。
Claims (1)
- 【請求項１】第１導電型の半導体基板と、この基板表面
に互に電気的に分離して設けられた第２導電型のソー
ス，ドレイン領域と、これら領域間のチャンネル領域を
含む基板表面にゲート絶縁膜を介して設けられたゲート
電極とを具備したＭＩＳ型半導体装置において、前記ゲ
ート電極の側面に幅の異なる二重の絶縁材料からなる壁
体を設け、かつ前記ソース，ドレイン領域のうち少なく
ともドレイン領域を前記ゲート電極、第１の壁体、第２
の壁体に対して自己整合的に形成された第２導電型の第
１，第２，第３の拡散領域により構成すると共に、該第
３拡散領域を第２拡散領域より高濃度に、第２拡散領域
を第１拡散領域より高濃度に設定したことを特徴とする
ＭＩＳ型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60051721A JPH067556B2 (ja) | 1985-03-15 | 1985-03-15 | Ｍｉｓ型半導体装置 |
| DE8585309209T DE3581797D1 (de) | 1984-12-27 | 1985-12-18 | Misfet mit niedrigdotiertem drain und verfahren zu seiner herstellung. |
| EP85309209A EP0187016B1 (en) | 1984-12-27 | 1985-12-18 | Misfet with lightly doped drain and method of manufacturing the same |
| US07/319,873 US4935379A (en) | 1984-12-27 | 1989-03-01 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60051721A JPH067556B2 (ja) | 1985-03-15 | 1985-03-15 | Ｍｉｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61210673A JPS61210673A (ja) | 1986-09-18 |
| JPH067556B2 true JPH067556B2 (ja) | 1994-01-26 |
Family
ID=12894749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60051721A Expired - Lifetime JPH067556B2 (ja) | 1984-12-27 | 1985-03-15 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067556B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250331A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2789109B2 (ja) * | 1989-05-25 | 1998-08-20 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| FR2654257A1 (fr) * | 1989-11-03 | 1991-05-10 | Philips Nv | Procede pour fabriquer un dispositif a transistors mis ayant une grille debordant sur les portions des regions de source et de drain faiblement dopees. |
| FR2654258A1 (fr) * | 1989-11-03 | 1991-05-10 | Philips Nv | Procede pour fabriquer un dispositif a transistor mis ayant une electrode de grille en forme de "t" inverse. |
| KR930010124B1 (ko) * | 1991-02-27 | 1993-10-14 | 삼성전자 주식회사 | 반도체 트랜지스터의 제조방법 및 그 구조 |
-
1985
- 1985-03-15 JP JP60051721A patent/JPH067556B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61210673A (ja) | 1986-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |